JP2530672B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 本発明は半導体装置の製造方法に係り、特にシリコン
基板上に成長したSiCの側壁をコンタクトに用いたSICOS
型トランジスターに関し、 寄生容量の小さなSICOS型トランジスターを単純なし
かも短かな工程で得ることができる半導体装置の製造方
法を提供することを目的とし、 下記（イ）〜（ヘ） （イ）シリコン基板（１）上に炭化シリコンをエピタキ
シャル成長させて、炭化シリコン膜（２）を形成する工
程、 （ロ）該炭化シリコン膜（２）上に絶縁膜（３）を形成
する工程、 （ハ）該絶縁膜（３）及び炭化シリコン膜（２）をドラ
イエッチングによりパターニングして、少なくとも炭化
シリコン膜と該絶縁膜とを含む凸部を該シリコン基板
（１）上に形成する工程、 （ニ）該シリコン基板の露出面を酸化してフィールド酸
化膜（４）を形成する工程、 （ホ）該フィールド酸化膜（４）を形成した際に形成さ
れた該炭化シリコン膜側壁酸化膜（５）を除去する工
程、 （ヘ）全面に導電材料を被覆して導電膜を形成し、該導
電膜を選択的にパターニングして、該炭化シリコン膜側
壁と接触する電極を形成する工程、を含むことを構成と
する。
基板上に成長したSiCの側壁をコンタクトに用いたSICOS
型トランジスターに関し、 寄生容量の小さなSICOS型トランジスターを単純なし
かも短かな工程で得ることができる半導体装置の製造方
法を提供することを目的とし、 下記（イ）〜（ヘ） （イ）シリコン基板（１）上に炭化シリコンをエピタキ
シャル成長させて、炭化シリコン膜（２）を形成する工
程、 （ロ）該炭化シリコン膜（２）上に絶縁膜（３）を形成
する工程、 （ハ）該絶縁膜（３）及び炭化シリコン膜（２）をドラ
イエッチングによりパターニングして、少なくとも炭化
シリコン膜と該絶縁膜とを含む凸部を該シリコン基板
（１）上に形成する工程、 （ニ）該シリコン基板の露出面を酸化してフィールド酸
化膜（４）を形成する工程、 （ホ）該フィールド酸化膜（４）を形成した際に形成さ
れた該炭化シリコン膜側壁酸化膜（５）を除去する工
程、 （ヘ）全面に導電材料を被覆して導電膜を形成し、該導
電膜を選択的にパターニングして、該炭化シリコン膜側
壁と接触する電極を形成する工程、を含むことを構成と
する。
本発明は半導体装置の製造方法に係り、特にシリコン
基板上に成長したSiCの側壁をコンタクトに用いたSICOS
型トランジスターに関する。
基板上に成長したSiCの側壁をコンタクトに用いたSICOS
型トランジスターに関する。
MOSトランジスターにせよ、バイポーラトランジスタ
ーにせよ高速動作を行なうには動作領域を小さくすると
共に動作に不必要な領域を減少させることが要望されて
いる。
ーにせよ高速動作を行なうには動作領域を小さくすると
共に動作に不必要な領域を減少させることが要望されて
いる。
従来第３図に示されているプレーナー型バイポーラト
ランジスターではシリコン基板１内に下からn+,n,p及び
n+領域が形成されており下のn+領域はコレクター領域で
コレクター電極９（Ｃ）が設けられ、ｐ領域はベース領
域でベース電極10、（Ｂ）が設けられ、更に上のn+領域
はエミッター領域でエミッター電極11、（Ｅ）が設けら
れている。図で破線の内側は動作領域となり破線の外側
は動作に不必要な領域となっている。このようにプレー
ナー型バイポーラトランジスターではベース電極窓を基
板上の例えばSiO2膜２にエミッター電極窓以外に別個形
成する必要があり、しかも動作に不必要な領域の面積が
動作領域の面積の約10倍近くにもなりその分寄生容量や
寄生抵抗も大きかった。
ランジスターではシリコン基板１内に下からn+,n,p及び
n+領域が形成されており下のn+領域はコレクター領域で
コレクター電極９（Ｃ）が設けられ、ｐ領域はベース領
域でベース電極10、（Ｂ）が設けられ、更に上のn+領域
はエミッター領域でエミッター電極11、（Ｅ）が設けら
れている。図で破線の内側は動作領域となり破線の外側
は動作に不必要な領域となっている。このようにプレー
ナー型バイポーラトランジスターではベース電極窓を基
板上の例えばSiO2膜２にエミッター電極窓以外に別個形
成する必要があり、しかも動作に不必要な領域の面積が
動作領域の面積の約10倍近くにもなりその分寄生容量や
寄生抵抗も大きかった。
また第４図に示す従来例の他の１つとしてのSICOS型
トランジスターではｐ領域のベース領域を上のn+領域の
エミッター領域とを同じマスク（レジスト）を用い、自
己整合（Self−Align）で形成する技術がある。このよ
うな技術で得られた構造のトランジスターはSICOS（Sid
ewall base Contact Structure）として知られている。
トランジスターではｐ領域のベース領域を上のn+領域の
エミッター領域とを同じマスク（レジスト）を用い、自
己整合（Self−Align）で形成する技術がある。このよ
うな技術で得られた構造のトランジスターはSICOS（Sid
ewall base Contact Structure）として知られている。
以下第5A図から第5D図を用いて上記SICOS型トランジ
スターの製造方法を説明する。
スターの製造方法を説明する。
まずシリコン基板内に埋め込み層を形成した後、SiO2
膜、Si3N4膜、SiO2膜を連続に形成し、不活性領域とな
る部分をエッチングする（第5A図）。
膜、Si3N4膜、SiO2膜を連続に形成し、不活性領域とな
る部分をエッチングする（第5A図）。
次に全表面を熱酸化し、Si3N4膜を堆積した後、RIEで
平坦部のSi3N4膜を除去する（第5B図）。
平坦部のSi3N4膜を除去する（第5B図）。
次にこのSi3N4膜をマスクとして選択酸化し厚い酸化
膜を形成する。側面のSi3N4膜とSiO2膜を除去した後、
ノンドーブ多結晶Siを堆積する。その後２種類のフォト
レジストで溝を埋める（第5C図）。
膜を形成する。側面のSi3N4膜とSiO2膜を除去した後、
ノンドーブ多結晶Siを堆積する。その後２種類のフォト
レジストで溝を埋める（第5C図）。
エッチング速度の等しいRIEで凸部の多結晶Siを平坦
化する（第5D図）。
化する（第5D図）。
次に表面の酸化膜、Si3N4膜を除去する、イオン注入
によってpolysi部分にＰ型不純物を、コレクター引き出
し部にＮ型不純物を導入する。内部ベース形成後全面
に、CVDSiO2を成長し窓開けし、エミッター部分にＮ型
拡散層を形成し、メタル蒸着によりベース／エミッター
／コレクターの形成をおこなう（第5E図）。
によってpolysi部分にＰ型不純物を、コレクター引き出
し部にＮ型不純物を導入する。内部ベース形成後全面
に、CVDSiO2を成長し窓開けし、エミッター部分にＮ型
拡散層を形成し、メタル蒸着によりベース／エミッター
／コレクターの形成をおこなう（第5E図）。
このように従来のSICOS型トランジスターの製造方法
は非常に複雑で工程も長くなる問題を有していた。
は非常に複雑で工程も長くなる問題を有していた。
そこで本発明は寄生容量の小さなSICOS型トランジス
ターを単純なしかも短かな工程で得ることができる半導
体装置の製造方法を提供することを目的とする。
ターを単純なしかも短かな工程で得ることができる半導
体装置の製造方法を提供することを目的とする。
上記問題点は本発明によれば 下記（イ）〜（ヘ） （イ）シリコン基板上に炭化シリコンをエピタキシャル
成長させ炭化シリコン膜を形成する工程、 （ロ）該炭化シリコン膜上に絶縁膜を形成する工程、 （ハ）該絶縁膜及び炭化シリコン膜をドライエッチング
によりパターニングして、少なくとも炭化シリコン膜と
該絶縁膜とを含む凸部を該シリコン基板上に形成する工
程、 （ニ）該シリコン基板の露出面を酸化してフィールド酸
化膜を形成する工程、 （ホ）該フィールド酸化膜を形成した際に形成された該
炭化シリコン膜側壁酸化膜を除去する工程、 （ヘ）全面に導電材料を被覆して導電膜を形成し、該導
電膜を選択的にパターニングして、該炭化シリコン膜側
壁と接触する電極を形成する工程、を含むことを特徴と
する半導体装置の製造方法によって解決される。
成長させ炭化シリコン膜を形成する工程、 （ロ）該炭化シリコン膜上に絶縁膜を形成する工程、 （ハ）該絶縁膜及び炭化シリコン膜をドライエッチング
によりパターニングして、少なくとも炭化シリコン膜と
該絶縁膜とを含む凸部を該シリコン基板上に形成する工
程、 （ニ）該シリコン基板の露出面を酸化してフィールド酸
化膜を形成する工程、 （ホ）該フィールド酸化膜を形成した際に形成された該
炭化シリコン膜側壁酸化膜を除去する工程、 （ヘ）全面に導電材料を被覆して導電膜を形成し、該導
電膜を選択的にパターニングして、該炭化シリコン膜側
壁と接触する電極を形成する工程、を含むことを特徴と
する半導体装置の製造方法によって解決される。
すなわち本発明によればシリコン基板上に形成した炭
化シリコン膜側壁をベース電極のコンタクト窓として利
用し得るので工程の簡略化を図れるものである。
化シリコン膜側壁をベース電極のコンタクト窓として利
用し得るので工程の簡略化を図れるものである。
以下本発明の実施例を図面に基づいて説明する。
第1A図から第1F図は本発明の方法を説明するための工
程断面である。
程断面である。
第1A図に示すようにシリコン基板１内にＰ層、N+層N-
を形成し、該シリコン基板１上にCVD法により約2000Å
の厚に炭化シリコン（SiC）を堆積し、SiC膜２を形成
し、更にその上にCVD法により約4000Åの厚さにSiO2を
堆積し、絶縁膜３を形成した。こゝで上記SiC膜２の形
成における諸条件は以下の通りである。
を形成し、該シリコン基板１上にCVD法により約2000Å
の厚に炭化シリコン（SiC）を堆積し、SiC膜２を形成
し、更にその上にCVD法により約4000Åの厚さにSiO2を
堆積し、絶縁膜３を形成した。こゝで上記SiC膜２の形
成における諸条件は以下の通りである。
Siソース・ガス：トリクロロシラン（SiHCl3） Ｃソース・ガス：プロパン（C3H8） ドーパント・ガス：ジボラン（B2H6） キャリア・ガス：水素（H2） 反応室内圧力：（200pa） 成長温度：（1000℃） 成長時間：（40分） 膜厚：（約2000Å） ここで、ｐ型SiC膜の成長過程を具体的に例示すると
次の通りである。
次の通りである。
（１）−（ａ）反応室を誘導加熱して昇温開始 （１）−（ｂ）反応室の昇温開始後10〔分〕でSiHCl及
びC3H8及びB2H6及びH2を導入 （１）−（ｃ）温度1000〔℃〕での成長を20〔分〕継続 （１）−（ｄ）高周波発振器を停止して反応室を降温開
始 （１）−（ｅ）10〔分〕で室温まで急冷 次に第1B図に示すように、絶縁膜３、SiC膜２及びシ
リコン基板１（5000Å）を選択的にRIE（反応性イオン
エッチング）し、絶縁膜３、SiC膜２の２層を含んだ凸
部をシリコン基板１上に形成する。このRIE工程におい
てシリコン基板のエッチングは、次工程の酸化工程（フ
ィールド酸化膜形成工程）の際にシリコン基板の体積が
増大しSiC膜側壁を酸化膜で被覆することを防止するた
めに行なうものである。
びC3H8及びB2H6及びH2を導入 （１）−（ｃ）温度1000〔℃〕での成長を20〔分〕継続 （１）−（ｄ）高周波発振器を停止して反応室を降温開
始 （１）−（ｅ）10〔分〕で室温まで急冷 次に第1B図に示すように、絶縁膜３、SiC膜２及びシ
リコン基板１（5000Å）を選択的にRIE（反応性イオン
エッチング）し、絶縁膜３、SiC膜２の２層を含んだ凸
部をシリコン基板１上に形成する。このRIE工程におい
てシリコン基板のエッチングは、次工程の酸化工程（フ
ィールド酸化膜形成工程）の際にシリコン基板の体積が
増大しSiC膜側壁を酸化膜で被覆することを防止するた
めに行なうものである。
次に第1C図に示すように、全面を9000℃で熱酸化しフ
ィールド酸化膜４を形成する。この酸化工程時にSiC膜
２の側壁も約600Åの厚さで酸化され、（SiO2の約1/10
の厚さに酸化）SiC側壁酸化膜５が形成される。
ィールド酸化膜４を形成する。この酸化工程時にSiC膜
２の側壁も約600Åの厚さで酸化され、（SiO2の約1/10
の厚さに酸化）SiC側壁酸化膜５が形成される。
次に第1D図に示すように、100:15HFを用いてコントロ
ールウェットエッチングを行ない特に600Å厚さのSiC側
壁酸化膜５を除去しSiC側壁を露出させる。なおこの工
程ではフィールド酸化膜、絶縁膜３も同様にエッチング
されわずかではあるが目減りする。
ールウェットエッチングを行ない特に600Å厚さのSiC側
壁酸化膜５を除去しSiC側壁を露出させる。なおこの工
程ではフィールド酸化膜、絶縁膜３も同様にエッチング
されわずかではあるが目減りする。
次に第1E図に示すように絶縁膜３のほゞ中央部をエッ
チング除去しエミッター（Ｅ）の窓明けを行なう。この
際、図示してはいないが同時にコレクター（Ｃ）の窓明
も行なう。上記エミッターの窓明け後、エミッターイオ
ン注入をAs+又はP+で行ないイオン注入後1100℃60分間
アニール処理しエミッター領域Ｎ層（第1F図）を形成し
た。
チング除去しエミッター（Ｅ）の窓明けを行なう。この
際、図示してはいないが同時にコレクター（Ｃ）の窓明
も行なう。上記エミッターの窓明け後、エミッターイオ
ン注入をAs+又はP+で行ないイオン注入後1100℃60分間
アニール処理しエミッター領域Ｎ層（第1F図）を形成し
た。
その後、第1F図に示すように全面に金属Alを蒸着しパ
ターニングし、ベース電極（Ｂ）、エミッター電極
（Ｅ）及びコレクター電極（Ｃ）を形成した。この工程
でベース電極（Ｂ）はSiC膜２の側壁とコンタクトする
だけで形成される。すなわちわざわざベース電極窓開け
が不用となっている。
ターニングし、ベース電極（Ｂ）、エミッター電極
（Ｅ）及びコレクター電極（Ｃ）を形成した。この工程
でベース電極（Ｂ）はSiC膜２の側壁とコンタクトする
だけで形成される。すなわちわざわざベース電極窓開け
が不用となっている。
第2A図および第2B図は本発明の方法を利用して形成した
SIT型あるいはタテ型FETの断面図である。
SIT型あるいはタテ型FETの断面図である。
第2A図、第2B図に示したトランジスターはシリコン基板
にＰ層とＮ層を形成しSiC膜をＮ型とし、 第2A図においては第1B図のSiC側壁膜５をゲート絶縁膜
とし残存させる工程とする。
にＰ層とＮ層を形成しSiC膜をＮ型とし、 第2A図においては第1B図のSiC側壁膜５をゲート絶縁膜
とし残存させる工程とする。
また、第2B図においては第1B図のSiC側壁膜５をコント
ロールエッチングにより除去した後、この部分よりＰ型
の不純物拡散をおこないＰ型領域を形成する工程以外は
ほぼ上記第1A図から第1F図の工程を経て形成される。
ロールエッチングにより除去した後、この部分よりＰ型
の不純物拡散をおこないＰ型領域を形成する工程以外は
ほぼ上記第1A図から第1F図の工程を経て形成される。
第2A図・第2B図においてソース電極（Ｓ）、ゲート電
極（Ｇ）、及びドレイン電極（Ｄ）は第1F図に示したそ
れぞれエミッター電極（Ｅ）、ベース電極（Ｂ）、コレ
クター電極（Ｃ）の代わりとして作用する。
極（Ｇ）、及びドレイン電極（Ｄ）は第1F図に示したそ
れぞれエミッター電極（Ｅ）、ベース電極（Ｂ）、コレ
クター電極（Ｃ）の代わりとして作用する。
第2A図、第2B図に示したSIT型あるいはタテ型FETトラ
ンジスターでは電子走行距離はSiCの厚さで規定され、S
iCの厚さは電子の平均自由工程長以下にすることが可能
であり、バリスライック動作をする高速トランジスター
の形成が可能である。またゲート電極の窓面積をSiCの
側壁を利用して極めて小さくつくれるので寄生容量を排
除し少なくできさらに高速化が期待できる。
ンジスターでは電子走行距離はSiCの厚さで規定され、S
iCの厚さは電子の平均自由工程長以下にすることが可能
であり、バリスライック動作をする高速トランジスター
の形成が可能である。またゲート電極の窓面積をSiCの
側壁を利用して極めて小さくつくれるので寄生容量を排
除し少なくできさらに高速化が期待できる。
以上説明したように本発明によればきわめてシンプル
なしかも短い工程によってSICOS的な構造、つまり側壁
の部分にベース電極の引き出し窓をセルファラインにて
形成することができるため、Base面積を減らすことがで
き、その結果寄生容量を減らせ、高速Bipトランジスタ
ーの形成が可能となる。またエピタキシャルSiCベース
を用いたShallowなベースを持つトランジスター構造が
達成できるため、ベース走行時間を減らせ高速Bipトラ
ンジスターの形成が可能となる。（本構造を用いてSIT
型あるいはタテ型FET型デバイスを形成するとゲート幅
はSiCエピタキシャル層の厚さで決定されるためきわめ
て微細なゲート領域の形成が可能であり、この結果ゲー
トに寄生する容量の低減が可能となり、高速化が望め
る。）
なしかも短い工程によってSICOS的な構造、つまり側壁
の部分にベース電極の引き出し窓をセルファラインにて
形成することができるため、Base面積を減らすことがで
き、その結果寄生容量を減らせ、高速Bipトランジスタ
ーの形成が可能となる。またエピタキシャルSiCベース
を用いたShallowなベースを持つトランジスター構造が
達成できるため、ベース走行時間を減らせ高速Bipトラ
ンジスターの形成が可能となる。（本構造を用いてSIT
型あるいはタテ型FET型デバイスを形成するとゲート幅
はSiCエピタキシャル層の厚さで決定されるためきわめ
て微細なゲート領域の形成が可能であり、この結果ゲー
トに寄生する容量の低減が可能となり、高速化が望め
る。）
第1A図から第1F図迄は本発明の方法を説明するための工
程断面図であり、 第2A図、第2B図は本発明の方法を利用して形成したSIT
型あるいはタテ型FETの断面図であり、 第３図は従来技術を説明するためのプレーナー型バイポ
ーラトランジスターの断面図であり、 第４図は他の従来技術を説明するためのSICOS型トラン
ジスターの断面図であり、 第5A図から第5E図は第４図に示したSICOS型トランジス
ターの製造方法を説明するための工程断面図である。 １…シリコン基板、２…SiC膜、３…絶縁膜、４…フィ
ールド酸化膜、５…SiC側壁酸化膜。
程断面図であり、 第2A図、第2B図は本発明の方法を利用して形成したSIT
型あるいはタテ型FETの断面図であり、 第３図は従来技術を説明するためのプレーナー型バイポ
ーラトランジスターの断面図であり、 第４図は他の従来技術を説明するためのSICOS型トラン
ジスターの断面図であり、 第5A図から第5E図は第４図に示したSICOS型トランジス
ターの製造方法を説明するための工程断面図である。 １…シリコン基板、２…SiC膜、３…絶縁膜、４…フィ
ールド酸化膜、５…SiC側壁酸化膜。
Claims (1)
- 【請求項１】下記（イ）〜（ヘ） （イ）シリコン基板（１）上に炭化シリコンをエピタキ
シャル成長させて、炭化シリコン膜（２）を形成する工
程、 （ロ）該炭化シリコン膜（２）上に絶縁膜（３）を形成
する工程、 （ハ）該絶縁膜（３）及び炭化シリコン膜（２）をドラ
イエッチングによりパターニングして、少なくとも炭化
シリコン膜と該絶縁膜とを含む凸部を該シリコン基板
（１）上に形成する工程、 （ニ）該シリコン基板の露出面を酸化してフィールド酸
化膜（４）を形成する工程、 （ホ）該フィールド酸化膜（４）を形成した際に形成さ
れた該炭化シリコン膜側壁酸化膜（５）を除去する工
程、 （ヘ）全面に導電材料を被覆して導電膜を形成し、該導
電膜を選択的にパターニングして、該炭化シリコン膜側
壁と接触する電極を形成する工程、を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62309438A JP2530672B2 (ja) | 1987-12-09 | 1987-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62309438A JP2530672B2 (ja) | 1987-12-09 | 1987-12-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01151263A JPH01151263A (ja) | 1989-06-14 |
| JP2530672B2 true JP2530672B2 (ja) | 1996-09-04 |
Family
ID=17992998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62309438A Expired - Lifetime JP2530672B2 (ja) | 1987-12-09 | 1987-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2530672B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2913785B2 (ja) * | 1990-07-12 | 1999-06-28 | 富士通株式会社 | 半導体装置の製造方法 |
| JP4838640B2 (ja) * | 2006-06-16 | 2011-12-14 | 光商工株式会社 | 絶縁状態監視装置 |
-
1987
- 1987-12-09 JP JP62309438A patent/JP2530672B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01151263A (ja) | 1989-06-14 |
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