JPS60224253A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS60224253A JPS60224253A JP59079469A JP7946984A JPS60224253A JP S60224253 A JPS60224253 A JP S60224253A JP 59079469 A JP59079469 A JP 59079469A JP 7946984 A JP7946984 A JP 7946984A JP S60224253 A JPS60224253 A JP S60224253A
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- Japan
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- semiconductor
- type semiconductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/38—Cooling arrangements using the Peltier effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置とその製造方法、詳しくはペルチェ
（Ｐｅｌｔｉｅｒ ）効果を利用した回路をデバイス内
に作り、活性領域を冷却することで熱雑音を低減した半
導体装置とその製造方法に関する。
（Ｐｅｌｔｉｅｒ ）効果を利用した回路をデバイス内
に作り、活性領域を冷却することで熱雑音を低減した半
導体装置とその製造方法に関する。
（２）技術の背景
半導体デバイスにおいては雑音が発生する問題があり、
それの対策として結晶欠陥を減らすなどの努力がなされ
ている。ところで、雑音には種々の異なった原因による
ものがあり、結晶欠陥を減らすだけではある種の雑音に
対して効果があるだけである。他方、抵抗に起因する熱
雑音（ｔｈｅｒｍａｌｎｏｉｓｅ ）を解決する方法は
冷却によるしかないことが知られている。
それの対策として結晶欠陥を減らすなどの努力がなされ
ている。ところで、雑音には種々の異なった原因による
ものがあり、結晶欠陥を減らすだけではある種の雑音に
対して効果があるだけである。他方、抵抗に起因する熱
雑音（ｔｈｅｒｍａｌｎｏｉｓｅ ）を解決する方法は
冷却によるしかないことが知られている。
（３）従来技術と問題点
ジョセフソン素子またはＧａＡｓの如き化合物半導体は
低温で使用されるが、これらの素子の冷却は熱雑音対策
としてよりはむしろこれらの素子は低温で使用すること
が前提となっているものである。
低温で使用されるが、これらの素子の冷却は熱雑音対策
としてよりはむしろこれらの素子は低温で使用すること
が前提となっているものである。
集積回路は一般に常温で使用されるが、その熱雑音を防
止するためにデバイスを全部液体窒素（ＬＮ２ ） 、
液体ヘリウム（ＬＨｅ）中に浸していた。
止するためにデバイスを全部液体窒素（ＬＮ２ ） 、
液体ヘリウム（ＬＨｅ）中に浸していた。
しかし、この方法では不必要な領域も冷却するので効率
が悪く、またＬＮ２ ＋ ＬＨｅがなくなると冷却され
ず、雑音が発生して誤動作が発生する。そしてＬＮ２
、 ＬＨｅを用いる冷却は高価につくため、現実には熱
雑音の対策はとられていない状況にある。
が悪く、またＬＮ２ ＋ ＬＨｅがなくなると冷却され
ず、雑音が発生して誤動作が発生する。そしてＬＮ２
、 ＬＨｅを用いる冷却は高価につくため、現実には熱
雑音の対策はとられていない状況にある。
（４）発明の目的
本発明は上記従来の問題に鑑み、熱雑音が効率良く低減
され高速化が実現される半導体装置とその製造方法を提
供することを目的とする。
され高速化が実現される半導体装置とその製造方法を提
供することを目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、半導体素子の活性領
域上に絶縁膜を介して設けた金属層、前記金属層上に形
成されたｐ型とｎ型の半導体層、前記半導体層上に形成
された金属層、およびこれらを接続する前記活性領域冷
却のための回路を有することを特徴とする半導体装置、
および半導体基板に活性領域を形成した後に全面に絶縁
膜を形成する工程、前記絶縁膜上に金属層を形成する工
程、全面に半導体層を形成し、この半導体層に選択的に
ｐ型とｎ型の拡散層を形成する工程、これらｐ型とｎ型
の半導体層以外の半導体層を除去し、全面に絶縁膜を形
成する工程、前記ｐ型とｎ型の半導体層上の酸化膜を除
去し、当該半導体層上に電極を形成し、これら電極を通
電可能に接続する工程を含むことを特徴とする半導体装
置の製造方法を提供することによって達成され る。
域上に絶縁膜を介して設けた金属層、前記金属層上に形
成されたｐ型とｎ型の半導体層、前記半導体層上に形成
された金属層、およびこれらを接続する前記活性領域冷
却のための回路を有することを特徴とする半導体装置、
および半導体基板に活性領域を形成した後に全面に絶縁
膜を形成する工程、前記絶縁膜上に金属層を形成する工
程、全面に半導体層を形成し、この半導体層に選択的に
ｐ型とｎ型の拡散層を形成する工程、これらｐ型とｎ型
の半導体層以外の半導体層を除去し、全面に絶縁膜を形
成する工程、前記ｐ型とｎ型の半導体層上の酸化膜を除
去し、当該半導体層上に電極を形成し、これら電極を通
電可能に接続する工程を含むことを特徴とする半導体装
置の製造方法を提供することによって達成され る。
（６）発明の実施例
以下本発明実施例を図面によって詳説する。
第１図にバイポーラ素子の代表例である本発明実施例が
断面図で示され、同図において２０はシリコン基板、２
はｎ＋型埋込層２１の上に成長したｎ型エピタキシャル
ｍｉに形成されたｐ型ベース領域、３はエミッタ領域、
４はコレクタコンタクト層、５はアイソレージジン層、
６と７は２層の酸化膜（５ｉＯｚ膜）、８は金（Ａｕ）
の電極、９は金属層例えばＡｕ層、ＩＯＡはｐ型半導体
層（ポリシリコン層”） 、ＩＯＢはｎ型半導体層（ポ
リシリコン層）、１１は放熱板を兼ねる電極である。
断面図で示され、同図において２０はシリコン基板、２
はｎ＋型埋込層２１の上に成長したｎ型エピタキシャル
ｍｉに形成されたｐ型ベース領域、３はエミッタ領域、
４はコレクタコンタクト層、５はアイソレージジン層、
６と７は２層の酸化膜（５ｉＯｚ膜）、８は金（Ａｕ）
の電極、９は金属層例えばＡｕ層、ＩＯＡはｐ型半導体
層（ポリシリコン層”） 、ＩＯＢはｎ型半導体層（ポ
リシリコン層）、１１は放熱板を兼ねる電極である。
熱雑音は主にエミッタ領域３とベース領域２で発生する
。そこで本発明者はこの領域のみを選択的に冷却するこ
とを考え、そのために図示のペルチェ効果を利用した回
路を発明した。図示の回路で矢印方向に電流を流すと、
ｎ型半導体層１０ＢとＡｕ層９、ｐ型半導体層１〇八と
Ａｕ層９との界面が冷却され、その結果エミッタ領域３
とベース領域２が冷却される。
。そこで本発明者はこの領域のみを選択的に冷却するこ
とを考え、そのために図示のペルチェ効果を利用した回
路を発明した。図示の回路で矢印方向に電流を流すと、
ｎ型半導体層１０ＢとＡｕ層９、ｐ型半導体層１〇八と
Ａｕ層９との界面が冷却され、その結果エミッタ領域３
とベース領域２が冷却される。
ｐ型とｎ型半導体層１０Ａ、 ＩＯＢとＡｕ層９との界
面が冷却されると、これら半導体層の上方部分は熱をも
つようになるが、電極１１は放熱板を兼ねるので前記の
熱は効率良く放熱される。図示の素子がパッケージされ
たときはパッケージに放熱手段を設けることにより半導
体層に発生する熱を放熱してもよい。
面が冷却されると、これら半導体層の上方部分は熱をも
つようになるが、電極１１は放熱板を兼ねるので前記の
熱は効率良く放熱される。図示の素子がパッケージされ
たときはパッケージに放熱手段を設けることにより半導
体層に発生する熱を放熱してもよい。
なお、現実に作られる装置においては図示しない抵抗素
子が別に設けられるが、第１図に示したと同じ回路をか
かる抵抗素子に形成して抵抗素子を冷却し、抵抗に電子
または正孔の通過の際に発生する熱を冷却する。
子が別に設けられるが、第１図に示したと同じ回路をか
かる抵抗素子に形成して抵抗素子を冷却し、抵抗に電子
または正孔の通過の際に発生する熱を冷却する。
図示の活性領域は、装置のごく僅かの部分であり、エミ
ッタ領域とベース領域のみを選択的に冷却スるのである
から、本発明実施例においては冷却が効率化されるもの
である。そして、１示の回路を作っておくと、回路はそ
れが正常であれば常に働くから、ＩＣが動作し“ている
と常に冷却が行われ、雑音が入ることがない。
ッタ領域とベース領域のみを選択的に冷却スるのである
から、本発明実施例においては冷却が効率化されるもの
である。そして、１示の回路を作っておくと、回路はそ
れが正常であれば常に働くから、ＩＣが動作し“ている
と常に冷却が行われ、雑音が入ることがない。
次に第１図のデバイスを製造する工程を第２図の断面図
を参照して説明する。
を参照して説明する。
第２図（ａ）：
通常の技術でシリコン基板１にベース領域とエミッタ領
域を形成し、しかる後に、化学気相成長法（ＣＶＤ法）
テ４０００人の膜厚ニ５ｉｏ２膜６を作る。
域を形成し、しかる後に、化学気相成長法（ＣＶＤ法）
テ４０００人の膜厚ニ５ｉｏ２膜６を作る。
第２図ｉａｌにおいてベース領域とエミッタ領域は省略
する。
する。
次に１μｍの厚さにＡｕを蒸着し、それを（ＮＨダＩ＋
Ｉ ＋ Ｈ，Ｏ）を用いてバターニング４し４１層９
を作る。
Ｉ ＋ Ｈ，Ｏ）を用いてバターニング４し４１層９
を作る。
次にポリシリコン１２を１０μｍの厚さに堆積する。
このポリシリコンで半導体層１０ＡとＩＯＢを作るので
ある。次いで全面にＣＶＤ法で５ｉ０２を１μｍの膜厚
に成長し、５ｉ０２膜１３を形成し、５ｉＯｚ膜１３を
パターニングし、ｐ型半導体層１０Ａを作るためにボロ
ンをイオン注入法で注入する（５０ ＫｅＶ。
ある。次いで全面にＣＶＤ法で５ｉ０２を１μｍの膜厚
に成長し、５ｉ０２膜１３を形成し、５ｉＯｚ膜１３を
パターニングし、ｐ型半導体層１０Ａを作るためにボロ
ンをイオン注入法で注入する（５０ ＫｅＶ。
５８１６ ｃｍ ”−２）。
新たにレジスト膜のパターニングをなし、５ｉ０２膜１
３をエツチングし、ｎ型半導体層１０Ｂを作るために砒
素（＾ｓ’−）をイオン注入する（１００ ＫｅＶ 。
３をエツチングし、ｎ型半導体層１０Ｂを作るために砒
素（＾ｓ’−）をイオン注入する（１００ ＫｅＶ 。
５ Ｂ１６ ｃｍ−２）。次いでレジスト膜を除去する
。
。
次に、半導体層１０Ａ、 ＩＯＢを選択的に加熱するた
めアルゴンレーザ・アニールを行う。アルゴンレーザを
照射すると、ポリシリコン領域のみでエネルギーを吸収
し、５ｉ０２膜のあるところではエネルギーはほとんど
吸収されないから、基板に形成されたデバイスの損傷が
防止される。
めアルゴンレーザ・アニールを行う。アルゴンレーザを
照射すると、ポリシリコン領域のみでエネルギーを吸収
し、５ｉ０２膜のあるところではエネルギーはほとんど
吸収されないから、基板に形成されたデバイスの損傷が
防止される。
第２図（ｂ）：
５ｉＯｚ膜１３を全面エツチングし、ＣＶＤ法で５ｉ０
２を１μｍの膜厚に成長し、このＳｉＯ２膜をパターニ
ングする。次いで、ドライエツチングでポリシリコン（
１０μｍ）をエツチングし、引続きＣＶＤ法で５ｉ０２
を１μｍの膜厚に成長し、それをパターニングして５ｉ
０２膜７を作る。
２を１μｍの膜厚に成長し、このＳｉＯ２膜をパターニ
ングする。次いで、ドライエツチングでポリシリコン（
１０μｍ）をエツチングし、引続きＣＶＤ法で５ｉ０２
を１μｍの膜厚に成長し、それをパターニングして５ｉ
０２膜７を作る。
最後にＡｕを１μｍの厚さに蒸着し、それをパターニン
グして電極８と１１を作り、第１図に示した回路を形成
する。
グして電極８と１１を作り、第１図に示した回路を形成
する。
上記においては、ペルチェ効果を利用した回路はそのエ
ツチング技術が確定したＡｕを用いて形成したが、本発
明の適用範囲はその場合に限定されることなく、その他
の金属例えばＡｇを用いる場合にも及ぶものである。ま
た、半導体層１０Ａ、 ＩＯＨのいずれかは冷却条件に
応じて省略することができる。
ツチング技術が確定したＡｕを用いて形成したが、本発
明の適用範囲はその場合に限定されることなく、その他
の金属例えばＡｇを用いる場合にも及ぶものである。ま
た、半導体層１０Ａ、 ＩＯＨのいずれかは冷却条件に
応じて省略することができる。
（７）発明の効果
以上詳細に説明した如く本発明によれば、熱雑音が低減
され、冷却が効率化された半導体装置が得られ、しかも
それは高速化される効果がある。
され、冷却が効率化された半導体装置が得られ、しかも
それは高速化される効果がある。
第１図は本発明実施例の断面図、第２図（ａｌと申）は
第１図の装置を作る工程を示す断面図である。 １−シリコン基板、２・・・ベース領域、３・−エミッ
タ領域、４−・−コレクタコンタクト層、５・・・アイ
ソレーション層、６ ＋ ７−−−５ｉＯｚ膜、８−Ａ
ｕ電極、９−＾Ｕ層、ｌ０Ａ−ｐ型半導体層、ＩＯＢ
−ｎ型半導体層、１ｌ−Ａｕ電極（放熱板を兼ねる）、
１２・−ポリシリコン層、１３・−５ｉ０２膜 第１図 −一一ラ−
第１図の装置を作る工程を示す断面図である。 １−シリコン基板、２・・・ベース領域、３・−エミッ
タ領域、４−・−コレクタコンタクト層、５・・・アイ
ソレーション層、６ ＋ ７−−−５ｉＯｚ膜、８−Ａ
ｕ電極、９−＾Ｕ層、ｌ０Ａ−ｐ型半導体層、ＩＯＢ
−ｎ型半導体層、１ｌ−Ａｕ電極（放熱板を兼ねる）、
１２・−ポリシリコン層、１３・−５ｉ０２膜 第１図 −一一ラ−
Claims (1)
- 【特許請求の範囲】 ＋１１半導体素子の活性領域上に絶縁膜を介して設けた
金属層、前記金属層上に形成されたｐ型とｎ型の半導体
層、前記半導体層上に形成された金属層、およびこれら
を接続する前記活性領域冷却のための回路を有すること
を特徴とする半導体装置。 （２）半導体基板に活性領域を形成した後に全面に絶縁
膜を形成する工程、前記絶縁膜上に金属層を形成する工
程、全面に半導体層を形成し、この半導体層に選択的に
ｐ型とｎ型の拡散層を形成する工程、これらｐ型とｎ型
の半導体層以外の半導体層を除去し、全面に絶縁膜を形
成する工程、前記ｐ型とｎ型の半導体層上の絶縁膜を除
去し、当”該半導体層上に電極を形成し、これら電極を
前記金属層と通電可能に接続する工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079469A JPS60224253A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079469A JPS60224253A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224253A true JPS60224253A (ja) | 1985-11-08 |
Family
ID=13690745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079469A Pending JPS60224253A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224253A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6418280A (en) * | 1987-07-13 | 1989-01-23 | Sharp Kk | Superconducting device |
| JPS6427281A (en) * | 1987-04-22 | 1989-01-30 | Sharp Kk | Superconducting device |
| JPS6464270A (en) * | 1987-09-03 | 1989-03-10 | Seiko Epson Corp | Computer |
| JPH01175781A (ja) * | 1987-12-29 | 1989-07-12 | Sharp Corp | 磁気抵抗素子システム |
| US5449952A (en) * | 1993-06-14 | 1995-09-12 | Sharp Kabushiki Kaisha | Superconducting apparatus having dew-preventable Peltier-effect element integrated therewith |
| JP2006032453A (ja) * | 2004-07-13 | 2006-02-02 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
| JP2007507909A (ja) * | 2003-10-08 | 2007-03-29 | インテル コーポレイション | ダイを冷却するための熱電素子を有するマイクロエレクトロニクスアセンブリ及びその製造方法 |
| JP2007234913A (ja) * | 2006-03-01 | 2007-09-13 | Nec Computertechno Ltd | 電子回路構造、該構造を備える電子機器、熱起電力発生方法、補助電力発生方法、及び半導体ベアチップ |
-
1984
- 1984-04-20 JP JP59079469A patent/JPS60224253A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427281A (en) * | 1987-04-22 | 1989-01-30 | Sharp Kk | Superconducting device |
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| JP2006032453A (ja) * | 2004-07-13 | 2006-02-02 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
| JP4485865B2 (ja) * | 2004-07-13 | 2010-06-23 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置、及びその製造方法 |
| JP2007234913A (ja) * | 2006-03-01 | 2007-09-13 | Nec Computertechno Ltd | 電子回路構造、該構造を備える電子機器、熱起電力発生方法、補助電力発生方法、及び半導体ベアチップ |
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