JPH01125863A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01125863A JPH01125863A JP62284022A JP28402287A JPH01125863A JP H01125863 A JPH01125863 A JP H01125863A JP 62284022 A JP62284022 A JP 62284022A JP 28402287 A JP28402287 A JP 28402287A JP H01125863 A JPH01125863 A JP H01125863A
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- schottky junction
- substrate
- schottky
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置に係り、より詳しくはショットキー
バリアダイオードの構造に関する。
バリアダイオードの構造に関する。
従来のバイポーラメモリＩＣにおいては、高速化を実現
するために第２図に示す回路構造のメモリセルが採用さ
れている。このメモリセルにおいては、第２図に示すよ
うにショットキーバリアダイオードＤ１、Ｄ２、が負荷
抵抗Ｒ，、Ｒ，に並列−に接続されている。
するために第２図に示す回路構造のメモリセルが採用さ
れている。このメモリセルにおいては、第２図に示すよ
うにショットキーバリアダイオードＤ１、Ｄ２、が負荷
抵抗Ｒ，、Ｒ，に並列−に接続されている。
第３図はこの種のショットキーバリアダイオードの構造
を示す断面説明図である。
を示す断面説明図である。
第３図において、ショットキーバリアダイオードはＰ形
Ｓｉ基板１上にｎ・型埋め込み層２を介して形成された
ｎ型エピタキシャルＳｉ層３と白金シリサイド層５との
界面に形成されている。なお、図中、４は素子絶縁分離
膜、６はバリアメタル膜、７はΔｌ膜である。
Ｓｉ基板１上にｎ・型埋め込み層２を介して形成された
ｎ型エピタキシャルＳｉ層３と白金シリサイド層５との
界面に形成されている。なお、図中、４は素子絶縁分離
膜、６はバリアメタル膜、７はΔｌ膜である。
〔発明が解決しようとする問題点］
ところで、前述のメモリセルにおいては、ショットキー
バリアダイオードの静電容量として数百ｆＦ程度が必要
とされる。
バリアダイオードの静電容量として数百ｆＦ程度が必要
とされる。
しかしながら、従来のショットキーバリアダイオードの
構造によれば、単位面積当たりの静電容量は数ＩＦ／μ
ｍ程度であるため、上記メモリセルに必要な静電容量を
得るためにはショットキーバリアダイオードの面積は数
百μｍ２程度を要し、メモリセルは大面積なものとなっ
ている。
構造によれば、単位面積当たりの静電容量は数ＩＦ／μ
ｍ程度であるため、上記メモリセルに必要な静電容量を
得るためにはショットキーバリアダイオードの面積は数
百μｍ２程度を要し、メモリセルは大面積なものとなっ
ている。
一方、メモリセルの縮小化にはショットキーバリアダイ
オードの面積の縮小化が必要であるが、上述の理由によ
り縮小化には限界があり、素子の高集積化の障害となっ
ている。
オードの面積の縮小化が必要であるが、上述の理由によ
り縮小化には限界があり、素子の高集積化の障害となっ
ている。
そこで、本発明はこのような問題点を解決するもので、
その目的とするところは、ＬＳＩに適した小面積且つ容
量を実現するショットキーバリアダイオードを提供する
ところにある。
その目的とするところは、ＬＳＩに適した小面積且つ容
量を実現するショットキーバリアダイオードを提供する
ところにある。
本発明の半導体装置は、半導体基板の一領域にショット
キー接合を有する半導体装置において、前記ショットキ
ー接合が形成されている前記半導体基板表面の少なくと
も一部には凹凸が形成されていることを特徴とする。
キー接合を有する半導体装置において、前記ショットキ
ー接合が形成されている前記半導体基板表面の少なくと
も一部には凹凸が形成されていることを特徴とする。
〔実施例］
以下、本発明の一実施例を図面によって説明する。
第１図は、本発明の一実施例のバイポーラメモリセルの
ショットキーバリアダイオードの構造を示す断面説明図
である。
ショットキーバリアダイオードの構造を示す断面説明図
である。
第１図において、ショットキーバリアダイオードはＰ型
Ｓｔ基板１上にｎ゛型埋込み層２を介して形成されたｎ
型エピ、タキシャルＳｔ層３と白金シリサイド層５との
界面に形成されている。ここで、ｎ型エピタキシャル層
Ｓｉ層４表面上には凹凸が形成され、実効的なショット
キー接合の面積を大きくしている。また、図中、４は素
子絶縁分離膜、６はバリアメタル例えば、チタンタング
ステン（Ｔｉｗ）膜、７はＡＩ膜である。なお、白金シ
リサイドＮ５は白金とｎ型エピタキシャルＳｉ層４との
反応によって形成される。
Ｓｔ基板１上にｎ゛型埋込み層２を介して形成されたｎ
型エピ、タキシャルＳｔ層３と白金シリサイド層５との
界面に形成されている。ここで、ｎ型エピタキシャル層
Ｓｉ層４表面上には凹凸が形成され、実効的なショット
キー接合の面積を大きくしている。また、図中、４は素
子絶縁分離膜、６はバリアメタル例えば、チタンタング
ステン（Ｔｉｗ）膜、７はＡＩ膜である。なお、白金シ
リサイドＮ５は白金とｎ型エピタキシャルＳｉ層４との
反応によって形成される。
上記実施例の構造によれば、凹凸な表面を有するＳｉ表
面にショットキー接合が形成されているため、小面積に
もかかわらず、実効的なショットキー接合面積が大きく
、大容量を有するショットキーバリアダイオードが得ら
れる。その結果、メモリセルの縮小化が可能となり、素
子の著しい高集積化が達成される。
面にショットキー接合が形成されているため、小面積に
もかかわらず、実効的なショットキー接合面積が大きく
、大容量を有するショットキーバリアダイオードが得ら
れる。その結果、メモリセルの縮小化が可能となり、素
子の著しい高集積化が達成される。
次に、上記実施例のショットキーバリアダイオードの製
造方法を第４図について順次説明する。
造方法を第４図について順次説明する。
（１）第４図（ａ）は、本発明によるショットキーバリ
アダイオードを製造するために、従来技術により予備加
工された半導体基板の一部を示す。
アダイオードを製造するために、従来技術により予備加
工された半導体基板の一部を示す。
図において、Ｐ型Ｓｉ基板１上にｎ＋型埋め込み層２が
形成され、その上にｎ型エピタキシャル８１層３及び絶
縁分離膜４が形成されている。さらに、ショットキーバ
リアダイオード形成領域上に選択的に窒化（Ｓｉ３Ｎ４
）膜９が形成されている。なお、図中８は酸化（３１０
２）膜である。
形成され、その上にｎ型エピタキシャル８１層３及び絶
縁分離膜４が形成されている。さらに、ショットキーバ
リアダイオード形成領域上に選択的に窒化（Ｓｉ３Ｎ４
）膜９が形成されている。なお、図中８は酸化（３１０
２）膜である。
（２）次に、第４図（ｂ）は、前記５ｉｚＮｎ膜９を耐
酸化マスクとして選択的に半導体基板を酸化した状態を
示す。なお、図中ＩＯはＳｉＯ□膜である。
酸化マスクとして選択的に半導体基板を酸化した状態を
示す。なお、図中ＩＯはＳｉＯ□膜である。
（３）さらに、第４図（Ｃ）は、前記５ｉＯｚ膜８、Ｉ
Ｏを除去後、半導体基板表面に白金をスパッタリングし
、窒素雰囲気において、４００〜５００°Ｃｌ２Ｏ分間
程度の熱処理を行い、ｎ型エピタキシャルＳｉ層４表面
に白金シリサイド層５を形成した状態を示す。ここで、
ｎ型エピタキシャルＳｉ層４上以外の白金はシリサイド
化しないため、王水により選択的に除去することができ
る。
Ｏを除去後、半導体基板表面に白金をスパッタリングし
、窒素雰囲気において、４００〜５００°Ｃｌ２Ｏ分間
程度の熱処理を行い、ｎ型エピタキシャルＳｉ層４表面
に白金シリサイド層５を形成した状態を示す。ここで、
ｎ型エピタキシャルＳｉ層４上以外の白金はシリサイド
化しないため、王水により選択的に除去することができ
る。
以下、従来法によりバリアメタル層及び配線電極の形成
が行なわれ、前述の効果を有する半導体装置が得られる
。
が行なわれ、前述の効果を有する半導体装置が得られる
。
上述の実施例においては、ショットキー接合としてｎ型
エピタキシャルＳｉ層と白金シリサイド層との界面を用
いたが、これに変えてアルミニウム、モリブデンシリサ
イド層もしくはチタンシリサイド層等とＳｉとの界面を
利用しても良い。さらに、バリアメタル膜としてはＴｉ
ｗに変えてチタン（Ｔｉ）、タングステン（Ｗ）もしく
はそれらのシリサイド化合物等を用いても差支えない。
エピタキシャルＳｉ層と白金シリサイド層との界面を用
いたが、これに変えてアルミニウム、モリブデンシリサ
イド層もしくはチタンシリサイド層等とＳｉとの界面を
利用しても良い。さらに、バリアメタル膜としてはＴｉ
ｗに変えてチタン（Ｔｉ）、タングステン（Ｗ）もしく
はそれらのシリサイド化合物等を用いても差支えない。
また、半導体基板表面への凹凸の形成には前述の選択酸
化法に変えて反応性イオンエツチング（ＲＩＥ）法を用
いても良い。
化法に変えて反応性イオンエツチング（ＲＩＥ）法を用
いても良い。
なお、本発明は上述の実施例に限定されず、その要旨を
逸しない範囲で種々変更が可能であることは言うまでも
ない。
逸しない範囲で種々変更が可能であることは言うまでも
ない。
［発明の効果］
以上述べたように、本発明の半導体装置によれば、凹凸
な表面形状を有する半導体基板上にショットキー接合を
形成することにより、表面上は小面積でかつ実効的なシ
ョットキー接合面積が大きく、大容量を有するショット
キーバリアダイオードを形成することができるため、素
子の高集積化に著しい効果を有する。
な表面形状を有する半導体基板上にショットキー接合を
形成することにより、表面上は小面積でかつ実効的なシ
ョットキー接合面積が大きく、大容量を有するショット
キーバリアダイオードを形成することができるため、素
子の高集積化に著しい効果を有する。
第１図は本発明の一実施例を示す半導体装置の断面説明
図、第２図はバイポーラメモリセルの等価回路図、第３
図は従来の半導体装置の断面説明図、第４図（ａ）〜（
ｃ）は第１図に示す半導体装置の製造工程別断面図であ
る。 １・・・Ｐ型Ｓｉ基板 ２・・・ｎ゛型埋込み層 ３・・・ｎ型エピタキシャルＳｉ層 ４・・・素子絶縁分離膜 ５・・・白金シリサイド層 ６・・・パリアメクル層 ７ ・ ・ ・へｌ膜 ８．１０・・ＳｉＯ□膜 ９・・・５ｔｉＮｔ膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務（他１名）第 １ 図 ・纂 ３ Ａ 第 ４ 図
図、第２図はバイポーラメモリセルの等価回路図、第３
図は従来の半導体装置の断面説明図、第４図（ａ）〜（
ｃ）は第１図に示す半導体装置の製造工程別断面図であ
る。 １・・・Ｐ型Ｓｉ基板 ２・・・ｎ゛型埋込み層 ３・・・ｎ型エピタキシャルＳｉ層 ４・・・素子絶縁分離膜 ５・・・白金シリサイド層 ６・・・パリアメクル層 ７ ・ ・ ・へｌ膜 ８．１０・・ＳｉＯ□膜 ９・・・５ｔｉＮｔ膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務（他１名）第 １ 図 ・纂 ３ Ａ 第 ４ 図
Claims (1)
- 半導体基板の一領域にショットキー接合を有する半導体
装置において、前記ショットキー接合が形成されている
前記半導体基板表面の少なくとも一部には凹凸が形成さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284022A JPH01125863A (ja) | 1987-11-10 | 1987-11-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284022A JPH01125863A (ja) | 1987-11-10 | 1987-11-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125863A true JPH01125863A (ja) | 1989-05-18 |
Family
ID=17673290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62284022A Pending JPH01125863A (ja) | 1987-11-10 | 1987-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125863A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192169A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 半導体集積回路装置 |
| JP2011035144A (ja) * | 2009-07-31 | 2011-02-17 | Sanyo Electric Co Ltd | ダイオードおよびその製造方法 |
| CN105590850A (zh) * | 2014-10-23 | 2016-05-18 | 无锡华润华晶微电子有限公司 | 一种肖特基二极管的制作方法 |
-
1987
- 1987-11-10 JP JP62284022A patent/JPH01125863A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192169A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 半導体集積回路装置 |
| JP2011035144A (ja) * | 2009-07-31 | 2011-02-17 | Sanyo Electric Co Ltd | ダイオードおよびその製造方法 |
| CN105590850A (zh) * | 2014-10-23 | 2016-05-18 | 无锡华润华晶微电子有限公司 | 一种肖特基二极管的制作方法 |
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