JPS6376424A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6376424A JPS6376424A JP21977386A JP21977386A JPS6376424A JP S6376424 A JPS6376424 A JP S6376424A JP 21977386 A JP21977386 A JP 21977386A JP 21977386 A JP21977386 A JP 21977386A JP S6376424 A JPS6376424 A JP S6376424A
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の配線密度を高めるために、所定の単結晶ド
ープ領域に接触した多結晶シリコン層−の電極をメタル
シリサイド化し、近接する電極相互の接続には該多結晶
シリコン層およびメタルシリサイド化層を用いる。
ープ領域に接触した多結晶シリコン層−の電極をメタル
シリサイド化し、近接する電極相互の接続には該多結晶
シリコン層およびメタルシリサイド化層を用いる。
本発明は、半導体装置の製造方法、より詳しくは、半導
体装置の配線の形成方法に関するものである。
体装置の配線の形成方法に関するものである。
半導体装置の高集積化およびより微細な加工が要求され
ており、配線についてもそれなりの改善が求められてい
る。
ており、配線についてもそれなりの改善が求められてい
る。
多くの半導体装置においては、絶縁層にコンタクト窓（
電極窓）を形成して、この窓内に半導体（シリコン）基
板のドープ領域を露出させ、アルミニウム（Ａｎ配線を
露出面を覆うように形成している。例えば、第３図に示
すように、バイポーラメモリーの場合でコレクタ領域Ｃ
、ヘース領域Ｂおよびエミッタ領域Ｅについてのアルミ
ニウム配線１．２．３．４．５が絶縁層６上に設けられ
ている。これらアルミニウム配線はそれぞれのドープ領
域Ｃ，Ｂ、Ｅの露出面を完全に覆いドープ領域近傍の絶
縁層６上へも広がっている。もし、アルミニウム配線が
露出面を完全に覆わないで一部露出するようなことがあ
ると、アルミニウム配線パターン形成のエツチング時に
、露出しているドープ領域のシリコン基板がエツチング
されてしまい、ドープ領域の抵抗が増大し、エツチング
が深いとジャンクションリークが生じる。さらに、アル
ミニウム層を選択エツチングして所定の配線パターンに
形成する場合に、マスクのレジストパターンのライン・
アンド・スペースに規定されてアルミニウム配線相互間
隙に所定距離を必要とする。
電極窓）を形成して、この窓内に半導体（シリコン）基
板のドープ領域を露出させ、アルミニウム（Ａｎ配線を
露出面を覆うように形成している。例えば、第３図に示
すように、バイポーラメモリーの場合でコレクタ領域Ｃ
、ヘース領域Ｂおよびエミッタ領域Ｅについてのアルミ
ニウム配線１．２．３．４．５が絶縁層６上に設けられ
ている。これらアルミニウム配線はそれぞれのドープ領
域Ｃ，Ｂ、Ｅの露出面を完全に覆いドープ領域近傍の絶
縁層６上へも広がっている。もし、アルミニウム配線が
露出面を完全に覆わないで一部露出するようなことがあ
ると、アルミニウム配線パターン形成のエツチング時に
、露出しているドープ領域のシリコン基板がエツチング
されてしまい、ドープ領域の抵抗が増大し、エツチング
が深いとジャンクションリークが生じる。さらに、アル
ミニウム層を選択エツチングして所定の配線パターンに
形成する場合に、マスクのレジストパターンのライン・
アンド・スペースに規定されてアルミニウム配線相互間
隙に所定距離を必要とする。
上述のようにアルミニウム配線の幅および相互間隙に限
定条件があって、配線の集積度（密度）をそれ以上高め
る。ことができない。
定条件があって、配線の集積度（密度）をそれ以上高め
る。ことができない。
本発明の目的は、配線の高集積化（高密度化）を可能に
する半導体装置の製造方法を提供することである。
する半導体装置の製造方法を提供することである。
本発明の別の目的は、配線の高密度化を図って半導体装
置の高集積化を図ることである。
置の高集積化を図ることである。
上述の目的が、半導体装置の配線を形成する工程を含む
半導体装置の製造方法において、所定の単結晶ドープ領
域に接触した多結晶シリコン層の電極をメタルシリサイ
ド化し、近接する電極相互の接続には前記多結晶シリコ
ン層およびシリサイド化層を用い、その他の電極相互の
接続には前記電極のシリサイド化層上に金属導体層を用
いるようにすることを特徴とする半導体装置の製造方法
によって達成される。
半導体装置の製造方法において、所定の単結晶ドープ領
域に接触した多結晶シリコン層の電極をメタルシリサイ
ド化し、近接する電極相互の接続には前記多結晶シリコ
ン層およびシリサイド化層を用い、その他の電極相互の
接続には前記電極のシリサイド化層上に金属導体層を用
いるようにすることを特徴とする半導体装置の製造方法
によって達成される。
本発明では、半導体（シリンコ）基板のドープ領域に接
する電極を多結晶シリコンおよびそのメタルシリサイド
で構成して、近接する電極相互の接続にこの構成を利用
して金属（アルミニウム）配線を用いないで済む。した
がって、金属配線形成での上述した限定条件を特に考慮
しなくてよい。
する電極を多結晶シリコンおよびそのメタルシリサイド
で構成して、近接する電極相互の接続にこの構成を利用
して金属（アルミニウム）配線を用いないで済む。した
がって、金属配線形成での上述した限定条件を特に考慮
しなくてよい。
以下、添付図面を参照して本発明の実施態様例によって
本発明の詳細な説明する。
本発明の詳細な説明する。
第１図（Ａ）〜第１図（Ｅ）に示したバイポーラメモリ
の一部分（バイポーラトランジスタ）を−例として本発
明の製造方法を適用しての製造工程を説明する。
の一部分（バイポーラトランジスタ）を−例として本発
明の製造方法を適用しての製造工程を説明する。
第１図（Ａ）に示すようにＰ型シリコン基板２１を用意
して、Ｎ゛型埋込み層２２を形成してからＮ型シリコン
エピタキシャル層をシリコン基板２１上に形成する。こ
のエピタキシャル層上に耐酸化膜であるＳｉ３Ｎ４膜を
ＣＶＤ法で全面に形成し、ホトエツチング法などで選択
エツチングを行なってベース領域およびコレクタコンタ
クト領域に相当する部分のＳｉ３Ｎ４膜２３ 、２４を
残す。次に、熱酸化処理を行なってＳｉ３Ｎ、膜２３
、２４で覆われていないシリコンエピタキシャル層を酸
化してＳｉｎｇの絶縁層２５を形成する。５ｔＪｎ膜２
３ 、２４の下にエピタキシャル層の単結晶シリコン層
２６および２７がそのまま残っている。エピタキシャル
層２６がベース領域になり、そしてエピタキシャル層２
７がコレクタコンタクト領域になるわけであり、第２図
にも破線で示す。
して、Ｎ゛型埋込み層２２を形成してからＮ型シリコン
エピタキシャル層をシリコン基板２１上に形成する。こ
のエピタキシャル層上に耐酸化膜であるＳｉ３Ｎ４膜を
ＣＶＤ法で全面に形成し、ホトエツチング法などで選択
エツチングを行なってベース領域およびコレクタコンタ
クト領域に相当する部分のＳｉ３Ｎ４膜２３ 、２４を
残す。次に、熱酸化処理を行なってＳｉ３Ｎ、膜２３
、２４で覆われていないシリコンエピタキシャル層を酸
化してＳｉｎｇの絶縁層２５を形成する。５ｔＪｎ膜２
３ 、２４の下にエピタキシャル層の単結晶シリコン層
２６および２７がそのまま残っている。エピタキシャル
層２６がベース領域になり、そしてエピタキシャル層２
７がコレクタコンタクト領域になるわけであり、第２図
にも破線で示す。
５ｔｚＮｎ膜２３ 、２４をエツチング除去した後で、
第１図（Ｂ）に示すように、全面上に多結晶シリコン層
を形成する（なお、この多結晶シリコン層は多結晶シリ
コン層２８ 、２９および５ｉＯｚ絶縁層３０に相当す
る。）この多結晶シリコン層上にＳｉＪｉｇを全面に形
成し、選択エツチングして、ベース引出し電極およびコ
レクタ電極に相当する部分のＳｉＪ、膜３１ 、３２を
残す。このＳｉ３Ｎ４膜をマスクとして熱酸化によって
多結晶シリコン層を酸化してＳｉＯ□の絶縁層３０を形
成する。５ｉ３Ｎａ膜３１の下の多結晶シリコン層２８
がヘース引出し電極となり、そして５ｉ３Ｎａ膜３２の
下の多結晶層２９がコレクタ電極となる。なお、多結晶
シリコン層２８はエピタキシャル層２６の上から第２図
でのベースコンタクト域３５まで、さらに別のバイポー
ラトランジスタのコレクタコンタクト域３６までも延在
しており、多結晶シリコン層２９はエビタキシャル層２
４の上から第２図での別のバイポーラトランジスタのベ
ースコンタクト域３７までさらにエミッタコンタクト域
３８まで延在している。
第１図（Ｂ）に示すように、全面上に多結晶シリコン層
を形成する（なお、この多結晶シリコン層は多結晶シリ
コン層２８ 、２９および５ｉＯｚ絶縁層３０に相当す
る。）この多結晶シリコン層上にＳｉＪｉｇを全面に形
成し、選択エツチングして、ベース引出し電極およびコ
レクタ電極に相当する部分のＳｉＪ、膜３１ 、３２を
残す。このＳｉ３Ｎ４膜をマスクとして熱酸化によって
多結晶シリコン層を酸化してＳｉＯ□の絶縁層３０を形
成する。５ｉ３Ｎａ膜３１の下の多結晶シリコン層２８
がヘース引出し電極となり、そして５ｉ３Ｎａ膜３２の
下の多結晶層２９がコレクタ電極となる。なお、多結晶
シリコン層２８はエピタキシャル層２６の上から第２図
でのベースコンタクト域３５まで、さらに別のバイポー
ラトランジスタのコレクタコンタクト域３６までも延在
しており、多結晶シリコン層２９はエビタキシャル層２
４の上から第２図での別のバイポーラトランジスタのベ
ースコンタクト域３７までさらにエミッタコンタクト域
３８まで延在している。
Ｓｉ３Ｎ４膜３１ 、３２をエツチング除去して後で、
多結晶シリコンＪｉ２９を表出する窓のあるマスク（図
示せず）をレジストなどで形成し、ドナー不純物（リン
）をイオン注入法で多結晶シリコン層２９中にドープす
る。なお、このイオン注入においてはコレクタコンタク
ト領域のエピタキシャル層２４上にある多結晶シリコン
Ｆ！ｆｆ２９部分にドープされる。次に、多結晶シリコ
ン１２８を表出する窓のある別のマスク（図示せず）を
レジストなどで形成し、アクセプタ不純物（ボロン）を
イオン注入法で多結晶シリコン層２８中にドープする。
多結晶シリコンＪｉ２９を表出する窓のあるマスク（図
示せず）をレジストなどで形成し、ドナー不純物（リン
）をイオン注入法で多結晶シリコン層２９中にドープす
る。なお、このイオン注入においてはコレクタコンタク
ト領域のエピタキシャル層２４上にある多結晶シリコン
Ｆ！ｆｆ２９部分にドープされる。次に、多結晶シリコ
ン１２８を表出する窓のある別のマスク（図示せず）を
レジストなどで形成し、アクセプタ不純物（ボロン）を
イオン注入法で多結晶シリコン層２８中にドープする。
このときのドープ部分はエピタキシャル層２６からベー
スコンタクト域３５までの多結晶シリコン層部分である
。
スコンタクト域３５までの多結晶シリコン層部分である
。
第１図（Ｃ）に示すように、全面上にＣＶＤ法によって
Ｓｉ０ｇ層４０を形成し、選択エツチング法によって第
２図でのエミッタコンタクト域４１に相当する窓４２を
あける。さらにその下の多結晶シリコンＮ２８もエツチ
ングしてエピタキシャル層２６を表出させる。次に熱酸
化法によって、表出しているシリコンを酸化して薄いＳ
ｉＯ□膜４３全４３しておく。イオン注入法によってア
クセプタ不純物（ボロン）を窓４２を通してエピタキシ
ャル層２６中ヘドーブして、真性ベース領域４４を形成
する。
Ｓｉ０ｇ層４０を形成し、選択エツチング法によって第
２図でのエミッタコンタクト域４１に相当する窓４２を
あける。さらにその下の多結晶シリコンＮ２８もエツチ
ングしてエピタキシャル層２６を表出させる。次に熱酸
化法によって、表出しているシリコンを酸化して薄いＳ
ｉＯ□膜４３全４３しておく。イオン注入法によってア
クセプタ不純物（ボロン）を窓４２を通してエピタキシ
ャル層２６中ヘドーブして、真性ベース領域４４を形成
する。
ＣＶＤ法によって全面にＳｉ０２層（図示せず）を形成
し、リアクティブイオンエツチング（ＲＩ Ｅ）のよう
な異方性エツチングによって形成したＳｉＯ□層をエツ
チングするが、窓４２内で凹所の側面上にＳｉＯ□膜４
９を残す〔第１図（Ｄ）］。さらに、全面にＣＶＤ法に
よって多結晶シリコン層４５を形成し、イオン注入法に
よってドナー不純物（ヒ素）を多結晶シリコン層４５中
にドープする。そして、アニール熱処理を行なって、多
結晶シリコン層４５からヒ素をエピタキシャル層２６中
へ拡散してエミッタ領域４６を形成し、同時に多結晶シ
リコンＮ（ベース引出し電極）２８からボロンをエピタ
キシャル層２６中へ拡散して外部ベース領域４７を形成
し、真性ベース領域４４〔第１図（Ｃ）〕と接続する（
合体）。さらに、多結晶シリコン層（コレクタ電極）２
９からリンがエピタキシャル層（コレクタコンタクト領
域）２４中へ拡散してＮ″領域４８を形成する。
し、リアクティブイオンエツチング（ＲＩ Ｅ）のよう
な異方性エツチングによって形成したＳｉＯ□層をエツ
チングするが、窓４２内で凹所の側面上にＳｉＯ□膜４
９を残す〔第１図（Ｄ）］。さらに、全面にＣＶＤ法に
よって多結晶シリコン層４５を形成し、イオン注入法に
よってドナー不純物（ヒ素）を多結晶シリコン層４５中
にドープする。そして、アニール熱処理を行なって、多
結晶シリコン層４５からヒ素をエピタキシャル層２６中
へ拡散してエミッタ領域４６を形成し、同時に多結晶シ
リコンＮ（ベース引出し電極）２８からボロンをエピタ
キシャル層２６中へ拡散して外部ベース領域４７を形成
し、真性ベース領域４４〔第１図（Ｃ）〕と接続する（
合体）。さらに、多結晶シリコン層（コレクタ電極）２
９からリンがエピタキシャル層（コレクタコンタクト領
域）２４中へ拡散してＮ″領域４８を形成する。
次に、多結晶シリコン［４５の上に所定パターンのマス
ク（レジスト層、図示せず）を形成して、エツチングに
よって、第１図（Ｅ）に示すように、エミッタ電極４５
Ａにする。この多結晶シリコンのエミッタ電極４５Ａは
第２図でのメタルシリサイド層（ＰｔＳｉ層）５０に示
す形状である。さらに、別のマスク（レジスト層、図示
せず）を形成して、ＳｉＯ□層４０全４０エツチングし
てコレクタ電極２９上およびベース引出し電極２８上に
窓を開け、この窓は第２図でのメタルシリサイド層５１
および５２に対応する形状である。
ク（レジスト層、図示せず）を形成して、エツチングに
よって、第１図（Ｅ）に示すように、エミッタ電極４５
Ａにする。この多結晶シリコンのエミッタ電極４５Ａは
第２図でのメタルシリサイド層（ＰｔＳｉ層）５０に示
す形状である。さらに、別のマスク（レジスト層、図示
せず）を形成して、ＳｉＯ□層４０全４０エツチングし
てコレクタ電極２９上およびベース引出し電極２８上に
窓を開け、この窓は第２図でのメタルシリサイド層５１
および５２に対応する形状である。
次に、全面にスパンタリング法などでシリサイド化する
金属（例えば、Ｐｔ）層を形成する。加熱処理すること
によって多結晶シリコン層２Ｂ 、 ２９ 。
金属（例えば、Ｐｔ）層を形成する。加熱処理すること
によって多結晶シリコン層２Ｂ 、 ２９ 。
４５Ａのシリコンと反応して金属がシリサイド化してメ
タルシリサイドｆｆＪ （ＰｔＳｉ層） ５５ 、５６
および５０を形成する。ＳｉＯ□層４０上の金属層は反
応しないでそのままであり、適切なエッチャントによっ
て除去する。この状態での平面図が第２図である。
タルシリサイドｆｆＪ （ＰｔＳｉ層） ５５ 、５６
および５０を形成する。ＳｉＯ□層４０上の金属層は反
応しないでそのままであり、適切なエッチャントによっ
て除去する。この状態での平面図が第２図である。
このようにしてバイポーラトランジスタのコレクタ、ベ
ースおよびエミッタ電極が近接する別のバイポーラトラ
ンジスタのベース、エミッタおよびコレクタ電極と接続
されており、その構造は多結晶シリコン層とのメタルシ
リサイド層とからなる。
ースおよびエミッタ電極が近接する別のバイポーラトラ
ンジスタのベース、エミッタおよびコレクタ電極と接続
されており、その構造は多結晶シリコン層とのメタルシ
リサイド層とからなる。
そして、所定のアルミニウム配ｖＡ６１ 、６２を第１
図（Ｅ）および第２図に示すように公知の方法によって
形成して、半導体装置が製造できる。
図（Ｅ）および第２図に示すように公知の方法によって
形成して、半導体装置が製造できる。
メタルシリサイド層がＰｔＳｉであると、アルミニウム
配線と直接接触しているところでアルミニウム配線に腐
食が進行しやすいので、バリアメタルとしてＴｉＮ、Ｔ
ｉＮを形成するのが好ましい。
配線と直接接触しているところでアルミニウム配線に腐
食が進行しやすいので、バリアメタルとしてＴｉＮ、Ｔ
ｉＮを形成するのが好ましい。
本発明によれば、アルミニウムなどの金属配線に代って
多結晶シリコン層とメタルシリサイド層とからなる電極
を配線に使えるので、従来よりも配線を高密度に形成で
きる。このことが半導体装置の高集積化に寄与する。
多結晶シリコン層とメタルシリサイド層とからなる電極
を配線に使えるので、従来よりも配線を高密度に形成で
きる。このことが半導体装置の高集積化に寄与する。
第１図（Ａ）〜第１図（Ｂ）は、本発明の製造方法を適
用してバイポーラメモリーを製造する工程を示す半導体
装置の要部断面図であり、第２図は、第１図（Ｅ）での
状態での概略平面図であり、 第３図は、従来の配線を有する半導体装置の概略平面図
である。 ２１・・・シリコン基板、 ２４ 、２６・・・エピタキシャル層、２８・・・ベー
ス引出し電極（多結晶シリコン層）、２９・・・コレク
タ電極（多結晶シリコン層）、４５Ａ・・・エミッタ電
極（多結晶シリコン層）、５０ 、５５ 、５６・・・
メタルシリサイド層。 第１ｙｉ（Ａ） 第１図（Ｂ） 第１図（Ｃ） 第１図（Ｄ） 第１図（Ｅ） ５０．５５，５６・・・メタルシリサイド層第１図（匂
の半導体装置の平面図 第２図
用してバイポーラメモリーを製造する工程を示す半導体
装置の要部断面図であり、第２図は、第１図（Ｅ）での
状態での概略平面図であり、 第３図は、従来の配線を有する半導体装置の概略平面図
である。 ２１・・・シリコン基板、 ２４ 、２６・・・エピタキシャル層、２８・・・ベー
ス引出し電極（多結晶シリコン層）、２９・・・コレク
タ電極（多結晶シリコン層）、４５Ａ・・・エミッタ電
極（多結晶シリコン層）、５０ 、５５ 、５６・・・
メタルシリサイド層。 第１ｙｉ（Ａ） 第１図（Ｂ） 第１図（Ｃ） 第１図（Ｄ） 第１図（Ｅ） ５０．５５，５６・・・メタルシリサイド層第１図（匂
の半導体装置の平面図 第２図
Claims (1)
- １、半導体装置の配線を形成する工程を含む半導体装置
の製造方法において、所定の単結晶ドープ領域に接触し
た多結晶シリコン層の電極をメタルシリサイド化し、近
接する電極相互の接続には前記多結晶シリコン層および
シリサイド化層を用い、その他の電極相互の接続には前
記電極のシリサイド化層上に金属導体層を用いるように
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21977386A JPS6376424A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21977386A JPS6376424A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376424A true JPS6376424A (ja) | 1988-04-06 |
Family
ID=16740780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21977386A Pending JPS6376424A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376424A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5328856A (en) * | 1992-08-27 | 1994-07-12 | Trw Inc. | Method for producing bipolar transistors having polysilicon contacted terminals |
| GB2366317A (en) * | 2000-04-04 | 2002-03-06 | Honda Motor Co Ltd | Weather strip press-fitting device |
-
1986
- 1986-09-19 JP JP21977386A patent/JPS6376424A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5328856A (en) * | 1992-08-27 | 1994-07-12 | Trw Inc. | Method for producing bipolar transistors having polysilicon contacted terminals |
| GB2366317A (en) * | 2000-04-04 | 2002-03-06 | Honda Motor Co Ltd | Weather strip press-fitting device |
| GB2366317B (en) * | 2000-04-04 | 2003-09-17 | Honda Motor Co Ltd | Tool and process for press-fitting weather strip |
| US6832428B2 (en) | 2000-04-04 | 2004-12-21 | Honda Giken Kogyo Kabushiki Kaisha | Tool and process for press-fitting a weather strip |
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