JP3047986B2 - 半導体装置 - Google Patents

半導体装置

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    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、とくに発熱が大きい半
導体集積回路装置に適用して有効な技術に関するもので
ある。
〔従来の技術〕
半導体装置は半導体基板上に多数の薄膜を積層するこ
とにより、多数のトランジスタなどの素子を形成し、こ
れに電気信号取り出し用の電極を付けたものである。
半導体装置の動作時にはこれらの素子が発熱するの
で、素子形成領域の温度上昇が起こり、電気的特性の変
動や信頼性の低下をきたすことがある。これを防止する
ために、従来は半導体装置を封止する材料を高熱伝導を
有するものを採用することで解決してきた。
半導体装置の主な発熱場所は半導体基板のごとく表面
近傍のｐ−ｎ接合部であるが、ここで発生した熱はその
大部分が半導体装置内を伝わり、半導体装置表面まで達
し、さらにこれと接着されているパツケージ本体に伝わ
つて半導体装置外に放出される。しかし、半導体装置に
おいて、半導体基板上に高密度に素子を形成するように
なると上記の従来技術によつて素子部の温度上昇を十分
には押さえられなくなつてきた。
そこで、この問題を解消するために、半導体装置自体
に放熱機能をもたせることが行われている。たとえばメ
ツキ等により金属薄板を半導体装置中に層状に形成し、
半導体基板と平行な方向に熱を拡散させるようにする試
みがなされている。
尚、この種従来技術としては特開昭48-8467号公報記
載のものがある。
〔発明が解決しようとする課題〕
しかしながら、本発明者は半導体基板上にさらに高密
度に素子を形成したところ、上記の従来の技術では素子
部の温度上昇を十分に押さえられなくなつた。
すなわち、従来の半導体装置ではｐ−ｎ接合部や配線
の上に厚い絶縁膜が存在するために半導体装置表面から
の放熱が押さえられ、そのほとんどが半導体基板内部を
通つて半導体装置裏面から放熱されるのであつた。
また、半導体装置内の素子の配置に偏りがある場合
に、従来の半導体装置では放熱性能が悪いために、部分
的に過熱し、素子の電気的特性が部分的にばらつく原因
となつてきた。
本発明の目的は、半導体装置において、そのｐ−ｎ接
合部で発生する熱を半導体装置表面に、より速く伝える
ことのできる技術を提供することにある。
本発明の他の目的は、半導体装置において、そのｐ−
ｎ接合部で発生する熱を半導体装置外に、より速く排出
することのできる技術を提供することにある。
本発明の更に他の目的は、半導体装置において素子の
配置に偏りがある場合においても、そのｐ−ｎ接合部で
発生する熱を半導体装置内に高速に拡散させ、半導体装
置内の温度分布を小さくすることのできる技術を提供す
ることにある。
〔課題を解決するための手段〕
上記課題を解決するために、発明者は、発熱源である
半導体素子の至近距離から半導体装置表面への熱伝導路
（放熱部）を良熱伝導体にて形成すればよいことに気付
いた。
しかしながら、従来技術を用いてはこのような放熱部
の形成は不可能であり、主に半導体基板と並行な方向に
熱を拡散させることしかできないことが分かつた。
すなわち、多層の薄膜中に放熱層を形成しても半導体
装置表面等に存在する汚染防止用絶縁膜や配線絶縁用の
膜が存在するための半導体装置表面への熱を拡散が妨げ
られ易すかつた。
よつて本課題を達成するには、表面から発熱源まで、
多層膜を貫いた良熱伝導体の形成が不可欠であり、本発
明はこのような良熱伝導体の形成を可能としたものであ
る。
更に、従来の技術では、半導体装置表面から半導体装
置外への放熱性能に関しては考慮されていなかつたが、
本発明では半導体装置外への放熱性能を向上させること
を可能としたものである。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。
（１）：半導体基板上に複数の薄膜が形成された半導体
素子を有する半導体装置において、前記薄膜にはエッチ
ングにより放熱部形成孔が形成され、前記放熱部形成孔
には選択CVD、又はレーザCVDにより放熱体が一体に前記
薄膜から突出して形成されており、前記放熱体を前記半
導体素子内部から外部に露出させることを特徴とする半
導体装置である。
（２）：半導体基板上に電極膜、配線膜、絶縁膜を含む
複数の薄膜が形成された半導体素子を有する半導体装置
において、前記薄膜には前記電極膜または前記配線膜ま
たは前記基板に達する放熱部形成孔がエッチングにより
形成されており、前記放熱部形成孔には放熱用膜が一体
で形成され、前記放熱用膜は電流の経路あるいは電荷の
蓄積部とはならないことを特徴とする半導体装置であ
る。
（３）：（２）において、前記放熱用膜は、前記半導体
素子表面から一体に突出して形成されていることを特徴
とする半導体装置である。
〔作用〕
前述の手段によれば、半導体装置内の半導体素子形成
領域で発生した熱を、該膜により半導体装置表面に高速
に伝えることができるので、半導体素子形成領域の過度
の温度上昇を防ぎ、半導体素子の安定動作を実現でき
る。
また、半導体素子形成領域での発熱を半導体装置内に
高速に伝えることができるので、半導体装置内の温度分
布の不均一を減少させることができる。
よって、半導体装置内の温度分布の不均一によって起
きる素子の部分的な電気的特性のバラツキを低減するこ
とができる。
さらに、半導体素子形成のために多層の膜を形成した
後で、放熱効果をもつ膜を形成することができる。
〔実施例〕
本発明の一実施例であるバイポーラトランジスタを有
する半導体装置21を第１図（要部断面図）で示す。
第１図で示すように、本実施例によるバイポーラトラ
ンジスタにおいては、例えばｐ型シリコン基板のような
半導体基板１の表面にたとえばn-型の埋込層２が設けら
れ、この半導体基板１上にたとえばｎ型シリコンのエピ
タキシヤル層３が設けられている。このエピタキシヤル
層３の所定部分にはたとえばSiO2膜のようなフイールド
絶縁膜４が設けられ、これにより、素子間分離及び素子
内分離が行われている。
さらにこのフイールド絶縁膜４の下方には、たとえば
p+型のチヤネルストツパ領域５が設けられている。この
フイールド絶縁膜４で囲まれたエピタキシヤル層３中に
は、例えばｐ型のベース領域６が設けられ、このベース
領域６中に、例えばn+型のエミツタ領域７が設けられて
いる。
尚、前記ベース領域６の下方におけるエピタキシヤル
層３によりコレクタ領域が構成されている。
また、符号８は、埋込層２と接続されている例えばn+
型のコレクタ取り出し領域である。さらに符号９は、フ
イールド絶縁膜４につらなつてエピタキシヤル層３の表
面に設けられた例えばSiO2膜のような絶縁膜であつて、
この絶縁膜９には前記エミツタ領域７、前記ベース領域
６、および前記コレクタ取り出し領域８に対応してそれ
ぞれ開口部9a〜9cが設けられている。
符号101〜106は導電性のある膜、例えばアルミニウム
膜からなる一層目の配線であり、このうち配線102は前
記開口部9aを通じてエミツタ領域７に、配線103は前記
開口部9bを通じてベース領域６に、配線104は前記開口
部9cを通じてコレクタ取り出し領域８にそれぞれ接続さ
れている。これらの配線101〜106の上には例えばCVD法
で形成されたSiO2膜やリンシリケートガラス（PSG）膜
やSOG膜の様な絶縁膜11が形成されている。この絶縁膜1
1の上には導電性のある膜、たとえばアルミニウム膜か
らなる二層目の配線121,122が設けられ、このうち配線1
22は前記絶縁膜11に設けられた開口部13を通じて前記配
線106に接続されている。
さらに前記配線121,122の上には、絶縁及び汚染防止
を目的として例えばCVD法で形成されたSiO2膜やリンシ
リケートガラス（PSG）膜の様な絶縁膜14が形成され
る。
また、配線101〜106から前記絶縁膜11、絶縁膜14をつ
らぬいて半導体装置の表面まで選択CVD法、あるいはレ
ーザーCVD法を用いて放熱部15が形成されている。この
放熱部15の構成材料としては絶縁物，導体，半導体を問
わないが、熱伝導度の高いもの、例えばAl,Cu,Si,Wなど
が望ましい。また、前記の第二層目の配線121,122と放
熱部15とが接触しないように放熱部15の位置を最適化す
ることが必要である。
次に、上述のように構成された本実施例によるバイポ
ーラ型の半導体装置21の製造方法の一例について説明す
る。
まず単結晶で構成された半導体基板１の表面に埋込層
２及びチヤネルストツパ領域５を選択的に形成したの
ち、例えばエピタキシヤル成長により全面にエピタキシ
ヤル層３を形成する。次に、このエピタキシヤル層３の
所定部分をエツチングにより除去して台地状形状とした
のち、選択的に熱酸化することによりフイールド絶縁膜
４を形成する。これらの選択的な膜の形成及び膜のエツ
チングによる選択的な除去にはマスクの形成とそれに続
くフオトリソグラフイ技術（フオトレジストマスクの形
成技術）及びエツチング技術を用いて行うことができ
る。
次にフイールド絶縁膜４で囲まれたエピタキシヤル層
３の表面を熱酸化することにより絶縁膜９を形成する。
フイールド絶縁膜４及び絶縁膜９を形成するための熱酸
化は約900℃〜1000℃程度の高温度酸化性雰囲気中に保
持することで形成することができる。
例えばリンのようなｎ型不純物をエピタキシヤル層３
中にイオン打ち込みすることにより、コレクタ取り出し
領域８を形成する。さらに、例えばホウ素の様なｐ型不
純物を前記エピタキシヤル層３中にイオン打ち込みする
ことによつてベース領域８を形成する。
次に絶縁膜９の所定部分をエツチング除去して開口部
9aを形成したのち、これを通じて例えばヒ素のようなｎ
型不純物を選択的にイオン打ち込みすることによりエミ
ツタ領域７を形成する。次いで、絶縁膜９にさらに開口
部9b,9cを形成したのち、スパツタ,CVDなどにより例え
ばアルミニウム膜を所定形状にパターンニングして配線
101〜106を形成する。
その後、全面に例えばSOG膜のような塗布型絶縁膜11
を塗布したのち、ベーキングを行う。
尚、前記SOG膜は、塗布した状態ではアルコール中にS
i(OH)4が溶解した流動する物質をベーキングすることに
より得られる。また、PSG膜,CVD法によるSiO2膜でも差
し支えない。この絶縁膜11の所定部分をエツチング除去
して開口部13を形成したのちに、例えばスパツタ、CVD
法などにより例えばアルミニウム膜をパターンニングし
て、前記第二層目の配線121,122を形成する。さらに全
面に例えばSOG膜等により絶縁膜14を形成する。
次に、第２図に示すように所定部分をマスクの形成と
それに続くフオトリソグラフイ技術（フオトレジストマ
スクの形成技術）及びエツチング技術を用いて選択的に
エツチングすることにより一層目の配線101〜106を部分
的に露出させ放熱部形成孔16を形成する。
さらに選択CVD法を用いることにより、エツチングで
除去されて配線10が露出している放熱部形成孔16にの
み、放熱部15を形成することができる。
選択CVD法は例えばタングステンの場合においてはタ
ングステンのハロゲン化物、例えば六フツ化タングステ
ン（WR6）を原料としてたとえば523〜773K程度の低温、
1Torr以下の低圧条件下で還元反応を起こさせることに
よりタングステン膜を堆積させる方法である。
還元剤としては、例えば水素（H2），シラン（Si
H4），ジシラン（Si2H6），トリシラン（Si3H8）を用い
る。この場合、膜の堆積は特定の材料の表面にのみ起こ
り、タングステン膜の場合にはモリブデン，タングステ
ン，白金，ゲルマニウム，アルミニウム，ガリウムヒ素
に対して選択的に堆積し、各種酸化物やシリコンナイト
ライド膜には堆積しにくいことを確認している。よつ
て、配線101〜106がこれらの膜の堆積しやすい物質で構
成されていれば放熱部15を形成することが可能である。
また、アルミニウムおよび銅の膜についても選択成長
が可能であり、放熱部15の材質はタングステン，アルミ
ニウム，銅のどれかとすることができる。
また本実施例では、第一層目の配線101〜106から放熱
部15を形成したが、第二層目の配線121,122から表面ま
で放熱部15を形成することもできる。
また、レーザCVD法を用いることによつても放熱部15
を形成することができる。
配線121,122の上に絶縁膜14を形成した後、放熱部15
を形成する所定の箇所をマスクの形成とそれに続くフオ
トリソグラフイ技術（フオトレジストマスクの形成技
術）及びエツチング技術を用いて選択的にエツチングし
て配線101〜106を露出させ放熱部形成孔16を形成した後
に、その放熱部形成孔16に原料ガス中でレーザ光線を照
射する。
するとレーザ光の持つエネルギーにより原料ガスの気
体状分子が分解され、遊離した原子（分子）をレーザ照
射域つまり放熱部形成孔16に堆積させることができ、こ
れにより放熱部15を形成することができる。
例えば、モリブデンを放熱部形成孔16に堆積させたい
場合には、Mo（CO6）ガスの存在下で例えばアルゴンガ
スレーザを放熱部形成孔16に照射すればよい。
第３図に本レーザCVD処理を用いた成膜装置の模式図
を示す。また、微細な放熱部を形成する場合には、対物
レンズ22を集光してレーザ光を細く絞つた第３図に示す
構造が望ましいが、第４図のような構造を持つものでも
差し支えない。
本レーザCVD装置は原材料ガスボンベ17,ミラー18,レ
ーザ発振器，チヤンバ20,半導体装置21、より構成され
ており、レーザ発振器19からでたレーザ光はミラー18で
反射され、対物レンズ22で集光された後、チヤンバ20内
に導入され、半導体装置21に照射される。
また、チヤンバ内には原材料ガスボンベ17から原材料
ガスが導入されている。このようにレーザCVD法を用い
て放熱部15が形成可能な物質としては、銅，金，亜鉛，
カドミウム，アルミニウム，ガリウム，インジウム，チ
タン，クロム，モリブデン，タングステン，鉄，ニツケ
ル，白金，カーボン，シリコン，ゲルマニウム，スズ，
ガリウムヒ素，インジウムリン，チタンカーバイド，シ
リコンナイトライド，アルミナ，シリコンオキサイド，
チタンオキサイドを確認しているが、放熱部15の機能を
考慮すると、より熱伝導度の大きなもの、例えば、銅，
金，アルミニウム等の金属あるいは半導体が最適であ
る。
次表にレーザCVDを用いてこれらの物質で放熱部を形
成する場合に必要な材料ガスとレーザ光の種類を示す。
また、絶縁膜14を形成した後に配線101〜106を露出さ
せ放熱部形成孔16を作る工程においてエツチングのかわ
りにレーザ光を用いて孔をあげることもできる。
第５図は本発明の第二の実施例の断面を模式的に示し
たものである。上記第一の実施例の場合に比べて、放熱
部15が突出した構造を有することを特徴とし、放熱部15
から半導体装置外へ熱を逃がしやすい構造になつてい
る。
本実施例における製造法の一例をバイポーラトランジ
スタを例にあげて以下に示す。本実施例の場合は絶縁膜
14を上記第一の実施例より厚く堆積させ、従つて選択的
に形成された放熱部15も長く形成される様になる。次
に、絶縁膜のみ所定量だけエツチングすることにより、
第５図に示す構造が実現できる。
放熱部15の形状は半導体素子の配置やパツケージの形
態に合わせて最適化することが必要であり、例えば、第
５図に示した形状のほかに、第６図に示すような横長の
形状も可能である。
また、レーザCVD技術を用れば、レーザ光のスポツト
径を２段階に変えることにより第７図のような放熱部15
の形状も実現できる。また、第８図に示すように半導体
装置内に素子形成領域23が島状に形成されている場合に
は、その周囲を囲むように放熱部15を形成することも可
能である。
以上本発明における実施例の効果を第９図，第10図，
第11図を用いて説明する。
第９図に半導体装置21とパツケージとの関係の一例を
示す。半導体装置21はベース24の上に設置され、キヤツ
プ25,放熱板26により半導体装置21をおおうように封止
されている。また、半導体装置21からの電気信号を外部
に伝えるためにリード27がベース24の側面に接着されて
いる。
このパツケージ構造の断面構造を第10図に示し、これ
を用いて半導体装置21からの熱の流れを説明する。
従来の技術においては、半導体装置21の表面は熱伝導
度の小さい絶縁物により厚くおおわれていたため、素子
形成領域23において発生した熱は主に半導体装置21の内
部を通つて半導体装置裏面に伝わり、さらにベース24,
リード27を経てパツケージ外に放出されるのみであつ
た。
しかしながら、本発明によれば、絶縁物に比べて熱伝
導度の大きい放熱部15を発熱部付近から半導体装置21の
表面にわたつて多数個設けることになるので素子形成領
域からの発熱を配線101〜106、放熱部15を経由して半導
体装置21の表面により速く伝えることができる。
例えば、従来の技術における半導体装置表面の主な構
成材料である透明石英ガラスの熱伝導率が約0.003cal/c
m・ｓ・℃であるのに対して、本発明の一実施例である
半導体装置表面の構成材料である銅の熱伝導率は約0.94
cal/cm・ｓ・℃であり、銅の方が約300倍熱の伝わり方
が速い。
具体的に、本発明の効果について第１図及び第３図に
示した構造において、放熱部15の直径が３μｍ、材料が
タングステン、図には記載していないアルミ製の伝熱板
28と放熱部15との間に熱伝導性グリースを入れ、発熱部
の大きさを１×３μｍとした場合、半導体基板裏面50か
らの放熱だけの場合に比べて放熱部15からの放熱が加わ
ることによつて放熱量は約20％増加する。その結果、素
子最高温度が低下し、半導体装置21の信頼性を約10％向
上させる効果がある。
よつて本発明によれば、第10図の矢印により示したよ
うに多数の放熱路が形成されることになるので、素子形
成領域23の温度を低く保つことができ、トランジスタの
安定動作が可能となる。
また、本発明によれば放熱部15を多数配置することに
より半導体装置21内での熱の伝わり方が速くなることか
ら、半導体装置21内の素子の配置が偏りがある場合でも
温度分布の不均一を緩和することができる。
また、第５図，第６図，第７図に示す本発明の第２の
本実施例によれば、トランジスタの発熱を速く半導体装
置21の表面に伝えるばかりでなく、半導体装置21の表面
つまり放熱部の面積を増やす働きがあるので、半導体装
置21の表面からの熱の発散をも促進する効果がある。よ
つて、本実施例によればさらに半導体装置21全体の過度
の温度上昇を防ぎ、半導体装置の長期間にわたる安定動
作を保証できる。
本発明は半導体装置21の内部に発生した熱を半導体装
置21の表面により速く伝えるようにすることが目的の一
つであるので、この本発明により伝熱された半導体装置
21の表面の熱をパツケージを介して高速に外界に放出す
る方法と不可分にある。
そこで第11図に本発明による半導体装置にあわせてパ
ツケージ構造を最適化した実施例を示す。このパツケー
ジ構造の最適化した実施例によれば、放熱部15と伝熱板
28を接触させているので、素子形成領域で発生した熱を
高熱伝導性を有する放熱部15,伝熱板28を経て放熱板26
に伝えることができる。
また半導体装置21と伝熱板28あるいは放熱板26との間
に存在する空孔29に流体を流すことによつても放熱部15
の熱を排出することができる。
さらに本発明の半導体パツケージの一実施例を第12図
により説明する。第12図は本発明の一実施例である半導
体パツケージである。
第12図において半導体装置21はベース24の凹部に設置
され、ベース24とキヤツプ25を接合して封止されてい
る。半導体装置21の周囲には半導体装置21と金属細線30
によつて電気的に接続されているリード27が配設されて
おり、このリード27はベース24とキヤツプ25の間からパ
ツケージの外部へ引出されている。
ベース24とキヤツプ25の接合及びリード27の固定は低
融点ガラス31によつて行われている。
半導体装置21の表面には半導体装置内部で発生した熱
を放熱するため放熱部15が形成されており、放熱部15の
上部にキヤツプ25と接触する伝熱板28が配設されてい
る。放熱部15は半導体装置表面の金属細線30の接合部を
除く部分を覆つている絶縁物より熱伝導率の大きな物質
により形成されている。
本実施例によれば、半導体装置21で発生した熱を放熱
部15,伝熱板28を経由してキヤツプ25からパツケージ外
部に放熱することができる。これによつて、半導体装置
21の温度を低く押えることができ、半導体素子の安定動
作が可能となる。
尚、伝熱板28とキヤツプ25は単に接触させておくだけ
でもよいし、熱伝導率のよい接着剤で接着しても差し支
えない。
第13図は、第12図に示した実施例の他の例を示す半導
体パツケージの断面図である。第13図において、タブ32
によつて支持した半導体装置表面に形成された放熱部15
の上部に放熱板26が配置されており、放熱板26の反半導
体装置側は、パツケージ表面に露出している。
半導体装置21の周囲には、リード27が配設されてお
り、半導体装置表面の電極と金属細線30によつて電気的
に接続されている。本実施例では、半導体装置21,放熱
板26,リード27,タブ32,金属細線30、を樹脂で封止して
半導体パツケージを形成する。
第15図は、本発明の半導体パツケージの他の実施例を
示す断面図である。
第15図において半導体装置表面の放熱部15上にはフイ
ン付き放熱板26が設けられており半導体装置21、フイン
付き放熱板26,リード27及び金属細線30は、ベース24と
キヤツプ25によつて封止されている。
フイン付き放熱板26のフイン部34はパツケージ外部に
突出している。
本実施例のように、フインが形成されている放熱板26
を放熱部状に設けることによつて、放熱効率を更に高く
することができる。
また、第16図に示すように半導体装置21,フイン付き
放熱板26,タブ32,リード27、及び金属細線30を樹脂で封
止して半導体パツケージを形成したものでもよい。
この場合も、フイン付き放熱板26のフイン部34はパタ
ーン外部に独立した形で形成される。第15図，第16図は
放熱板26とフインが一体になつた例を示したが、放熱板
26とフインが分離したものでも差し支えない。本発明に
よれば、半導体装置で発生した熱は放熱部15,放熱板26,
ベース24を経由して放熱フインから半導体パツケージの
外部へ放熱される。
これによつて、半導体装置の温度を低く保つことがで
き、半導体装置の安定動作が可能になる。
第17図は本発明の半導体パツケージのさらに他の実施
例を示す断面図である。図において半導体装置はタブ32
によつて支持され、半導体装置と電気的に接続される図
示されていないリード27が接続されている。
半導体装置表面の放熱部上には放熱リード35が形成さ
れ、パツケージ側面から外部へ引出されており、その先
端が実装基板36に接合されている。
本実施例では半導体装置21とタブ32とリード27,放熱
リード35を樹脂で封止して半導体パツケージを形成す
る。本実施例によれば、半導体装置21で発生した熱を放
熱部15,放熱リード35を経由して実装基板36から放熱す
ることができる。
第17図には放熱リード35の先端を実装基板36に接合し
て実装基板36から放熱する例を示したが、第18図のよう
な放熱リード35を実装基板36と接合せず、放熱板自身に
接続したものでもよい。この場合には放熱リード35の表
面からパツケージ外部に放が放出される。
第19図は本発明の半導体装置のさらに他の実施例を示
す断面図である。図において半導体装置21は実装基板上
の配線部38とバンプ37によつて電気的に接続されてい
る。半導体装置21の実装基板36の断面図には放熱部15が
形成されており、実装基板36の非配線部に接続してい
る。
本実施例によれば半導体装置で発生した熱を放熱部15
を経由して実装基板から半導体装置21の外部へ放熱する
ことができる。
第19図には半導体装置表面の放熱部15と実装基板36と
を直接接続する例を示したが、第20図に示すように放熱
部15と実装基板36との接続をバンプ37を介して行つたも
のでも差し支えない。
第19図，第20図に示した実施例の放熱効果は第21図に
たいしても半導体装置が樹脂39で封止されている場合に
さらに大きくなる。
第22図は本発明の半導体パツケージの例を示す断面図
である。表面にベース24とバンプ37とを介して接続する
ための電極38と放熱部15を備えた状態の半導体装置21が
ベース24上に配置されており、半導体装置21の電極38と
基板の放熱部15とはバンプ37によつて電気的に接続され
ている。
基板36の周囲にはリード27が配設されており、ベース
24とリード27の一端が接続されている。半導体装置21及
び基板36,金属細線30とリード27の一部はベース24とキ
ヤツプ25によつて封止されておりベース24,キヤツプ25
の接合部によりリード27の他端がパツケージの外部へ引
出されている。ベース24とキヤツプ25の接合及びリード
27の固定は低融点ガラス31等によつて行われる。ベース
24の反基板側には、複数の放熱フイン40が設けられてい
る。
第23図は本発明の実施例の断面を模式的に示したもの
である。本実施例は第23図に示す実施例の製造途中に発
生する放熱部形成孔16を半導体基板１あるいはエピタキ
シヤル層３の表面から半導体素子表面までエツチングに
より形成したのち、タングステン選択CVD法によりタン
グステンよりなる放熱部15を配線101〜106及び配線121,
122と干渉しないような位置に形成したものである。
また、第１の実施例に示したようにレーザーCVDを用
いて放熱部15を形成することも可能である。本実施例に
よれば、放熱部15は半導体基板１あるいはエピタキシヤ
ル層３より半導体装置21の表面に向かつて形成されてい
る。
このためトランジスタの発熱を配線101〜106を介する
ことなく直接に放熱部15により半導体装置21の表面へ伝
えることができるのでさらに効率よく廃熱することがで
きる。
また、本発明の第２の実施例において示したように、
放熱部15は半導体装置21の表面より突出させた構造とす
ることにより、半導体装置外への廃熱をさらに効率よく
行うことができる。
第24図は本発明の第４の実施例の断面を模式的に示し
たものである。第１の実施例と同様に配線121,122のパ
ターンニングののち絶縁膜14を全面に形成する。
こののち絶縁膜14の上にさらに例えばタングステンの
ような金属膜41を例えばスパツタなどにより形成し、次
にその上に例えばSOG膜（スピン オン グラス 膜）
のようなガイド膜42を全面にわたり形成する。
さらに、所定部分のガイド膜42を選択的にエツチング
することにより金属膜41を部分的に露出させ、第24図の
実施例の製造途中であり第24図に示していない放熱部形
成孔16を形成する。
次に、選択CVD法により放熱部形成孔16に例えばタン
グステン膜を堆積させることにより第25図に示すように
放熱部15を形成する。この場合ガイド膜42を選択CVD法
により膜の堆積しない絶縁膜などでなければならない。
放熱部15の形成後、エツチングによりガイド膜42のみ
を選択的に除去することにより第24図に示す構造が得ら
れる。また同様にレーザーCVD法を用いても放熱部15を
形成することができるが、この場合は、ガイド膜42は絶
縁膜である必要はなく、また金属膜41を形成しなくても
よい。
本実施例によれば、放熱部15を設けることにより、半
導体装置21の表面積が増えるので、より高速に熱を半導
体装置21外に放出することができる。
また、半導体装置21内のトランジスタの配置に偏りが
ある場合には半導体装置21内の温度分布が不均一になる
が、熱伝導の速い金属膜23を全面に設けたことによりこ
の温度分布をより均一にすることができる。
第26図に示すように半導体装置表面を金属膜41によつ
て覆い、放熱部15の一端を金属膜41に接続しても差し支
えない。
第27図は、本発明の他の実施例を示したものである。
半導体基板１から放熱部15が配線12まで形成されてお
り、更に配線121,122からバンプ37まで放熱部15が形成
されている。本実施例によれば、トランジスタの発熱
を、放熱部15,配線121,122,放熱部15、をバンプ37を介
して第27図には記載されていない実装基板36に伝えるこ
とが出来るので、トランジスタの発熱を高速に効率よく
廃熱することが可能である。
第28図は、本発明の第５の実施例である、MOSトラン
ジスタに本発明を適用した場合の半導体素子断面を模式
的に示したものである。第28図に示すように、本実施例
におけるMOSトランジスタは、例えばｐ型シリコン基板
のような単結晶半導体基板１の表面にたとえばSiO2膜の
ようなゲート絶縁膜43が設けられ、その上の所定部分に
たとえば多結晶珪素膜（ポリシリコン）のような導電性
のある膜でゲート電極44が形成されている。
また、そのゲート電極44の両側の半導体基板中には、
例えばｎ型の拡散層45が形成されており、これはMOSト
ランジスタのソースとドレインに相当する。この拡散層
45からはそれぞれ、例えばアルミニウムの膜から成る配
線46a,46bが接続されている。また、配線46a,46bやゲー
ト電極44や半導体基板１の間での不必要な短絡を防止す
るために、これらの膜の間にたとえばPSG膜から成る層
間絶縁膜層47が設けられている。
また、隣の半導体素子との電気的な分離を目的とし
て、例えばSiO2膜で形成されたフイールド絶縁膜４が設
けられている。さらにその上に半導体素子を汚染から守
る目的で例えばPSG膜で構成されているような絶縁層48
が設けられている。また、アルミニウム，タングステン
などの熱伝導率の高い物質で構成された放熱部15がゲー
ト電極44から層間絶縁膜層47、絶縁層48を貫いて、半導
体装置21の表面まで形成されている。
次に、上述の様に構成された本実施例によるMOSトラ
ンジスタ素子の製造方法の一例について概要を説明す
る。
まず、半導体基板１として、たとえば抵抗値が10Ω/c
m程度の抵抗値を持ち、（100）結晶面を素子形成面とし
て用いることのできるｐ型単結晶シリコンを用意する。
まず、前記半導体基板１の主面上に酸化珪素膜、窒化珪
素膜はそれぞれ順次積層する。酸化珪素膜は900〜1000
℃程度の高温度スチーム酸化法により形成し、例えば、
40〜50nm程度の膜厚で形成する。該酸化珪素膜はバツフ
ア層として使用される。前窒化珪素膜はたとえばCVD法
で堆積させ、80〜120nm程度の膜厚で形成される。該窒
化珪素膜は不純物導入マスク、耐酸化マスクのそれぞれ
に使用される。
MOSトランジスタを形成する領域（活性領域）をフオ
トレジストで保護したのちに酸化珪素膜、窒化珪素膜を
通してB+のイオン注入してチヤネルストツパ層を形成す
る。さらにフオトレジストで保護されていない部分の窒
化珪素膜を除去し、次にフオトレジストまで除去する。
部分的に残つた窒化珪素膜を耐酸化マスクとして900〜1
000℃程度の高温度スチーム酸化法により半導体基板の
表面を熱酸化し、フイールド絶縁膜４を400〜600nm程度
の膜厚まで形成する。
次に活性領域の表面上に存在する前記窒化珪素膜、酸
化珪素膜を除去した後に、新たにゲート絶縁膜43として
酸化珪素膜を形成する。この酸化珪素膜は800〜1000℃
程度のスチーム酸化法で形成し、12〜18nm程度の膜厚で
形成する。
しかるのち、ゲート絶縁膜43上及びフイールド絶縁膜
４上を含む基板全面に、ゲート電極44として多結晶珪素
膜（ポリシリコン膜）を形成する。多結晶珪素膜はCVD
法で堆積させ、200〜300nmの膜厚とする。その多結晶珪
素膜には抵抗値を低減させるため、ｎ型不純物、例えば
Ｐが熱拡散法により導入されている。
次に、前記ゲート電極44上の全面に層間絶縁層を形成
する。この層間絶縁層47は無機シランガス及び酸化窒素
ガスをソースガスとするCVD法で形成し、250〜350nm程
度の膜厚とする。
次に、所定のエツチングマスクを用い、前記層間絶縁
層47、多結晶珪素膜のそれぞれを順次エツチングし、ゲ
ート電極44及び配線46a,46bを形成する。また、ゲート
電極44,配線46a,46bの上部には層間絶縁層47を残存させ
ておく。
次いで、ソースとドレインの形成を行う。すなわち、
上記ゲート電極44,配線46a,46bを不純物導入マスクとし
て、1015atoms/cm2程度の不純物濃度のAs（あるいは
Ｐ）のイオンを70〜90KeV程度のエネルギでイオン打ち
込みを行う。この後、この打ち込まれた不純物を拡散さ
せるため、例えば900〜1000℃で20〜40分程度の熱処理
を行う。次に、半導体基板１の全面に層間絶縁層48を形
成する。この層間絶縁層48は酸化珪素膜、BPSG膜を順次
積層した二層構造で構成されている。下層の酸化珪素膜
は、たとえば無機シランガス及び酸化窒素ガスをソース
ガスとするCVD法で形成し100〜200nm程度の膜厚で形成
される。
上層のBPSG膜は例えばCVD法で形成されており250〜35
0nm程度の膜厚で形成される。このBPSG膜は、窒素ガス
雰囲気中において、約800℃以上の温度で加熱されるこ
とにより、液状化するので、表面を平坦化することがで
きる。
次いで所定部分の前記層間絶縁膜に、たとえば異方性
エツチングを用いて接続孔を形成する。そして、この前
記接続孔を通して半導体基板の所定部分と接続するよう
に配線を形成する。配線は電気伝導性のよい金属膜、例
えば、スパツタ法で形成したＷ膜により構成する。この
場合、配線46a,46bは、層間絶縁層47の全表面を覆うよ
うに堆積後、たとえば異方性エツチングを用いて所定の
形状にパターニングすることにより得る。
次に、前記配線46a,46b上を含む半導体基板１の全面
に絶縁層48を形成する。該絶縁層48は酸化珪素膜（堆積
型絶縁膜）、酸化珪素膜（塗布型絶縁膜）のそれぞれを
順次積層した２層構造で構成されている。下層の酸化珪
素膜は、テトラエポキシシランガスをソースガスとする
C-CVD法で堆積し250〜350nm程度の膜厚とする。上層の
酸化珪素膜は半導体装置表面を平坦化する目的で形成さ
れる。該上層の酸化珪素膜はSOG法により数回（２〜５
回）程度塗布し、この後ベーク処理（約450℃）するこ
とで形成される。あるいは、該上層の酸化珪素膜にかえ
て有機物膜、例えばポリイミド系樹脂膜で形成してもよ
い。
この後、本発明の第１の実施例と同様にフオトリソグ
ラフイ技術により、活性領域外の部分へ選択的に放熱部
形成孔16を形成する。
該放熱部形成孔16は半導体装置表面21から半導体基板
１まで異方性エツチングを用いて形成する。
該放熱部形成孔に熱伝導を有する膜を選択的に堆積さ
せることによつて、半導体基板１から半導体装置表面ま
で放熱部15を形成することができる。該放熱部15は前記
選択CVD法、あるいはレーザCVD法を用いて選択的な膜の
成長をさせることにより達成できる。
尚、第29図に示したように半導体基板１から放熱部15
を形成しても同様な効果が得られる。
第30図はSOI（シリコン オン インシユレーター）
構造の半導体基板にバイポーラトランジスタを形成した
半導体装置に本発明を適用した第５の実施例の断面模式
図である。例えば第30図に示すようなSOI構造を持つ半
導体基板では、素子形成領域23と半導体基板表面50には
さまれて絶縁物よりなる絶縁層51が存在する。そして従
来技術では素子の形成されている素子形成領域23から発
生した熱は主にこの絶縁層51を伝わり、さらに半導体基
板裏面50,リードフレームを経由して半導体装置外に放
出されていた。
しかしながら、絶縁層51は絶縁物であるがゆえに熱伝
導率が小さいので熱が素子形成領域25に溜りやすいとい
う欠点があつた。しかしながら、本実施例においては、
素子形成領域23から発生した熱を熱伝導率の高い放熱部
15を用いることにより素子形成領域23の表面より高速に
放熱することができる。よつて素子形成領域23の温度上
昇を十分に押さえることができるので半導体装置の動作
信頼性を高めることができる。
本実施例のほかに素子形成領域23のうちの配線46a,46
bあるいはゲート電極44から放熱部15が形成されている
もの、放熱部が絶縁層51を突き抜けて半導体装置表面ま
で形成されているものが形成されているものについても
上記と同等の効果がある。
なお、本実施例における放熱部15の製造過程について
は基本的には上記第1,第2,第3,第４の実施例の場合と同
様である。
第31図は半導体素子を多層に積み重ねた構造に本発明
を適用した場合の第６の実施例である。この場合、放熱
部15はそれぞれの素子形成領域から半導体装置表面に向
かつて形成されている。
本実施例は以下のような製造過程をもつて実現でき
る。
まず、本発明第５の実施例に記する手段を用いて、半
導体基板１の表面に下層半導体素子52を形成する。さら
にこの表面の凹凸部を機械的、物理的手法により平坦化
する。そして、さらにその上に薄い半導体基板を貼りあ
わせ研磨することにより半導体薄板を形成する。続い
て、この半導体薄板の所定の位置に上層半導体素子53を
形成するべく、多種の膜を堆積やエツチング，イオン打
ち込み、アニールを行う。その後、上層半導体素子53と
下層半導体素子52の間の配線を行う。
続いて放熱部15を形成するために、フオトリソグラフ
イ技術及びエツチング技術を用いて、所定部分のみを選
択的にエツチングすることにより半導体基板１を部分的
に露出させる。次に、選択CVD法かあるいはレーザCVD法
を用いてこの半導体基板１の露出した部分のみに選択的
に膜を形成し、放熱部15aとする。この放熱部15aを設け
ることにより下層半導体素子52からの発熱を高速に半導
体装置外に排出することができる。またさらに、第31図
に示した様に上層半導体素子53から放熱部15bを形成す
る。製造方法は第５の実施例に示したものと同じであ
る。この放熱部15bを設けることにより上層半導体素子5
3からの発熱を高速に半導体装置外に排出することがで
きる。
また、上層半導体素子53と下層半導体素子52に動作状
態の違いにより温度差が生じた場合には、熱が放熱部15
aを伝わつて高速に移動できることから、上層半導体素
子53と下層半導体素子52の温度差をなくす。
よつて、上層半導体素子53と下層半導体素子52の温度
の違いによる電気的特性の違いが生じることが少ない。
本発明の第６実施例であるバイポーラトランジスタを
有する半導体装置21を第32図（要部断面図）で示す。
第32図で示すように、本実施例によるバイポーラトラ
ンジスタにおいては、例えばｐ型シリコン基板のような
半導体基板１の表面にたとえばn+型の埋込層２が設けら
れ、この半導体基板１上にたとえばｎ型シリコンのエピ
タキシヤル層３が設けられている。このエピタキシヤル
層３の所定部分にはたとえばSiO2膜のようなフイールド
絶縁膜４が設けられ、これにより、素子間分離及び素子
内分離が行われている。
さらにこのフイールド絶縁膜４の下方には、たとえば
p+型のチヤネルストツパ領域５が設けられている。この
フイールド絶縁膜４で囲まれたエピタキシヤル層３中に
は、例えばｐ型のベース領域６が設けられ、このベース
領域６中に、例えばn+型のエミツタ領域７が設けられて
いる。
尚、前記ベース領域６の下方におけるエピタキシヤル
層３によりコレクタ領域を構成されている。また、符号
８は、埋込層２と接続されている例えばn+型のコレクタ
取り出し領域である。
さらに符号９は、フイールド絶縁膜４につらなつてエ
ピタキシヤル層３の表面に設けられた例えばSiO2膜のよ
うな絶縁膜であつて、この絶縁膜９には前記エミツタ領
域７、前記ベース領域６、および前記コレクタ取り出し
領域８に対応してそれぞれ開口部9a〜9cが設けられてい
る。
符号101〜105は導電性のある膜、例えばアルミニウム
膜からなる一層目の配線であり、このうち配線102は前
記開口部9aを通じてエミツタ領域７に、配線103は前記
開口部9bを通じてベース領域６に、配線104は前記開口
部9cを通じてコレクタ取り出し領域８にそれぞれ接続さ
れている。
２チヤンネルストツパ５（P+）のすぐ外側には、信号
を外部にとりだすことを目的としない、配線101,105が
形成されている。
これらの配線101〜105の上には例えばCVD法で形成さ
れたSiO2膜やリンシリケートガラス（PSG）膜やSOG膜の
様な絶縁膜11が形成されている。
この絶縁膜11の上には導電性のある膜、たとえばアル
ミニウム膜からなる二層目の配線121,122が設けられ配
線121,122は、前記絶縁膜11に設けられた開口部131,13
2,133を通じて前記配線101,104,105のい接続されてい
る。
更に前記配線121,122の上には、前記絶縁膜11と同様
の絶縁膜14が形成されている。この絶縁膜14の上には、
前記配線12と同様の導電性の膜1001,1002が設けられ、
配線1001,1002は、前記絶縁膜14に設けられた開口部10
1,1012,1013を通じて前記配線1001,1002に接続されてい
る。
更に、前記配線1001,1002の上には、前記絶縁膜14と
同様の絶縁膜102が形成されている。この絶縁膜の上に
は、前記配線100と同様の導電性の膜1031,1032,1033が
設けられ、この配線1031,1032,1033は前記絶縁膜102に
設けられた開口部1041,1042,1043を通じて前記配線103
1,1032,1033に接続されている。
また、信号を外部に取り出すことを目的としない、配
線層101,105,121,1001,1031,1033を接続している開口部
131,1011,1041はなるべく接近して配置するようにす
る。同様に開口部133,1013,1043についても同様であ
り、それにこの開口部については面積をレイアウトの許
す限りなるべく大きくするようにする。またチヤンネル
ストツパ５の外側にある、信号を外部に取り出すことを
目的としない配線は、素子で発生した熱の放熱性を良く
するために、隣の上記同様目的の配線とむすびネツトワ
ーク化する。
配線121,122が設けられ、このうち配線122は前記絶縁
膜11に設けられた開口部13に通じて前記配線106に接続
されている。
さらに前記配線121,122の上には、絶縁及び汚染防止
を目的として例えばCVD法で形成されたSiO2膜やリンシ
リケートガラス（PSG）膜の様な絶縁膜14が形成され
る。
また、配線101〜106から前記絶縁膜11,絶縁膜14をつ
らぬいて半導体装置の表面まで選択CVD法、あるいはレ
ーザーCVD法を用いて放熱部15が形成されている。この
放熱部15の構成材料としては絶縁物、導体、半導体を問
わないが、熱伝導度の高いもの、例えばAl,Cu,Si,Wなど
が望ましい。
また、前記の第二層目の配線121,122と放熱部15とが
接触しないように放熱部15の位置を最適化することが必
要である。
次に、上述のように構成された本実施例によるバイポ
ーラ型の半導体装置21の製造方法の一例について説明す
る。
まず単結晶で構成された半導体基板１の表面に埋込層
２及びチヤネルストツパ領域５を選択的に形成したの
ち、例えばエピタキシヤル成長により全面にエピタキシ
ヤル層３を形成する。
次に、このエピタキシヤル層３の所定部分をエツチン
グにより除去して台地状形状としたのち、選択的に熱酸
化することによりフイールド絶縁膜４を形成する。これ
らの選択的な膜の形成及び膜のエツチングによる選択的
な除去にはマスクの形成とそれに続くフオトリソグラフ
イ技術（フオトレジストマスクの形成技術）及びエツチ
ング技術を用いて行うことができる。
次にフイールド絶縁膜４で囲まれたエピタキシヤル層
３の表面を熱酸化することにより絶縁膜９を形成する。
フイールド絶縁膜４及び絶縁膜９を形成するための熱酸
化は約900℃〜1000℃程度の高温度酸化性雰囲気中に保
持することで形成することができる。
次に、例えばリンのようなｎ型不純物をエピタキシヤ
ル層３中にイオン打ち込みすることにより、コレクタ取
り出し領域８を形成する。
さらに、例えばホウ素の様なｐ型不純物を前記エピタ
キシヤル層３中にイオン打ち込みすることによつてベー
ス領域８を形成する。
しかるのちに、絶縁膜９の所定部分をエツチング除去
して開口部9aを形成したのち、これを通じて例えばヒ素
のようなｎ型不純物を選択的にイオン打ち込みすること
によりエミツタ領域７を形成する。
次に、絶縁膜９にさらに開口部9b,9cを形成したの
ち、スパツタ,CVDなどにより例えばアルミニウム膜を所
定形状にパターンニングして配線101〜105を形成する。
次に全面に例えばSOG膜のように塗布型絶縁膜11を塗布
したのち、ベーキングを行う。尚、前記SOG膜は、塗布
した状態ではアルコール中にSi(OH)4が溶解した流動す
る物質をベーキングすることにより得られる。
また、PSG膜,CVD法によるSiO2膜でも差し支えない。
この絶縁膜11の所定部分をエツチング除去して開口部13
を形成したのちに、例えばスパツタ,CVD法などにより例
えばアルミニウム膜をパターンニングして、前記第二層
目の配線121,122を形成する。
さらに全面に例えばSOG膜等により絶縁膜14を形成す
る。
以上のように絶縁膜形成，開口部形成，配線形成方法
を用いて部材104まで形成する。
本実施例によれば、第１の実施例と同様の効果が得ら
れる。
〔発明の効果〕
本願において開示される発明によつて得られる効果を
簡単に説明すれば、下記の通りである。
（１）半導体装置の動作信頼性を向上することができ
る。
（２）半導体装置において、半導体素子内で発生する熱
を効率よく、高速に半導体装置外に排出することができ
る。
（３）半導体装置において、半導体装置内の発熱の不均
一による素子の部分的な電気的特性のばらつきを低減す
ることができる。
【図面の簡単な説明】
第１図は、本発明の第１実施例である半導体装置の模式
断面図、第２図は、本発明の第１実施例の製造過程を示
した模式断面図、第３図は、本発明の実施例に用いたレ
ーザCVD装置の概要を説明した装置配置図、第４図は、
本発明の実施例に用いたレーザCVD装置の概要を説明し
た装置配置図、第５図は、本発明の第２実施例である半
導体装置の模式断面図、第６図は、放熱部の形状の多様
性を示した断面図、第７図は、放熱部の形状の多様性を
示した断面図、第８図は、半導体素子の中の放熱部のレ
イアウトの多様性を示した説明図、第９図は、本発明の
半導体装置とパツケージとの関係を示して本発明の効果
を説明するための部分断面斜視図、第10図は、本発明の
半導体装置からパツケージへの熱の流れかたを説明する
ための断面図、第11図は、本発明の半導体装置に最適な
本発明のパツケージ構造を示した模式断面図、第12図，
第13図，第14図，第15図，第16図，第17図，第18図，第
19図，第20図，第21図，第22図は、いずれも本発明のパ
ツケージ構造の実施例の断面図、第23図は、放熱部が半
導体基板から半導体装置表面まで形成されている本発明
の半導体装置の断面図、第24図は、本発明の半導体装置
の実施例を示した断面図、第25図は、第24図に示した実
施例の製造過程を示した説明用断面図、第26図は、他の
本発明の半導体装置の実施例を示した断面図、第27図
は、更に他の半導体装置の実施例の断面図、第28図は、
本発明をMOSトランジスタを持つ半導体素子に適用した
場合の本発明の半導体装置の実施例を示した断面図、第
29図は、本発明をMOSトランジスタを持つ半導体素子に
適用した場合の本発明の半導体装置の実施例を示した断
面図、第30図は、本発明をSOI構造を持つ半導体基板に
適用した場合の実施例を示した断面図、第31図は、本発
明を多層のトランジスタ構造を持つ半導体素子に適用し
た場合の実施例を示した断面図、第32図は、更に本発明
装置の別の実施例を示す断面図である。 １……半導体基板、２……埋込層、３……エピタキシヤ
ル層、４……フイールド絶縁膜、５……チヤネルストツ
パ領域、６……ベース領域、７……エミツタ領域、８…
…コレクタ取りだし領域、９……絶縁膜、9a〜9c……開
口部、101〜106……配線、11……絶縁膜、121,122……
配線、13……開口部、14……絶縁膜、15……放熱部、16
……放熱部形成孔、17……原材料ガスボンベ、18……ミ
ラー、19……レーザ発振器、20……チヤンバ、21……半
導体装置、22……対物レンズ、23……素子形成領域、24
……ベース、25……キヤツプ、26……放熱板、27……リ
ード、28……伝熱板、29……空孔、30……金属細線、31
……低融点ガラス、32……タブ、33……絶縁部、34……
フイン部、35……放熱リード、36……実装基板、37……
バンプ、38……電極、39……樹脂、40……放熱フイン、
41……金属膜、42……ガイド膜、43……ゲート絶縁膜、
44……ゲート電極、45……拡散層、46a,46b……配線、4
7……層間絶縁層、48……絶縁層、50……半導体基板裏
面、51……絶縁層、52……下層半導体素子、53……上層
半導体素子。
フロントページの続き (72)発明者 河合 末男 茨城県土浦市神立町502番地 株式会社 日立製作所機械研究所内 (72)発明者 大和田 伸郎 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 平沢 茂樹 茨城県土浦市神立町502番地 株式会社 日立製作所機械研究所内 (56)参考文献 特開 昭59−944（ＪＰ，Ａ) 特開 平２−28354（ＪＰ，Ａ) 特開 平１−295455（ＪＰ，Ａ) 特開 平１−251654（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/34 H01L 23/36 H01L 27/00 301

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に複数の薄膜が形成された半
    導体素子を有する半導体装置において、前記薄膜にはエ
    ッチングにより放熱部形成孔が形成され、前記放熱部形
    成孔には選択CVD、又はレーザCVDにより放熱体が一体に
    前記薄膜から突出して形成されており、前記放熱体を前
    記半導体素子内部から外部に露出させることを特徴とす
    る半導体装置。
  2. 【請求項２】半導体基板上に電極膜、配線膜、絶縁膜を
    含む複数の薄膜が形成された半導体素子を有する半導体
    装置において、前記薄膜には前記電極膜または前記配線
    膜または前記基板に達する放熱部形成孔がエッチングに
    より形成されており、前記放熱部形成孔には放熱用膜が
    一体で形成され、前記放熱用膜は電流の経路あるいは電
    荷の蓄積部とはならないことを特徴とする半導体装置。
  3. 【請求項３】請求項２において、前記放熱用膜は、前記
    半導体素子表面から一体に突出して形成されていること
    を特徴とする半導体装置。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3572628B2 (ja) * 1992-06-03 2004-10-06 セイコーエプソン株式会社 半導体装置及びその製造方法
US5652461A (en) * 1992-06-03 1997-07-29 Seiko Epson Corporation Semiconductor device with a convex heat sink
US5793107A (en) * 1993-10-29 1998-08-11 Vlsi Technology, Inc. Polysilicon pillar heat sinks for semiconductor on insulator circuits
JP3362530B2 (ja) * 1993-12-16 2003-01-07 セイコーエプソン株式会社 樹脂封止型半導体装置およびその製造方法
KR100232410B1 (ko) * 1994-05-05 1999-12-01 데이비드 엠 아크터커첸 표면장착 및 플립칩 기술을 이용한 집적회로 및 그 형성방법
US5753529A (en) * 1994-05-05 1998-05-19 Siliconix Incorporated Surface mount and flip chip technology for total integrated circuit isolation
JP3509274B2 (ja) * 1994-07-13 2004-03-22 セイコーエプソン株式会社 樹脂封止型半導体装置およびその製造方法
US5625232A (en) * 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
US5767578A (en) * 1994-10-12 1998-06-16 Siliconix Incorporated Surface mount and flip chip technology with diamond film passivation for total integated circuit isolation
JP3367299B2 (ja) * 1994-11-11 2003-01-14 セイコーエプソン株式会社 樹脂封止型半導体装置およびその製造方法
JP3542677B2 (ja) * 1995-02-27 2004-07-14 セイコーエプソン株式会社 樹脂封止型半導体装置およびその製造方法
JP3309686B2 (ja) * 1995-03-17 2002-07-29 セイコーエプソン株式会社 樹脂封止型半導体装置及びその製造方法
WO1997012397A1 (en) * 1995-09-27 1997-04-03 Texas Instruments Incorporated Microelectronic assemblies including z-axis conductive films
FR2745953A1 (fr) * 1996-03-06 1997-09-12 Siemens Automotive Sa Procede de dissipation de la chaleur emise par une puce electronique, et puce electronique correspondante
US5955781A (en) * 1998-01-13 1999-09-21 International Business Machines Corporation Embedded thermal conductors for semiconductor chips
US6284316B1 (en) 1998-02-25 2001-09-04 Micron Technology, Inc. Chemical vapor deposition of titanium
US6423623B1 (en) * 1998-06-09 2002-07-23 Fairchild Semiconductor Corporation Low Resistance package for semiconductor devices
US6242778B1 (en) * 1998-09-22 2001-06-05 International Business Machines Corporation Cooling method for silicon on insulator devices
US6191944B1 (en) * 1998-11-05 2001-02-20 Electrovac, Fabrikation Elektrotechnischer Spezialartikel Gesellschaft M.B.H. Heat sink for electric and/or electronic devices
US6246583B1 (en) * 1999-03-04 2001-06-12 International Business Machines Corporation Method and apparatus for removing heat from a semiconductor device
JP3446826B2 (ja) * 2000-04-06 2003-09-16 沖電気工業株式会社 半導体装置及びその製造方法
KR100766674B1 (ko) * 2001-11-06 2007-10-15 매그나칩 반도체 유한회사 향상된 다크 전류 특성을 갖는 이미지 센서 및 그 제조방법
JP4303563B2 (ja) * 2003-11-12 2009-07-29 大日本印刷株式会社 電子装置および電子装置の製造方法
KR101044489B1 (ko) * 2003-12-29 2011-06-27 엘지디스플레이 주식회사 대형 폭의 채널을 구비하는 폴리실리콘 액정표시소자 및그 제조방법
US7345364B2 (en) * 2004-02-04 2008-03-18 Agere Systems Inc. Structure and method for improved heat conduction for semiconductor devices
US7290598B2 (en) * 2004-02-26 2007-11-06 University Of Rochester Heat exchange device
US7586191B2 (en) * 2005-08-11 2009-09-08 Hall David R Integrated circuit apparatus with heat spreader
JP2007097002A (ja) * 2005-09-30 2007-04-12 Orion Denki Kk デジタル放送受信装置
WO2007057952A1 (ja) 2005-11-16 2007-05-24 Fujitsu Limited 電子素子、それを有するパッケージ及び電子装置
JP5081578B2 (ja) * 2007-10-25 2012-11-28 ローム株式会社 樹脂封止型半導体装置
DE102008049726B4 (de) * 2008-09-30 2012-02-09 Advanced Micro Devices, Inc. Gestapelte Chipkonfiguration mit stromgespeistem Wärmeübertragungssystem und Verfahren zum Steuern der Temperatur in einem Halbleiterbauelement
SG11201403501PA (en) 2011-12-22 2014-09-26 Shinetsu Chemical Co Composite substrate

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4427993A (en) * 1980-11-21 1984-01-24 General Electric Company Thermal stress relieving bimetallic plate
JPH0831458B2 (ja) * 1987-09-08 1996-03-27 三菱電機株式会社 超電導配線集積回路
JPH01257355A (ja) * 1987-12-14 1989-10-13 Mitsubishi Electric Corp マイクロ波モノリシックｉｃ
JPH01295455A (ja) * 1988-05-24 1989-11-29 Matsushita Electric Ind Co Ltd 半導体積層集積回路素子
JPH0732215B2 (ja) * 1988-10-25 1995-04-10 三菱電機株式会社 半導体装置
US4933743A (en) * 1989-03-11 1990-06-12 Fairchild Semiconductor Corporation High performance interconnect system for an integrated circuit
US5027191A (en) * 1989-05-11 1991-06-25 Westinghouse Electric Corp. Cavity-down chip carrier with pad grid array
US5003429A (en) * 1990-07-09 1991-03-26 International Business Machines Corporation Electronic assembly with enhanced heat sinking
US5113315A (en) * 1990-08-07 1992-05-12 Cirqon Technologies Corporation Heat-conductive metal ceramic composite material panel system for improved heat dissipation

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