JPS59144171A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59144171A JPS59144171A JP1735583A JP1735583A JPS59144171A JP S59144171 A JPS59144171 A JP S59144171A JP 1735583 A JP1735583 A JP 1735583A JP 1735583 A JP1735583 A JP 1735583A JP S59144171 A JPS59144171 A JP S59144171A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（ＩＣ又はＬＳＩ）におけ
る配線構造に関する。
る配線構造に関する。
高集積化したＩＣ等においては、例えば第１図に示すよ
うに半導体素子の形成された基板１上に層間絶縁膜２を
介して多層（同図では２層）にＭ配線３，４を形成する
のが通常となっている。これらＡ４配線はそれぞれに信
号ラインを構成し、一部では配線が重なり合っているが
信号のスイッチ切換えの際に上下の配線３，４０間で雑
音（ノイズ）のやりとり（同図に矢印で示す）が生じ、
回路動作に悪影響を生じるおそれがある。このような信
号のやりとりは使用する信号電流が高周波電流であるほ
ど甚しく、高集積化、高速化しつつあるＩＣ等において
問題となっている。このような雑音のやりとりを防止す
る一つの手段としては、雑音の発生するおそれのある第
１層ＡＡ配線の上を第２層Ａ、ｅ配線が通るのをさける
ようなレイアウトとすることであるが、その場合にどう
してもスペースを宗分に多くとることになりＩＣチップ
サイズが大きくなる結果となった。
うに半導体素子の形成された基板１上に層間絶縁膜２を
介して多層（同図では２層）にＭ配線３，４を形成する
のが通常となっている。これらＡ４配線はそれぞれに信
号ラインを構成し、一部では配線が重なり合っているが
信号のスイッチ切換えの際に上下の配線３，４０間で雑
音（ノイズ）のやりとり（同図に矢印で示す）が生じ、
回路動作に悪影響を生じるおそれがある。このような信
号のやりとりは使用する信号電流が高周波電流であるほ
ど甚しく、高集積化、高速化しつつあるＩＣ等において
問題となっている。このような雑音のやりとりを防止す
る一つの手段としては、雑音の発生するおそれのある第
１層ＡＡ配線の上を第２層Ａ、ｅ配線が通るのをさける
ようなレイアウトとすることであるが、その場合にどう
してもスペースを宗分に多くとることになりＩＣチップ
サイズが大きくなる結果となった。
本発明は上記した多層配線の欠点を取り除くためになさ
れたものであり、その目的はＩＣの集積度を損すること
なくその性能向上に寄与する多層配線構造を得ることに
ある。
れたものであり、その目的はＩＣの集積度を損すること
なくその性能向上に寄与する多層配線構造を得ることに
ある。
上記目的を達成する手段として本発明では、少なくとも
２つの配線の重なる領域の層間絶縁膜は２枚の絶縁膜の
間に第３の配線を介挿したものであるとともに、この第
３の配線は低電位に接続されているものであり、そのよ
うにして第３の配線によるシールド効果で上下の配線間
の雑音信号のやりとりを解消しようとするものである。
２つの配線の重なる領域の層間絶縁膜は２枚の絶縁膜の
間に第３の配線を介挿したものであるとともに、この第
３の配線は低電位に接続されているものであり、そのよ
うにして第３の配線によるシールド効果で上下の配線間
の雑音信号のやりとりを解消しようとするものである。
第２図は本発明によるＩＣの一実施例を示すものである
。
。
同図において、１は基体となるｎ型Ｓｉ層で、このｎ型
Ｓｉ層１はｐ型基板（サブストレート）５上にｎ＋型埋
込層６を介して形成され選択的低温酸化処理により形成
した厚い酸化膜７及びその直下に埋め込んだｐ型層８に
よって半導体の島領域を構成する。この一つの島領域の
表面に例えばｐ型拡散によるベース９、ｎ＋型−拡散に
よるエミッタ１０及びコレクタ１１の各領域が形成され
、それぞれの領域に抵抗接触する第１層Ａ４配線３が設
けられる。第１層Ａ４配線３の上には層間絶縁膜２を介
して第２層Ａ４配線４が形成され、層間絶縁膜の一部に
あけたスルーホールを通じて上下のＡ！配線が接続され
る。上記層間絶縁膜２は例えばｅＶＤ、（気相化学析出
）法によるＰＳＧ（リン・シリフート・ガラス）又はプ
ラズマ法によるＳｉ３Ｎ、（シリコンナイトライド）等
からなり、一部で第３のＡａ配線１２を介挿した２層（
２ａ。
Ｓｉ層１はｐ型基板（サブストレート）５上にｎ＋型埋
込層６を介して形成され選択的低温酸化処理により形成
した厚い酸化膜７及びその直下に埋め込んだｐ型層８に
よって半導体の島領域を構成する。この一つの島領域の
表面に例えばｐ型拡散によるベース９、ｎ＋型−拡散に
よるエミッタ１０及びコレクタ１１の各領域が形成され
、それぞれの領域に抵抗接触する第１層Ａ４配線３が設
けられる。第１層Ａ４配線３の上には層間絶縁膜２を介
して第２層Ａ４配線４が形成され、層間絶縁膜の一部に
あけたスルーホールを通じて上下のＡ！配線が接続され
る。上記層間絶縁膜２は例えばｅＶＤ、（気相化学析出
）法によるＰＳＧ（リン・シリフート・ガラス）又はプ
ラズマ法によるＳｉ３Ｎ、（シリコンナイトライド）等
からなり、一部で第３のＡａ配線１２を介挿した２層（
２ａ。
２ｂ）の構造となっている。この第３のＡ／ＩＩ配線１
２はＧＮＤ （接地電位）又は低電位に接続されている
ことにより、上下の配線３，４に対してシールド効果を
生じ、その間の信号のやりとりによるノイズの発生を防
止できる。このような多層配線構造によれば第１層配線
に対して第２層配線のレイアウトを自由に選ぶことがで
き、チップサイズが大きくなるおそれなく、ＩＣの性能
向上に寄与する。
２はＧＮＤ （接地電位）又は低電位に接続されている
ことにより、上下の配線３，４に対してシールド効果を
生じ、その間の信号のやりとりによるノイズの発生を防
止できる。このような多層配線構造によれば第１層配線
に対して第２層配線のレイアウトを自由に選ぶことがで
き、チップサイズが大きくなるおそれなく、ＩＣの性能
向上に寄与する。
本発明は前記実施例に限定されるものでない。
例えば第３の配線を有する層間絶縁膜は第３図に示され
るように全面にわたって形成してもよい。
るように全面にわたって形成してもよい。
２層配線のうち、一方（下層）の配線は低比抵抗多結晶
シリコン配線あるいはＭｏ等の金属を用いたものであっ
てもよい。
シリコン配線あるいはＭｏ等の金属を用いたものであっ
てもよい。
ＩＣの実装密度を向上する目的で３層の配線構造とする
場合、中間層の配線の一部をそのまま層間絶縁膜内の配
線（第３の配線）として用いればプロセスを変更するこ
となく実現できる。なお、第１層（下層）の配線が接地
電位又は低電位に接続されている場合は、眉間絶縁膜内
の配線をそれに接続するとよい。
場合、中間層の配線の一部をそのまま層間絶縁膜内の配
線（第３の配線）として用いればプロセスを変更するこ
となく実現できる。なお、第１層（下層）の配線が接地
電位又は低電位に接続されている場合は、眉間絶縁膜内
の配線をそれに接続するとよい。
本発明はＩＣ全般に適用できるがバイポーラＩＣの場合
は特に有効である。
は特に有効である。
第１図は２層配線を有する半導体装置の一例を示す縦断
面図である。 第２図は本発明による多層配線半導体装置の一実施例を
示す縦断面図である。 第３図は本発明による多層配線半導体装置の他の一実施
例を示す斜面図である。 １・・・半導体基体、２・・・層間絶縁膜、３・・・第
１層配線、４・・・第２層配線、１２・・・第３の配線
。 第 １ 図 第 ２ 図 第 ３ 図
面図である。 第２図は本発明による多層配線半導体装置の一実施例を
示す縦断面図である。 第３図は本発明による多層配線半導体装置の他の一実施
例を示す斜面図である。 １・・・半導体基体、２・・・層間絶縁膜、３・・・第
１層配線、４・・・第２層配線、１２・・・第３の配線
。 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- １、半導体素子の形成された基板と、上記基板上に形成
された第１層配線と、第１層配線の上に層間絶縁膜を介
して形成された第２層配線とを有する半導体集積回路装
置において、少なくとも上記２つの配線の重なる領域の
層間絶縁膜は２枚の絶縁膜の間に第３の配線が介挿され
ているとともにこの第３の配線は低電位に接続されてい
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1735583A JPS59144171A (ja) | 1983-02-07 | 1983-02-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1735583A JPS59144171A (ja) | 1983-02-07 | 1983-02-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59144171A true JPS59144171A (ja) | 1984-08-18 |
Family
ID=11941735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1735583A Pending JPS59144171A (ja) | 1983-02-07 | 1983-02-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144171A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203351A (ja) * | 1986-03-03 | 1987-09-08 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路の配線方法 |
| JPS6354748A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | 半導体集積回路装置 |
| JPS6390842A (ja) * | 1986-10-03 | 1988-04-21 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5270568A (en) * | 1990-06-12 | 1993-12-14 | Mitsubishi Denki Kabushiki Kaisha | Structure for preventing electric field concentration in semiconductor device |
| US5309015A (en) * | 1991-11-14 | 1994-05-03 | Hitachi, Ltd. | Clock wiring and semiconductor integrated circuit device having the same |
| US5345105A (en) * | 1992-02-03 | 1994-09-06 | Motorola, Inc. | Structure for shielding conductors |
| EP1403213A2 (en) * | 2002-09-30 | 2004-03-31 | PTS Corporation | Floating entrance guard for preventing electrical short circuits |
-
1983
- 1983-02-07 JP JP1735583A patent/JPS59144171A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203351A (ja) * | 1986-03-03 | 1987-09-08 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路の配線方法 |
| JPS6354748A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | 半導体集積回路装置 |
| JPS6390842A (ja) * | 1986-10-03 | 1988-04-21 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5270568A (en) * | 1990-06-12 | 1993-12-14 | Mitsubishi Denki Kabushiki Kaisha | Structure for preventing electric field concentration in semiconductor device |
| US5309015A (en) * | 1991-11-14 | 1994-05-03 | Hitachi, Ltd. | Clock wiring and semiconductor integrated circuit device having the same |
| US5345105A (en) * | 1992-02-03 | 1994-09-06 | Motorola, Inc. | Structure for shielding conductors |
| EP1403213A2 (en) * | 2002-09-30 | 2004-03-31 | PTS Corporation | Floating entrance guard for preventing electrical short circuits |
| EP1403213A3 (en) * | 2002-09-30 | 2005-09-28 | PTS Corporation | Floating entrance guard for preventing electrical short circuits |
| CN1315152C (zh) * | 2002-09-30 | 2007-05-09 | Pts公司 | 用于防止电路短路的浮动入口防护装置及方法 |
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