JP2765871B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2765871B2 JP2765871B2 JP23642588A JP23642588A JP2765871B2 JP 2765871 B2 JP2765871 B2 JP 2765871B2 JP 23642588 A JP23642588 A JP 23642588A JP 23642588 A JP23642588 A JP 23642588A JP 2765871 B2 JP2765871 B2 JP 2765871B2
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- Japan
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- conductive layer
- insulating film
- layer
- mos capacitor
- wiring
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、MOS容量を備え
た半導体装置に適用して有効な技術に関するものであ
る。
た半導体装置に適用して有効な技術に関するものであ
る。
論理LSIの現状と動向については、例えば株式会社オ
ーム社、昭和59年11月30日発行、「LSIハンドブック」P
451〜P484に詳細な記載がある。
ーム社、昭和59年11月30日発行、「LSIハンドブック」P
451〜P484に詳細な記載がある。
従来より、バイポーラ形の高速論理LSIは、例えばECL
（Emitter Coupled Logic）などのように、トランジス
タと抵抗とを用いて論理回路を構成したものが主流とな
っている。しかし近年、高速コンピュータなどの分野に
おいては、トランジスタと抵抗とコンデンサとを用いて
論理回路を構成する、例えばVTLなどの論理LSIが採用さ
れるようになった。
（Emitter Coupled Logic）などのように、トランジス
タと抵抗とを用いて論理回路を構成したものが主流とな
っている。しかし近年、高速コンピュータなどの分野に
おいては、トランジスタと抵抗とコンデンサとを用いて
論理回路を構成する、例えばVTLなどの論理LSIが採用さ
れるようになった。
上記VTL回路を構成するコンデンサとしては、MOS容量
が用いられる。このMOS容量は、半導体基板に形成され
た絶縁膜と、この絶縁膜上に形成された導電層からなる
上部電極と、この絶縁膜の下方に形成された拡散層から
なる下部電極とで構成され、大容量が得られるよう、通
常、トランジスタの数十〜数百倍の大面積となってい
る。また、このMOS容量の上部電極には、アルミニウム
（Al）が用いられ、通常、論理LSIを構成するAl配線と
同一のマスク工程で作成される。
が用いられる。このMOS容量は、半導体基板に形成され
た絶縁膜と、この絶縁膜上に形成された導電層からなる
上部電極と、この絶縁膜の下方に形成された拡散層から
なる下部電極とで構成され、大容量が得られるよう、通
常、トランジスタの数十〜数百倍の大面積となってい
る。また、このMOS容量の上部電極には、アルミニウム
（Al）が用いられ、通常、論理LSIを構成するAl配線と
同一のマスク工程で作成される。
一方、半導体装置の高密度化、高集積化に伴い、配線
設計の自由度の増大や配線遅延の低減などを目的とする
配線の多層化が必須の技術となり、上記したバイポーラ
論理LSIでは、例えばAl4層配線などの多層配線が実現さ
れている。
設計の自由度の増大や配線遅延の低減などを目的とする
配線の多層化が必須の技術となり、上記したバイポーラ
論理LSIでは、例えばAl4層配線などの多層配線が実現さ
れている。
配線の多層化を実現する際の課題の一つは、下地段差
の急峻化に起因する配線の断線を回避することにあり、
その対策として、バイアススパッタやSOG（Spin On Gla
ss）などによる層間絶縁膜の平坦化が不可欠となってい
る。
の急峻化に起因する配線の断線を回避することにあり、
その対策として、バイアススパッタやSOG（Spin On Gla
ss）などによる層間絶縁膜の平坦化が不可欠となってい
る。
本発明者の検討によれば、上記MOS容量を備えたバイ
ポーラ論理LSIには、下記のような問題がある。
ポーラ論理LSIには、下記のような問題がある。
すなわち、MOS容量の上部電極は、前記のように、Al
配線材料を用いて作成されるが、一般にバイポーラ論理
LSIは、配線遅延の防止やエレクトロマイグレーション
耐性の見地から、Al配線の膜厚が大きい。
配線材料を用いて作成されるが、一般にバイポーラ論理
LSIは、配線遅延の防止やエレクトロマイグレーション
耐性の見地から、Al配線の膜厚が大きい。
ところが、このような膜厚の大きいAl配線材料で大面
積の電極を形成すると、この電極上に被着された層間絶
縁膜を平坦化することが極めて困難となり、MOS容量の
上方とその周囲とで層間絶縁膜に大きな段差が生じてし
まう。その結果、この段差上に配設されるAl配設の信頼
性が大幅に低下するという問題が発生する。
積の電極を形成すると、この電極上に被着された層間絶
縁膜を平坦化することが極めて困難となり、MOS容量の
上方とその周囲とで層間絶縁膜に大きな段差が生じてし
まう。その結果、この段差上に配設されるAl配設の信頼
性が大幅に低下するという問題が発生する。
本発明は、上記した問題点に着目してなされたもので
あり、その目的は、大面積のMOS容量の上に被着される
層間絶縁膜を平坦化することのできる技術を提供するこ
とにある。
あり、その目的は、大面積のMOS容量の上に被着される
層間絶縁膜を平坦化することのできる技術を提供するこ
とにある。
本発明の前記並びにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、次のとおりである。
概要を簡単に説明すれば、次のとおりである。
すなわち、請求項１記載の発明は、MOS容量の上部電
極を構成する導電層を、薄い下部導電層と、くし歯状に
パターニングされた厚い上部導電層とで構成した半導体
装置である。
極を構成する導電層を、薄い下部導電層と、くし歯状に
パターニングされた厚い上部導電層とで構成した半導体
装置である。
MOS容量の上部電極を構成する導電層を下部導電層と
上部導電層との二層構造にしたとき、実効的な電極とし
て機能するのは、下部導電層であり、上部導電層は、こ
の下部導電層に給電する配線として機能する。従って、
下部導電層の表面全域に上部導電層が形成されていなく
とも、MOS容量の機能に支障はない。
上部導電層との二層構造にしたとき、実効的な電極とし
て機能するのは、下部導電層であり、上部導電層は、こ
の下部導電層に給電する配線として機能する。従って、
下部導電層の表面全域に上部導電層が形成されていなく
とも、MOS容量の機能に支障はない。
本発明によれば、上部導電層をくし歯状にパターニン
グしたことにより、大面積のMOS容量の上に被着される
層間絶縁膜の平坦化を容易に行うことができる。
グしたことにより、大面積のMOS容量の上に被着される
層間絶縁膜の平坦化を容易に行うことができる。
また、下部導電層を薄くしたことにより、MOS容量の
上方とその周囲とで層間絶縁膜に大きな段差が生じるの
を防止することができる。
上方とその周囲とで層間絶縁膜に大きな段差が生じるの
を防止することができる。
第１図は、本発明の一実施例である半導体装置に形成
されたMOS容量の上部電極を示す半導体基板の要部平面
図、第２図は、この半導体装置の要部断面図である。
されたMOS容量の上部電極を示す半導体基板の要部平面
図、第２図は、この半導体装置の要部断面図である。
本実施例の半導体装置は、MOS容量を備えたバイポー
ラゲートアレイである。
ラゲートアレイである。
第２図に示すように、例えばｐ形シリコン単結晶から
なる半導体基板１のトランジスタ形成領域Ａには、例え
ばn+形の埋込み層２が形成されている。この埋込み層２
の上層には、例えばｎ形シリコンからなるエピタキシャ
ル層３が形成されている。このエピタキシャル層３の所
定箇所には、例えばSiO2からなるフィールド絶縁層４が
形成され、これにより、素子間および素子内が分離され
ている。このフィールド絶縁膜４の下方には、例えばp+
形のチャネルストッパ層５が形成されている。
なる半導体基板１のトランジスタ形成領域Ａには、例え
ばn+形の埋込み層２が形成されている。この埋込み層２
の上層には、例えばｎ形シリコンからなるエピタキシャ
ル層３が形成されている。このエピタキシャル層３の所
定箇所には、例えばSiO2からなるフィールド絶縁層４が
形成され、これにより、素子間および素子内が分離され
ている。このフィールド絶縁膜４の下方には、例えばp+
形のチャネルストッパ層５が形成されている。
フィールド絶縁膜４で囲まれた領域のエピタキシャル
層３中には、例えばｐ形の真性ベース領域６と、例えば
p+形のグラフトベース領域７とが形成され、真性ベース
領域６中には、例えばn+形のエミッタ領域８が形成され
ている。
層３中には、例えばｐ形の真性ベース領域６と、例えば
p+形のグラフトベース領域７とが形成され、真性ベース
領域６中には、例えばn+形のエミッタ領域８が形成され
ている。
そして、このエミッタ領域８と、真性ベース領域６
と、真性ベース領域６の下方におけるエピタキシャル層
３および埋込み層２からなるコレクタ領域とによって、
npn形バイポーラトランジスタが構成されている。
と、真性ベース領域６の下方におけるエピタキシャル層
３および埋込み層２からなるコレクタ領域とによって、
npn形バイポーラトランジスタが構成されている。
埋込み層２の一部には、例えばn+形のコレクタ取り出
し領域９が接続されている。
し領域９が接続されている。
フィールド絶縁膜４に連なって形成された、例えばSi
O2からなる絶縁膜10には、前記グラフトベース領域７、
エミッタ領域８およびコレクタ取り出し領域９に対応し
てそれぞれコンタクトホール11a〜11cが開孔されてい
る。
O2からなる絶縁膜10には、前記グラフトベース領域７、
エミッタ領域８およびコレクタ取り出し領域９に対応し
てそれぞれコンタクトホール11a〜11cが開孔されてい
る。
そして、コンタクトホール11aを介してグラフトベー
ス領域７に、例えばポリシリコン膜からなるベース引き
出し電極12が接続され、また、コンタクトホール11bを
介してエミッタ領域８上に、例えばポリシリコンからな
るエミッタ電極13が形成されている。
ス領域７に、例えばポリシリコン膜からなるベース引き
出し電極12が接続され、また、コンタクトホール11bを
介してエミッタ領域８上に、例えばポリシリコンからな
るエミッタ電極13が形成されている。
14,15は、例えばSiO2からなる絶縁膜であり、その上
層には、例えばAl−Si−Cu合金からなる第１層Al配線16
a〜16dが形成されている。このうち、Al配線16aは、絶
縁膜15に開孔されたスルーホール17aを介してベース引
き出し電極12に、Al配線16bは、スルーホール17bを介し
てエミッタ電極13に、Al配線16cは、スルーホール17cお
よび前記コンタクトホール11cを介してコレクタ取り出
し領域９にそれぞれ接続されている。
層には、例えばAl−Si−Cu合金からなる第１層Al配線16
a〜16dが形成されている。このうち、Al配線16aは、絶
縁膜15に開孔されたスルーホール17aを介してベース引
き出し電極12に、Al配線16bは、スルーホール17bを介し
てエミッタ電極13に、Al配線16cは、スルーホール17cお
よび前記コンタクトホール11cを介してコレクタ取り出
し領域９にそれぞれ接続されている。
第１層Al配線16a〜16dの上層には、例えばバイアスス
パッタで被着したSiO2からなる層間絶縁膜18が形成され
ている。
パッタで被着したSiO2からなる層間絶縁膜18が形成され
ている。
一方、上記トランジスタ形成領域Ａの近傍のコンデン
サ形成領域Ｂには、MOS容量19が形成されている。このM
OS容量19の下部電極は、半導体基板１に形成された、例
えばn+形の拡散層20であり、例えば前記トランジスタの
コレクタ取り出し領域９と同一の工程で作成されたもの
である。
サ形成領域Ｂには、MOS容量19が形成されている。このM
OS容量19の下部電極は、半導体基板１に形成された、例
えばn+形の拡散層20であり、例えば前記トランジスタの
コレクタ取り出し領域９と同一の工程で作成されたもの
である。
この拡散層20の上層には、例えばSiO2からなる絶縁膜
21が形成され、さらにその上層には、MOS容量19の上部
電極である導電層22が形成されている。
21が形成され、さらにその上層には、MOS容量19の上部
電極である導電層22が形成されている。
この導電層22は、薄い膜厚の下部導電層22aと、前記
第１層Al配線16a〜16dと同じ膜厚の上部導電層22bとの
二層構造になっている。下部導電層22aは、例えば膜厚
が2000〜3000Å程度のポリシリコンからなり、例えば前
記トランジスタのベース引き出し電極12またはエミッタ
電極13用のポリシリコンで作成されたものである。
第１層Al配線16a〜16dと同じ膜厚の上部導電層22bとの
二層構造になっている。下部導電層22aは、例えば膜厚
が2000〜3000Å程度のポリシリコンからなり、例えば前
記トランジスタのベース引き出し電極12またはエミッタ
電極13用のポリシリコンで作成されたものである。
下部導電層22aの上層に形成された上部導電層22bは、
例えば膜厚が１μｍ程度のAl−Si−Cu合金からなり、第
１層Al配線16a〜16dと同一の工程で作成されたものであ
る。
例えば膜厚が１μｍ程度のAl−Si−Cu合金からなり、第
１層Al配線16a〜16dと同一の工程で作成されたものであ
る。
第１図に示すように、下部導電層22aは、その形状が
矩形となるようにパターニングされ、一辺の長さが、例
えば数十μｍの大面積となっている。一方、上部導電層
22bは、その形状がくし歯状となるようにパターニング
され、その線幅は、例えば前記第１層Al配線16a〜16dと
同じ数μｍであり、スペースも同じく数μｍである。
矩形となるようにパターニングされ、一辺の長さが、例
えば数十μｍの大面積となっている。一方、上部導電層
22bは、その形状がくし歯状となるようにパターニング
され、その線幅は、例えば前記第１層Al配線16a〜16dと
同じ数μｍであり、スペースも同じく数μｍである。
上記のように、MOS容量19の上部電極を構成する導電
層22が下部導電層22aと上部導電層22bとの二層で構成さ
れている場合、実効的な上部電極として機能するのは、
下部導電層22aである。すなわち、上部導電層22bは、こ
の下部導電層22aに給電する配線として機能するに過ぎ
ないため、本実施例のように、下部導電層22aの表面全
域に上部導電層22bが形成されていなくとも、充分な容
量を得ることができる。
層22が下部導電層22aと上部導電層22bとの二層で構成さ
れている場合、実効的な上部電極として機能するのは、
下部導電層22aである。すなわち、上部導電層22bは、こ
の下部導電層22aに給電する配線として機能するに過ぎ
ないため、本実施例のように、下部導電層22aの表面全
域に上部導電層22bが形成されていなくとも、充分な容
量を得ることができる。
そして、本実施例によれば、上部導電層22bをくし歯
状にパターニングしたことにより、大面積のMOS容量19
の上に被着される層間絶縁膜18の平坦化を容易に行うこ
とができる。
状にパターニングしたことにより、大面積のMOS容量19
の上に被着される層間絶縁膜18の平坦化を容易に行うこ
とができる。
すなわち、従来のMOS容量のように、Al導電層が大面
積を占めている場合には、層間絶縁膜18を、例えばバイ
アススパッタで被着した際、導電層の上方の層間絶縁膜
に段差が残ってしまうが、本実施例のように、上部導電
層22bがくし歯状にパターニングされている場合には、
各パターニングの上方の層間絶縁膜18に段差が残らない
ため、MOS容量19の上方領域の層間絶縁膜18をほぼ完全
に平坦化することができる。
積を占めている場合には、層間絶縁膜18を、例えばバイ
アススパッタで被着した際、導電層の上方の層間絶縁膜
に段差が残ってしまうが、本実施例のように、上部導電
層22bがくし歯状にパターニングされている場合には、
各パターニングの上方の層間絶縁膜18に段差が残らない
ため、MOS容量19の上方領域の層間絶縁膜18をほぼ完全
に平坦化することができる。
また、下部導電層22aが極めて薄いため、MOS容量19の
上方領域とその周囲とで層間絶縁膜18に大きな段差が生
じることもない。
上方領域とその周囲とで層間絶縁膜18に大きな段差が生
じることもない。
このように、本実施例によれば、MOS容量19の上方領
域の層間絶縁膜18をほぼ完全に平坦化することができる
ため、この層間絶縁膜18の上層に配設されるAl配線（図
示せず）の断線を確実に防止することができ、これによ
り、MOS容量19を備えたバイポーラゲートアレイの信頼
性を向上させることができる。
域の層間絶縁膜18をほぼ完全に平坦化することができる
ため、この層間絶縁膜18の上層に配設されるAl配線（図
示せず）の断線を確実に防止することができ、これによ
り、MOS容量19を備えたバイポーラゲートアレイの信頼
性を向上させることができる。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
上部導電層は、例えば第３図に示すようなパターンで
あってもよく、要は、微細な線幅を有する複数のパター
ンが微細なピッチで離間配設されたものであれば、本発
明の目的を達成することができる。
あってもよく、要は、微細な線幅を有する複数のパター
ンが微細なピッチで離間配設されたものであれば、本発
明の目的を達成することができる。
下部導電層は、ポリシリコンに限定されるものではな
く、例えばシリサイドを用いてもよい。また、第１層Al
配線の下層に、例えばTiN（チタンナイトライド）など
のバリヤメタルを敷くような場合には、このバリヤメタ
ルで下部導電層を形成することもできる。
く、例えばシリサイドを用いてもよい。また、第１層Al
配線の下層に、例えばTiN（チタンナイトライド）など
のバリヤメタルを敷くような場合には、このバリヤメタ
ルで下部導電層を形成することもできる。
さらに、MOS容量の上の層間絶縁膜を、例えばTEOS（t
etraethylorthosilicate）などのような段差被覆性の良
好な反応ガスを用いたCVDで被着することもできる。
etraethylorthosilicate）などのような段差被覆性の良
好な反応ガスを用いたCVDで被着することもできる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるバイポーラ論理LS
Iに適用した場合について説明したが、本発明は、これ
に限定されるものではなく、大面積のMOS容量を備えた
他の半導体装置にも適用することができる。
明をその背景となった利用分野であるバイポーラ論理LS
Iに適用した場合について説明したが、本発明は、これ
に限定されるものではなく、大面積のMOS容量を備えた
他の半導体装置にも適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、MOS容量の上部電極を構成する導電層を、
薄い下部導電層と、くし歯状のパターニングされた厚い
上部導電層とで構成することにより、このMOS容量の上
に被着される層間絶縁膜を平坦化することができる。
薄い下部導電層と、くし歯状のパターニングされた厚い
上部導電層とで構成することにより、このMOS容量の上
に被着される層間絶縁膜を平坦化することができる。
第１図は、本発明の一実施例である半導体装置に形成さ
れたMOS容量の上部電極を示す半導体基板の要部平面
図、 第２図は、この半導体装置の要部断面図、 第３図は、本発明の他の実施例である半導体装置に形成
されたMOS容量の上部電極を示す半導体基板の要部平面
図である。 １……半導体基板、２……埋込み層、３……エピタキシ
ャル層、４……フィールド絶縁膜、５……チャネルスト
ッパ層、６……真性ベース領域、７……グラフトベース
領域、８……エミッタ領域、９……コレクタ取り出し領
域、10,14,15,21……絶縁膜、11a〜11c……コンタクト
ホール、12……ベース引き出し電極、13……エミッタ電
極、16a〜16d……第１層Al配線、17a〜17c……スルーホ
ール、18……層間絶縁膜、19……MOS容量、20……拡散
層（下部電極）、22……導電層（上部電極）、22a……
下部導電層、22b……上部導電層、Ａ……トランジスタ
形成領域、Ｂ……コンデンサ形成領域。
れたMOS容量の上部電極を示す半導体基板の要部平面
図、 第２図は、この半導体装置の要部断面図、 第３図は、本発明の他の実施例である半導体装置に形成
されたMOS容量の上部電極を示す半導体基板の要部平面
図である。 １……半導体基板、２……埋込み層、３……エピタキシ
ャル層、４……フィールド絶縁膜、５……チャネルスト
ッパ層、６……真性ベース領域、７……グラフトベース
領域、８……エミッタ領域、９……コレクタ取り出し領
域、10,14,15,21……絶縁膜、11a〜11c……コンタクト
ホール、12……ベース引き出し電極、13……エミッタ電
極、16a〜16d……第１層Al配線、17a〜17c……スルーホ
ール、18……層間絶縁膜、19……MOS容量、20……拡散
層（下部電極）、22……導電層（上部電極）、22a……
下部導電層、22b……上部導電層、Ａ……トランジスタ
形成領域、Ｂ……コンデンサ形成領域。
Claims (2)
- 【請求項１】半導体基体主面上に形成された容量部のた
めの第１の絶縁膜と、前記第１の絶縁膜上に形成された
容量部のための上方電極と、前記上方電極を覆うように
形成された第２の絶縁膜とを有し、前記上方電極は前記
第１の絶縁膜に接する下部導電層と該下部導電層に接し
且つ所定の線幅で且つ所定ピッチで配設された上部導電
層とから成り、前記下部導電層は前記上部導電層より薄
く形成されていることを特徴とする半導体装置。 - 【請求項２】前記下部導電層は多結晶シリコンまたはシ
リサイドからなり、前記上部導電層はアルミニウムから
なることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642588A JP2765871B2 (ja) | 1988-09-22 | 1988-09-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642588A JP2765871B2 (ja) | 1988-09-22 | 1988-09-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0286160A JPH0286160A (ja) | 1990-03-27 |
| JP2765871B2 true JP2765871B2 (ja) | 1998-06-18 |
Family
ID=17000565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23642588A Expired - Lifetime JP2765871B2 (ja) | 1988-09-22 | 1988-09-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765871B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625006B1 (en) | 2000-09-05 | 2003-09-23 | Marvell International, Ltd. | Fringing capacitor structure |
| US6974744B1 (en) | 2000-09-05 | 2005-12-13 | Marvell International Ltd. | Fringing capacitor structure |
| US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
| JP4641396B2 (ja) * | 2004-09-02 | 2011-03-02 | Ｏｋｉセミコンダクタ株式会社 | 薄膜コンデンサとその製造方法 |
| WO2008038343A1 (fr) | 2006-09-27 | 2008-04-03 | Fujitsu Microelectronics Limited | Dispositif à semi-conducteur doté d'un condensateur et son procédé de fabrication |
-
1988
- 1988-09-22 JP JP23642588A patent/JP2765871B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0286160A (ja) | 1990-03-27 |
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