JP3343251B2 - プログラム可能な相互接続構造とプログラム可能な集積回路及びその製造方法 - Google Patents
プログラム可能な相互接続構造とプログラム可能な集積回路及びその製造方法Info
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Description
【発明の詳細な説明】 発明の背景 産業上の利用分野 本発明は、プログラム可能な集積回路構造及びその製
造方法に関し、特にアモルファスシリコンアンチヒュー
ズ及びアンチヒューズを組み入れた回路及びラウティン
グ構造、及びそれらの製造方法に関する。
造方法に関し、特にアモルファスシリコンアンチヒュー
ズ及びアンチヒューズを組み入れた回路及びラウティン
グ構造、及びそれらの製造方法に関する。
従来技術 プログラム可能な半導体デバイスは、プログラム可能
な読み出し専用メモリ（“PROMS"）、プログラム可能な
論理デバイス（“PLDs"）、及びプログラム可能なゲー
トアレイを含む。これらのデバイスの１個または複数に
適したプログラム可能な要素は、ヒューズまたはアンチ
ヒューズを含む。
な読み出し専用メモリ（“PROMS"）、プログラム可能な
論理デバイス（“PLDs"）、及びプログラム可能なゲー
トアレイを含む。これらのデバイスの１個または複数に
適したプログラム可能な要素は、ヒューズまたはアンチ
ヒューズを含む。
ヒューズは、第１端子と第２端子とを電気的に接続す
る構造を有するが、その端子間に充分な電流を流すこと
によってプログラムされたとき、前記第１端子を前記第
２端子から電気的に遮断する。
る構造を有するが、その端子間に充分な電流を流すこと
によってプログラムされたとき、前記第１端子を前記第
２端子から電気的に遮断する。
アンチヒューズは、プログラムされていないときに、
その第１端子と第２端子とが電気的に接続されておら
ず、第１端子及び第２端子の間に充分な電圧を加えるこ
とによってプログラムされたとき、第１端子及び第２端
子は電気的に接続されることになる。ある型式のアンチ
ヒューズは、加熱されたときに導電性のポリシリコンを
形成するアモルファスシリコンからなる。
その第１端子と第２端子とが電気的に接続されておら
ず、第１端子及び第２端子の間に充分な電圧を加えるこ
とによってプログラムされたとき、第１端子及び第２端
子は電気的に接続されることになる。ある型式のアンチ
ヒューズは、加熱されたときに導電性のポリシリコンを
形成するアモルファスシリコンからなる。
第１図は、CMOS回路のためのアンチヒューズ技術の例
を示したものである。アンチヒューズ10a及び10bは、次
のプロセス過程を用いて形成された酸化膜16の上のシリ
コン半導体基層14上のアンチヒューズのアレイの一部で
ある。チタン−タングステンからなる第１層18は、基層
14の主面上及び、第１金属デポジション過程までの過程
を有する標準的なCMOSプロセスによって基層14の上に形
成された１個または複数の回路要素（図示されていな
い）の上に堆積されている。第１チタン−タングステン
層18は２つの働きをする。第１には、アンチヒューズ10
が形成される間、CMOSトランジスタ（図示されていな
い）のための保護用被膜として働き、第２には、アンチ
ヒューズ10の底部電極を提供する。第１チタン−タング
ステン層18の一部はマスクされ、そして第１チタン−タ
ングステン層18の最初のエッチングが実施され、保護用
被膜及び底部電極が画定される。
を示したものである。アンチヒューズ10a及び10bは、次
のプロセス過程を用いて形成された酸化膜16の上のシリ
コン半導体基層14上のアンチヒューズのアレイの一部で
ある。チタン−タングステンからなる第１層18は、基層
14の主面上及び、第１金属デポジション過程までの過程
を有する標準的なCMOSプロセスによって基層14の上に形
成された１個または複数の回路要素（図示されていな
い）の上に堆積されている。第１チタン−タングステン
層18は２つの働きをする。第１には、アンチヒューズ10
が形成される間、CMOSトランジスタ（図示されていな
い）のための保護用被膜として働き、第２には、アンチ
ヒューズ10の底部電極を提供する。第１チタン−タング
ステン層18の一部はマスクされ、そして第１チタン−タ
ングステン層18の最初のエッチングが実施され、保護用
被膜及び底部電極が画定される。
2000オングストロームの酸化膜などの絶縁材料層20
は、第１チタン−タングステン層18の上に形成され、次
にマスクされそしてアンチヒューズの通路22a及び22bを
画定するべくエッチングされる。次に、絶縁材料層20
は、CMOS回路要素を被覆しかつ保護する第１チタン−タ
ングステン層18の部分の上から除去される。
は、第１チタン−タングステン層18の上に形成され、次
にマスクされそしてアンチヒューズの通路22a及び22bを
画定するべくエッチングされる。次に、絶縁材料層20
は、CMOS回路要素を被覆しかつ保護する第１チタン−タ
ングステン層18の部分の上から除去される。
次に、1500オングストロームのアモルファスシリコン
層25が、基層14の上に堆積される。続いて、第２チタン
−タングステン層26が、アモルファスシリコン層25の上
に堆積される。この２つの層はマスクされ、そして符号
10a及び10bによって示されるアンチヒューズのアレイを
画定するべくエッチングされる。
層25が、基層14の上に堆積される。続いて、第２チタン
−タングステン層26が、アモルファスシリコン層25の上
に堆積される。この２つの層はマスクされ、そして符号
10a及び10bによって示されるアンチヒューズのアレイを
画定するべくエッチングされる。
次に基層14がマスクされ、第１チタン−タングステン
層18の２番目のエッチングが実施され、CMOS回路要素の
保護用被膜として働く第１チタン−タングステン層18の
一部を除去する。
層18の２番目のエッチングが実施され、CMOS回路要素の
保護用被膜として働く第１チタン−タングステン層18の
一部を除去する。
次に、集積回路要素のための第１金属化過程が実施さ
れるとき、第１金属アルミニウム27が、各々のアンチヒ
ューズ構造10のための第２チタン−タングステン層26の
上に形成される。金属層26及び27は、アンチヒューズ10
の上部電極を提供する。
れるとき、第１金属アルミニウム27が、各々のアンチヒ
ューズ構造10のための第２チタン−タングステン層26の
上に形成される。金属層26及び27は、アンチヒューズ10
の上部電極を提供する。
標準的な金属間絶縁層28がウエハ上に形成される。通
路29のような通路が、絶縁層28及び20を通して、第１チ
タン−タングステン層18までエッチングされる。アルミ
ニウムからなる第２金属導体30が、絶縁層28の上及び通
路29の中に形成される。導体30の通路29内の部分は、底
部電極18と第２金属30との間の接続を提供し、アンチヒ
ューズ10との接続抵抗を減少させる。このアンチヒュー
ズ構造は、1990年４月３日にGordon等に付与された米国
特許第4,914,055号の明細書に詳しく記載されている。
路29のような通路が、絶縁層28及び20を通して、第１チ
タン−タングステン層18までエッチングされる。アルミ
ニウムからなる第２金属導体30が、絶縁層28の上及び通
路29の中に形成される。導体30の通路29内の部分は、底
部電極18と第２金属30との間の接続を提供し、アンチヒ
ューズ10との接続抵抗を減少させる。このアンチヒュー
ズ構造は、1990年４月３日にGordon等に付与された米国
特許第4,914,055号の明細書に詳しく記載されている。
金属が通路を通して堆積されるときに、良好なステッ
プの被覆を提供することが望まれている。更に、製造中
の高い温度から構成要素を保護することもまた望まれて
いる。更に、エッチング過程の数をできるだけ減少させ
ることが望まれている。更に、回路の動作速度を増加さ
せるために、回路の静電容量を減少させることも望まれ
る。
プの被覆を提供することが望まれている。更に、製造中
の高い温度から構成要素を保護することもまた望まれて
いる。更に、エッチング過程の数をできるだけ減少させ
ることが望まれている。更に、回路の動作速度を増加さ
せるために、回路の静電容量を減少させることも望まれ
る。
発明の開示 本発明は、一貫した再現可能な電気的特性を有するア
モルファスシリコンアンチヒューズを提供する。ある実
施例では、良好な上部電極のステップの被覆が、通路内
に上部電極を堆積する前にアモルファスシリコン上に通
路の側壁上のスペーサを提供することによって達成され
る。良好なステップの被覆を達成するばかりでなく、あ
る実施例では前記スペーサが漏れ電流を減少させる。
モルファスシリコンアンチヒューズを提供する。ある実
施例では、良好な上部電極のステップの被覆が、通路内
に上部電極を堆積する前にアモルファスシリコン上に通
路の側壁上のスペーサを提供することによって達成され
る。良好なステップの被覆を達成するばかりでなく、あ
る実施例では前記スペーサが漏れ電流を減少させる。
本発明は更に、アモルファスシリコン層が平坦である
実施例をも提供する。アモルファスシリコン層が平坦で
あるために、高品質のアモルファスシリコンを堆積する
ことが容易になる。
実施例をも提供する。アモルファスシリコン層が平坦で
あるために、高品質のアモルファスシリコンを堆積する
ことが容易になる。
本発明はまた、アンチヒューズを用いたプログラム可
能な回路をも提供する。特に、ゲートアレイを含むCMOS
回路が提供される。ある実施例では、アンチヒューズは
金属間絶縁層の上に形成される。これらのアンチヒュー
ズは、金属間絶縁層及び第１金属接触部の製造中に高い
温度にさらされない。更に、アンチヒューズの形成中に
は、金属間絶縁層が回路要素を保護するので、特別な保
護用被膜が必要とされない。特に、ある実施例では底部
電極層は保護用被膜としては用いられていない。
能な回路をも提供する。特に、ゲートアレイを含むCMOS
回路が提供される。ある実施例では、アンチヒューズは
金属間絶縁層の上に形成される。これらのアンチヒュー
ズは、金属間絶縁層及び第１金属接触部の製造中に高い
温度にさらされない。更に、アンチヒューズの形成中に
は、金属間絶縁層が回路要素を保護するので、特別な保
護用被膜が必要とされない。特に、ある実施例では底部
電極層は保護用被膜としては用いられていない。
本発明のあるプログラム可能な回路では、アンチヒュ
ーズへの接触抵抗は、底部電極を下側金属層に接触させ
ることによって減少されている。金属間絶縁層の上の底
部電極は、第１金属接触部が形成される下側金属層と、
上部電極層との間の中程に配置されている。底部電極
は、下側金属層と接続されている。底部電極と下側金属
層との間の静電容量が０なので、回路全体の静電容量は
より小さいものになる。静電容量が小さくなるほど、回
路の動作速度は速くなる。
ーズへの接触抵抗は、底部電極を下側金属層に接触させ
ることによって減少されている。金属間絶縁層の上の底
部電極は、第１金属接触部が形成される下側金属層と、
上部電極層との間の中程に配置されている。底部電極
は、下側金属層と接続されている。底部電極と下側金属
層との間の静電容量が０なので、回路全体の静電容量は
より小さいものになる。静電容量が小さくなるほど、回
路の動作速度は速くなる。
これらの及び他の利点が、集積回路用のプログラム可
能な相互接続構造を製造するための方法である本発明に
よって達成される。その製造方法は、第１導体を製造す
る過程と、前記第１導体の上の絶縁層を製造する過程
と、選択された位置に前記絶縁層を通して開口部を製造
し、そして前記第１導体の部分で前記開口部を終了させ
る過程と、前記開口部内の前記絶縁層の上にアモルファ
スシリコンのフィルムを堆積される過程と、前記第１導
体部分と接触しかつ完全に前記第１導体部分の上にある
領域を有するアモルファスシリコン形状を、前記開口部
内に概ね限定されかつ選択された位置に形成するべく前
記アモルファスシリコンフィルムをパターンする過程
と、前記アモルファスシリコンフィルムの少なくとも一
部の上に配置されるように、前記開口部の側壁にスペー
サを製造する過程と、第２導体を製造する過程とを有
し、前記第２導体の一部が、前記アモルファスシリコン
領域に接触しかつその上に配置され、前記第２導体の一
部が前記スペーサの上に配置されている。
能な相互接続構造を製造するための方法である本発明に
よって達成される。その製造方法は、第１導体を製造す
る過程と、前記第１導体の上の絶縁層を製造する過程
と、選択された位置に前記絶縁層を通して開口部を製造
し、そして前記第１導体の部分で前記開口部を終了させ
る過程と、前記開口部内の前記絶縁層の上にアモルファ
スシリコンのフィルムを堆積される過程と、前記第１導
体部分と接触しかつ完全に前記第１導体部分の上にある
領域を有するアモルファスシリコン形状を、前記開口部
内に概ね限定されかつ選択された位置に形成するべく前
記アモルファスシリコンフィルムをパターンする過程
と、前記アモルファスシリコンフィルムの少なくとも一
部の上に配置されるように、前記開口部の側壁にスペー
サを製造する過程と、第２導体を製造する過程とを有
し、前記第２導体の一部が、前記アモルファスシリコン
領域に接触しかつその上に配置され、前記第２導体の一
部が前記スペーサの上に配置されている。
他の実施例では、集積回路のためのプログラム可能な
相互接続構造を製造する方法は、第１導体を製造する過
程と、前記第１導体の上にアモルファスシリコンフィル
ムを堆積する過程と、前記アモルファスシリコンフィル
ムの上に配置された絶縁層を製造する過程と、前記絶縁
層を通して選択された位置に開口部を製造し、かつ前記
アモルファスシリコンフィルムの一部で前記開口部を終
了させる過程と、前記開口部内に第２導体を製造する過
程とを有し、前記第２導体の一部が、前記アモルファス
シリコンフィルムの少なくとも一部と接触し、かつその
上に配置されている。
相互接続構造を製造する方法は、第１導体を製造する過
程と、前記第１導体の上にアモルファスシリコンフィル
ムを堆積する過程と、前記アモルファスシリコンフィル
ムの上に配置された絶縁層を製造する過程と、前記絶縁
層を通して選択された位置に開口部を製造し、かつ前記
アモルファスシリコンフィルムの一部で前記開口部を終
了させる過程と、前記開口部内に第２導体を製造する過
程とを有し、前記第２導体の一部が、前記アモルファス
シリコンフィルムの少なくとも一部と接触し、かつその
上に配置されている。
本発明は更に、ゲートアレイのようなプログラム可能
な相互接続構造及び回路を提供し、かつその構造及び回
路の製造方法を提供する。
な相互接続構造及び回路を提供し、かつその構造及び回
路の製造方法を提供する。
図面の簡単な説明 第１図は、アモルファスシリコンアンチヒューズを有
する従来技術のCMOS集積回路の一部を示す断面図であ
る。
する従来技術のCMOS集積回路の一部を示す断面図であ
る。
第２〜４図は、本発明に基づくアモルファスシリコン
アンチヒューズを製造する過程の中間の構造を表す断面
図である。
アンチヒューズを製造する過程の中間の構造を表す断面
図である。
第５図は、本発明のアモルファスシリコンアンチヒュ
ーズを示す断面図である。
ーズを示す断面図である。
第６図は、本発明に基づくアモルファスシリコンアン
チヒューズを有するプログラム可能なCMOS集積回路の一
部を表す断面図である。
チヒューズを有するプログラム可能なCMOS集積回路の一
部を表す断面図である。
第７図は本発明に基づくアモルファスシリコンアンチ
ヒューズの他の実施例を表す断面図である。
ヒューズの他の実施例を表す断面図である。
発明の詳細な説明 添付の図面に於いて、同じ部分には等しい符号が付さ
れている。
れている。
第１図の従来技術によるアンチヒューズ回路を含む従
来のアンチヒューズ回路には、幾つかの欠点があること
が明らかにされている。特に、アンチヒューズの通路内
の上部電極の良好なステップの被覆を得ることが一般的
な課題となっている。例えば、第１図では、アンチヒュ
ーズ10の再現性及び電気的な特性は、通路22内の第２チ
タン−タングステン層26の良好なステップの被覆を得る
ことに依存している。
来のアンチヒューズ回路には、幾つかの欠点があること
が明らかにされている。特に、アンチヒューズの通路内
の上部電極の良好なステップの被覆を得ることが一般的
な課題となっている。例えば、第１図では、アンチヒュ
ーズ10の再現性及び電気的な特性は、通路22内の第２チ
タン−タングステン層26の良好なステップの被覆を得る
ことに依存している。
更に、第１図の過程を含む従来技術の過程では、その
過程での高温が、アンチヒューズのアモルファスシリコ
ンに悪影響を及ぼす。例えば、絶縁層28のような金属間
の絶縁層及び層26、27及び30のような上部電極層を形成
する間の高温度は、アモルファスシリコンの構造及び抵
抗率及びアンチヒューズの電気的な特性を変化させる。
過程での高温が、アンチヒューズのアモルファスシリコ
ンに悪影響を及ぼす。例えば、絶縁層28のような金属間
の絶縁層及び層26、27及び30のような上部電極層を形成
する間の高温度は、アモルファスシリコンの構造及び抵
抗率及びアンチヒューズの電気的な特性を変化させる。
更に、第１図の従来技術を含むある従来技術では、特
別な保護用皮膜が、アンチヒューズの形成中に、回路要
素を保護する。例えば、第１図では、底部電極層18が保
護用皮膜として用いられている。これによって、保護用
皮膜を除去するための特別なエッチング過程が必要とな
る。
別な保護用皮膜が、アンチヒューズの形成中に、回路要
素を保護する。例えば、第１図では、底部電極層18が保
護用皮膜として用いられている。これによって、保護用
皮膜を除去するための特別なエッチング過程が必要とな
る。
更に、第１図の従来技術を含む従来技術では、回路の
動作速度は、回路の金属層に関連する過大な静電容量の
影響を受ける。例えば、第１図では、チタン−タングス
テン26及びアルミニウム27からなる中間の金属層は、底
部層18及び上部層30とは異なる電位を有する。即ち、次
の静電容量が回路の動作速度を低下させる。（１）中間
層26、27と底部層18との間の静電容量、及び（２）中間
層26、27と上部層30との間の静電容量。
動作速度は、回路の金属層に関連する過大な静電容量の
影響を受ける。例えば、第１図では、チタン−タングス
テン26及びアルミニウム27からなる中間の金属層は、底
部層18及び上部層30とは異なる電位を有する。即ち、次
の静電容量が回路の動作速度を低下させる。（１）中間
層26、27と底部層18との間の静電容量、及び（２）中間
層26、27と上部層30との間の静電容量。
本発明は、従来技術の回路の欠点の幾つかを解決す
る。第２〜５図は、プログラム可能な半導体デバイスに
用いるために適したアモルファスシリコンアンチヒュー
ズの基本的な製造過程を表している。最終的な構造であ
るアモルファスシリコンアンチヒューズ30が、第５図に
示されている。第２図に示されているように、典型的な
シリコン酸化膜である第１絶縁層34は、シリコン基層
（図示されていない）上に形成され、かつ基層の一部を
露出させるべくパターンされる。代わりに、絶縁層34は
基層上ではなく、下方の導電層（図示されていない）上
に形成されることもある。第１導電層38が絶縁層34の上
に形成され、適切な相互接続部を形成するためにパター
ンされる。第１導電層38はアンチヒューズ30の底部電極
を提供する。ある実施例では、第１導電層38は、スパッ
タリングによって堆積された約2000オングストロームの
厚みを有するチタン−タングステン（TiW）のようなバ
リアメタル層からなる。他の導電性材料が用いられるこ
とも可能である。
る。第２〜５図は、プログラム可能な半導体デバイスに
用いるために適したアモルファスシリコンアンチヒュー
ズの基本的な製造過程を表している。最終的な構造であ
るアモルファスシリコンアンチヒューズ30が、第５図に
示されている。第２図に示されているように、典型的な
シリコン酸化膜である第１絶縁層34は、シリコン基層
（図示されていない）上に形成され、かつ基層の一部を
露出させるべくパターンされる。代わりに、絶縁層34は
基層上ではなく、下方の導電層（図示されていない）上
に形成されることもある。第１導電層38が絶縁層34の上
に形成され、適切な相互接続部を形成するためにパター
ンされる。第１導電層38はアンチヒューズ30の底部電極
を提供する。ある実施例では、第１導電層38は、スパッ
タリングによって堆積された約2000オングストロームの
厚みを有するチタン−タングステン（TiW）のようなバ
リアメタル層からなる。他の導電性材料が用いられるこ
とも可能である。
第２絶縁層40が第１導電層38の上に形成される。ある
実施例では、第２絶縁層40は、プラズマ気相成長法
（“PECVD"）を用いて堆積された約3000オングストロー
ムの厚さを有するシリコン酸化膜からなる。第２絶縁層
40は、第１導電層38を露出させる通路44のような通路を
形成するためにパターンされる。これらの通路の一部、
特に通路44は、アンチヒューズのための設置場所として
働く。図示されていない他の通路は、第１導電層38と形
成されるべき第２導電層との間の直接的な接触を形成す
る。
実施例では、第２絶縁層40は、プラズマ気相成長法
（“PECVD"）を用いて堆積された約3000オングストロー
ムの厚さを有するシリコン酸化膜からなる。第２絶縁層
40は、第１導電層38を露出させる通路44のような通路を
形成するためにパターンされる。これらの通路の一部、
特に通路44は、アンチヒューズのための設置場所として
働く。図示されていない他の通路は、第１導電層38と形
成されるべき第２導電層との間の直接的な接触を形成す
る。
アモルファスシリコン層46は、アンチヒューズの通路
44の上に堆積されかつパターンされる。ここで言及した
ことによって本出願の一部とされる、1989年12月８日に
出願された米国特許出願第07/447,969号明細書に記載さ
れているように、アンチヒューズ通路44の底部で第１導
電層38と接触するアモルファスシリコン層46の厚さは、
アンチヒューズのプログラミング電圧を制御するための
重要な要因である。この実施例では、アモルファスシリ
コン層46の厚さは約1600オングストロームであり、その
ためにプログラミング電圧は約12Vとなっている。もち
ろん、アモルファスシリコン層46を適切な厚さに堆積す
ることによって、他のプログラミング電圧を得ることも
可能である。更に、層の厚み及び形状の寸法は、用いら
れた過程及び所望のプログラミング電圧に一致して、漏
れ電流を最小にするように選択される。本実施例では、
形状の寸法は約1.2μｍであり、既に述べられたよう
に、層の厚さは1600オングストロームである。
44の上に堆積されかつパターンされる。ここで言及した
ことによって本出願の一部とされる、1989年12月８日に
出願された米国特許出願第07/447,969号明細書に記載さ
れているように、アンチヒューズ通路44の底部で第１導
電層38と接触するアモルファスシリコン層46の厚さは、
アンチヒューズのプログラミング電圧を制御するための
重要な要因である。この実施例では、アモルファスシリ
コン層46の厚さは約1600オングストロームであり、その
ためにプログラミング電圧は約12Vとなっている。もち
ろん、アモルファスシリコン層46を適切な厚さに堆積す
ることによって、他のプログラミング電圧を得ることも
可能である。更に、層の厚み及び形状の寸法は、用いら
れた過程及び所望のプログラミング電圧に一致して、漏
れ電流を最小にするように選択される。本実施例では、
形状の寸法は約1.2μｍであり、既に述べられたよう
に、層の厚さは1600オングストロームである。
ある実施例では、アモルファスシリコン層46は、プラ
ズマ気相成長法（“PECVD"）を用いて堆積される。適切
な反応炉は、カリフォルニア州サンノゼのNovellus Sys
tems社から入手可能なConcept One反応炉ある。プロセ
ス反応物質はSiH4及びアルゴンである。反応は、温度40
0℃で実施される。一般的に、約200℃〜500℃の範囲内
の温度が適切であると考えられている。その結果、アモ
ルファスシリコンが堆積され、副産物として水素が放出
される。
ズマ気相成長法（“PECVD"）を用いて堆積される。適切
な反応炉は、カリフォルニア州サンノゼのNovellus Sys
tems社から入手可能なConcept One反応炉ある。プロセ
ス反応物質はSiH4及びアルゴンである。反応は、温度40
0℃で実施される。一般的に、約200℃〜500℃の範囲内
の温度が適切であると考えられている。その結果、アモ
ルファスシリコンが堆積され、副産物として水素が放出
される。
プラズマ気相成長法によって形成されたアモルファス
シリコンは、1983年４月にA.C.Adamsによって、Solid S
tate Technologyから出版された“Plasma Depostion of
Inorganic Films,"に詳しく記載されており、この文献
はここで言及したことにより本出願の一部とされたい。
シリコンは、1983年４月にA.C.Adamsによって、Solid S
tate Technologyから出版された“Plasma Depostion of
Inorganic Films,"に詳しく記載されており、この文献
はここで言及したことにより本出願の一部とされたい。
次に、構造は上部電極を堆積するための準備をされ
る。次のような目標が設定される。１つの目標は、堅実
かつ良好なステップの被覆を得ることである。いくつか
の変形では、通路44の各々の側壁54及び56と底部とによ
って形成された底部の隅50及び52のアモルファスシリコ
ンを薄くすることによって、ステップの被覆は悪化す
る。そのような変形の目標は、底部の隅50及び52のアモ
ルファスシリコン46の薄い部分58及び60を流れる漏れ電
流を減少させることである。
る。次のような目標が設定される。１つの目標は、堅実
かつ良好なステップの被覆を得ることである。いくつか
の変形では、通路44の各々の側壁54及び56と底部とによ
って形成された底部の隅50及び52のアモルファスシリコ
ンを薄くすることによって、ステップの被覆は悪化す
る。そのような変形の目標は、底部の隅50及び52のアモ
ルファスシリコン46の薄い部分58及び60を流れる漏れ電
流を減少させることである。
本実施例ではこれらの目標は、通路44の側壁にスペー
サを提供することによって達成される。第３図に示すよ
うに、厚さ約2000オングストロームのシリコン酸化膜か
らなるほぼ等形な層64は、プラズマ気相成長法によって
アモルファスシリコン46の上に堆積される。このための
適切な反応炉は、既に述べられたConcept One反応炉で
ある。プロセス反応物質は、SiH4及び酸素である。堆積
は400℃以上の温度で実施される。各々の薄い部分58及
び60の上にスペーサ66及び68（第４図）を形成するべ
く、層64は反応性イオンエッチング（RIE）を用いてエ
ッチングされる。スペーサ66及び68は、アモルファスシ
リコン46の表面を滑らかにし、そして上部電極のステッ
プの被覆を改良する。更に、スペーサ66及び68は漏れ電
流を減少させる。
サを提供することによって達成される。第３図に示すよ
うに、厚さ約2000オングストロームのシリコン酸化膜か
らなるほぼ等形な層64は、プラズマ気相成長法によって
アモルファスシリコン46の上に堆積される。このための
適切な反応炉は、既に述べられたConcept One反応炉で
ある。プロセス反応物質は、SiH4及び酸素である。堆積
は400℃以上の温度で実施される。各々の薄い部分58及
び60の上にスペーサ66及び68（第４図）を形成するべ
く、層64は反応性イオンエッチング（RIE）を用いてエ
ッチングされる。スペーサ66及び68は、アモルファスシ
リコン46の表面を滑らかにし、そして上部電極のステッ
プの被覆を改良する。更に、スペーサ66及び68は漏れ電
流を減少させる。
ある実施例では、シリコン窒化膜が、層64に於いてシ
リコン酸化膜の代わりに用いられる。
リコン酸化膜の代わりに用いられる。
上部電極の形成が、第５図に示されている。約2000オ
ングストロームのチタン−タングステン（TiW）層70及
び約8000オングストロームのアルミニウム−銅（AlCu）
層72が、スパッタによって堆積され、かつ上部電極を形
成するべくパターンされる。チタン−タングステン層70
は、AlCu層72のアルミニウムがアモルファスシリコン層
46内にスパイクすることを妨げるためのバリアメタルと
して働く。アルミニウムのスパイクは、漏れ電流を増加
させるかまたはアンチヒューズ30を短絡することもあ
る。スペーサ66及び68は、形状を滑らかにし、かつチタ
ン−タングステン層70のステップの被覆を改良する。
ングストロームのチタン−タングステン（TiW）層70及
び約8000オングストロームのアルミニウム−銅（AlCu）
層72が、スパッタによって堆積され、かつ上部電極を形
成するべくパターンされる。チタン−タングステン層70
は、AlCu層72のアルミニウムがアモルファスシリコン層
46内にスパイクすることを妨げるためのバリアメタルと
して働く。アルミニウムのスパイクは、漏れ電流を増加
させるかまたはアンチヒューズ30を短絡することもあ
る。スペーサ66及び68は、形状を滑らかにし、かつチタ
ン−タングステン層70のステップの被覆を改良する。
ある実施例では、スペーサは、上述された米国特許出
願第07/447,969号の明細書に記載された他のシリコンア
ンチヒューズの変形と共に使用されている。アモルファ
スシリコン上のスペーサは、通路の隅の内部及び通路の
隅に隣接したアモルファスシリコン層の上の表面を滑か
にする。スペーサは、バリアメタルのステップの被覆を
改良して漏れ電流を減少させる。
願第07/447,969号の明細書に記載された他のシリコンア
ンチヒューズの変形と共に使用されている。アモルファ
スシリコン上のスペーサは、通路の隅の内部及び通路の
隅に隣接したアモルファスシリコン層の上の表面を滑か
にする。スペーサは、バリアメタルのステップの被覆を
改良して漏れ電流を減少させる。
第５図の実施例に基づくアンチヒューズを備えたプロ
グラム可能なCMOSゲートアレイ構造の一部の断面図が第
６図に示されている。適切なCMOSプロセスは、公知であ
りかつ商業的に利用可能であり、図示されたCMOS構造は
典型的なものである。第５図のアンチヒューズ30は、NM
OS、PMOS、バイポーラ、BiCMOS、ガリウム砒素及びその
他を含むメモリ、論理回路、デジタルまたはアナログ回
路のような任意のプロセスによって形成された任意の型
式の集積回路構造内で使用することができる。
グラム可能なCMOSゲートアレイ構造の一部の断面図が第
６図に示されている。適切なCMOSプロセスは、公知であ
りかつ商業的に利用可能であり、図示されたCMOS構造は
典型的なものである。第５図のアンチヒューズ30は、NM
OS、PMOS、バイポーラ、BiCMOS、ガリウム砒素及びその
他を含むメモリ、論理回路、デジタルまたはアナログ回
路のような任意のプロセスによって形成された任意の型
式の集積回路構造内で使用することができる。
基層100は、第１レベルラウティングチャネルの形成
過程までのそしてその過程を含まない標準的なCMOSプロ
セス過程を用いることによって製造され、基層100上に
論理回路及び入力出力回路を形成する。特に、第６図に
示されているように、基層100はＰ型にドープされた基
層領域104を備えている。論理回路及び入力出力回路の
一部を形成するNMOSデバイス162は、ソース領域112、ド
レイン領域114、及びゲート116を有する。パターンされ
た酸化膜118、119及び120（斜線によって図示されてい
る）もまた存在する。当業者には公知のように、酸化膜
118はフィールド酸化膜であり、ホウ燐ケイ酸ガラス層1
19は接触酸化膜であり、酸化膜120は、ゲート160の製造
中に形成された種々の酸化膜（図示されていない）から
なる。酸化膜118、119及び120は、適切にパターンさ
れ、そしてエッチングされて領域112及び114を含む種々
のソース領域及びドレイン領域との接触開口部を形成す
る。
過程までのそしてその過程を含まない標準的なCMOSプロ
セス過程を用いることによって製造され、基層100上に
論理回路及び入力出力回路を形成する。特に、第６図に
示されているように、基層100はＰ型にドープされた基
層領域104を備えている。論理回路及び入力出力回路の
一部を形成するNMOSデバイス162は、ソース領域112、ド
レイン領域114、及びゲート116を有する。パターンされ
た酸化膜118、119及び120（斜線によって図示されてい
る）もまた存在する。当業者には公知のように、酸化膜
118はフィールド酸化膜であり、ホウ燐ケイ酸ガラス層1
19は接触酸化膜であり、酸化膜120は、ゲート160の製造
中に形成された種々の酸化膜（図示されていない）から
なる。酸化膜118、119及び120は、適切にパターンさ
れ、そしてエッチングされて領域112及び114を含む種々
のソース領域及びドレイン領域との接触開口部を形成す
る。
標準的な技術を用いて、約6000オングストロームのア
ルミニウムフィルム層124が、パターンされた酸化膜の
上及び領域112及び114への接触開口部内にスパッタされ
る。当業者には公知のように、アルミニウムの代わりに
他の金属が用いられても良い。下側の金属ラインが、パ
ターンされかつC12標準アルミニウムドライエッチング
によってエッチングされたアルミニウムフィルム124に
よって形成される。下側の金属ラインは、論理回路及び
入力出力回路の選択された入力端子及び出力端子に接続
された第１レベルラウティングチャネルを提供する。
ルミニウムフィルム層124が、パターンされた酸化膜の
上及び領域112及び114への接触開口部内にスパッタされ
る。当業者には公知のように、アルミニウムの代わりに
他の金属が用いられても良い。下側の金属ラインが、パ
ターンされかつC12標準アルミニウムドライエッチング
によってエッチングされたアルミニウムフィルム124に
よって形成される。下側の金属ラインは、論理回路及び
入力出力回路の選択された入力端子及び出力端子に接続
された第１レベルラウティングチャネルを提供する。
金属間絶縁層は、例えばプラズマ気相成長法のような
適切かつ標準的な技術を用いて堆積された約9000オング
ストロームの厚さを有する酸化膜132からなる。多くの
適切な技術の１つでは、酸化膜132は、２つの酸化膜
（図示されていない）からなる。第１酸化膜は、選択さ
れた厚さまで堆積されそして平坦化される。平坦化過程
は、堆積された酸化膜の上にレジスト層をスピンオンす
る過程と、ポストベークによってレジスト層をリフロー
する過程とを有し、その後にRIEエッチバック法によっ
てレジストと酸化膜のエッチング速度を等しくすること
によって、表面が平坦化される。次に、第２酸化膜が絶
縁性を高め、そして不規則な形状の上に9000オングスト
ロームの厚みを有して形成されるように堆積される。
適切かつ標準的な技術を用いて堆積された約9000オング
ストロームの厚さを有する酸化膜132からなる。多くの
適切な技術の１つでは、酸化膜132は、２つの酸化膜
（図示されていない）からなる。第１酸化膜は、選択さ
れた厚さまで堆積されそして平坦化される。平坦化過程
は、堆積された酸化膜の上にレジスト層をスピンオンす
る過程と、ポストベークによってレジスト層をリフロー
する過程とを有し、その後にRIEエッチバック法によっ
てレジストと酸化膜のエッチング速度を等しくすること
によって、表面が平坦化される。次に、第２酸化膜が絶
縁性を高め、そして不規則な形状の上に9000オングスト
ロームの厚みを有して形成されるように堆積される。
アンチヒューズ30a及び30bは、中間の絶縁層132の上
に形成される。このときまでに、下側金属ライン124及
び中間の絶縁層132の形成が終了している。従って、ア
ンチヒューズ30は下側の金属ライン124及び中間の絶縁
層132の形成中の高い温度に影響されることはない。更
に、回路要素が中間の絶縁層132によって保護されると
きに必要とされるCMOS回路要素のための保護用被膜を必
要としない。
に形成される。このときまでに、下側金属ライン124及
び中間の絶縁層132の形成が終了している。従って、ア
ンチヒューズ30は下側の金属ライン124及び中間の絶縁
層132の形成中の高い温度に影響されることはない。更
に、回路要素が中間の絶縁層132によって保護されると
きに必要とされるCMOS回路要素のための保護用被膜を必
要としない。
アンチヒューズ30は次のようにして形成される。まず
第１金属層38が堆積されかつパターンされる。第１金属
層38は、第２〜５図の第１導電層38に対応し、アンチヒ
ューズのための底部電極を提供する。ある実施例では、
第１金属層38は、スパッタリングによって堆積された約
2000オングストロームの厚さを有するチタン−タングス
テン層からなる。
第１金属層38が堆積されかつパターンされる。第１金属
層38は、第２〜５図の第１導電層38に対応し、アンチヒ
ューズのための底部電極を提供する。ある実施例では、
第１金属層38は、スパッタリングによって堆積された約
2000オングストロームの厚さを有するチタン−タングス
テン層からなる。
絶縁層40は第１金属層38の上に形成される。ある実施
例では、絶縁層40は、プラズマ気相成長法によって堆積
された、約3000オングストロームの厚みを有するシリコ
ン酸化膜からなる。絶縁層40は、アンチヒューズの通路
44a及び44bを形成し、第１金属層38を露出させる通路19
8a及び198bと接触するようにパターンされる。1600オン
グストロームの厚さを有するアモルファスシリコン層46
は、アンチヒューズの通路44a及び44bの上に堆積されか
つパターンされる。ある実施例では、アモルファスシリ
コン層46は、第２図に関して説明されたプラズマ気相成
長法によって堆積される。
例では、絶縁層40は、プラズマ気相成長法によって堆積
された、約3000オングストロームの厚みを有するシリコ
ン酸化膜からなる。絶縁層40は、アンチヒューズの通路
44a及び44bを形成し、第１金属層38を露出させる通路19
8a及び198bと接触するようにパターンされる。1600オン
グストロームの厚さを有するアモルファスシリコン層46
は、アンチヒューズの通路44a及び44bの上に堆積されか
つパターンされる。ある実施例では、アモルファスシリ
コン層46は、第２図に関して説明されたプラズマ気相成
長法によって堆積される。
次にスペーサが形成される。約2000オングストローム
の厚さを有するほぼ等形のシリコン酸化膜が、プラズマ
気相成長法によってアモルファスシリコン層46の上に堆
積され、反応性イオンエッチングによってエッチングさ
れて、通路44aの側壁にスペーサ66及び68を形成し、か
つ通路44bの側壁に同様のスペーサを形成する。スペー
サはアモルファスシリコン層46の表面を平滑化する。
の厚さを有するほぼ等形のシリコン酸化膜が、プラズマ
気相成長法によってアモルファスシリコン層46の上に堆
積され、反応性イオンエッチングによってエッチングさ
れて、通路44aの側壁にスペーサ66及び68を形成し、か
つ通路44bの側壁に同様のスペーサを形成する。スペー
サはアモルファスシリコン層46の表面を平滑化する。
標準的なフォトリソグラフィー技術及びエッチング技
術を用いて、通路200a及び200bが絶縁層40及び中間の絶
縁層132内に形成される。通路200a及び200bは下側金属
層124に端部を有する。通路200a及び200bによって、第
１金属層38と下側金属層124との間の複数の接続部を形
成することができる。
術を用いて、通路200a及び200bが絶縁層40及び中間の絶
縁層132内に形成される。通路200a及び200bは下側金属
層124に端部を有する。通路200a及び200bによって、第
１金属層38と下側金属層124との間の複数の接続部を形
成することができる。
約2000オングストロームの厚さのチタン−タングステ
ン層70と約8000オングストロームの厚さのアルミニウム
−銅層72がスパッタリングによって堆積され、そして標
準的な技術によってパターンされて、第２レベルの導電
性ラウティングチャネル及び上部電極を形成する第２金
属ラインを形成する。第２レベルのチャネルは、論理回
路及び入出力回路の選択された入力端子及び出力端子に
接続されている。通路44内のチタン−タングステン層70
及びアルミニウム−銅層72は、アンチヒューズ30の上部
電極を提供する。通路198及び200内及び通路198と200と
の間のチタン−タングステン層70及びアルミニウム−銅
層72の部分は、第１チタン−タングステン層38と下側ア
ルミニウム層124との間の間隔を置いて配置された接続
部を提供する。これらの接続部はアンチヒューズ30の接
続抵抗を減少させる。その詳細については、1990年４月
３日にGordon等に発行された米国特許第4,914,055号明
細書に記載されており、この特許明細書はここで言及し
たことによって本出願の一部とされたい。
ン層70と約8000オングストロームの厚さのアルミニウム
−銅層72がスパッタリングによって堆積され、そして標
準的な技術によってパターンされて、第２レベルの導電
性ラウティングチャネル及び上部電極を形成する第２金
属ラインを形成する。第２レベルのチャネルは、論理回
路及び入出力回路の選択された入力端子及び出力端子に
接続されている。通路44内のチタン−タングステン層70
及びアルミニウム−銅層72は、アンチヒューズ30の上部
電極を提供する。通路198及び200内及び通路198と200と
の間のチタン−タングステン層70及びアルミニウム−銅
層72の部分は、第１チタン−タングステン層38と下側ア
ルミニウム層124との間の間隔を置いて配置された接続
部を提供する。これらの接続部はアンチヒューズ30の接
続抵抗を減少させる。その詳細については、1990年４月
３日にGordon等に発行された米国特許第4,914,055号明
細書に記載されており、この特許明細書はここで言及し
たことによって本出願の一部とされたい。
標準的な技術を用いて、5000オングストロームの厚さ
を有するシリコン酸化膜（図示されていない）が堆積さ
れ、パッドの開口部がパターンされる。次に10000オン
グストロームの厚さを有するシリコン窒化膜（図示され
ていない）が堆積され、パッドの開口部がパターンされ
る。これらの酸化膜及び窒化膜は保護用層として働く。
次にこの構造は標準的な技術を用いて400℃で合金化さ
れる。
を有するシリコン酸化膜（図示されていない）が堆積さ
れ、パッドの開口部がパターンされる。次に10000オン
グストロームの厚さを有するシリコン窒化膜（図示され
ていない）が堆積され、パッドの開口部がパターンされ
る。これらの酸化膜及び窒化膜は保護用層として働く。
次にこの構造は標準的な技術を用いて400℃で合金化さ
れる。
第６図に示された回路は、金属層に関する全体の静電
容量が減少させられているために、その動作速度が速
い。一方回路の動作中には、中間層38と上部層70及び72
とは異なる電位を有し、中間層38と底部層124は互いに
接続され等しい電位を有する。従って、中間層38と底部
層124との間の静電容量は０である。こうして、全体の
静電容量が減少させられ、その結果回路の動作速度が増
加する。
容量が減少させられているために、その動作速度が速
い。一方回路の動作中には、中間層38と上部層70及び72
とは異なる電位を有し、中間層38と底部層124は互いに
接続され等しい電位を有する。従って、中間層38と底部
層124との間の静電容量は０である。こうして、全体の
静電容量が減少させられ、その結果回路の動作速度が増
加する。
第７図は、他のアモルファスシリコンアンチヒューズ
220を示している。アンチヒューズ220は、第２図に関し
て既に記載されたように、シリコン基層（図示されてい
ない）または下側導電層（図示されていない）の何れか
の上に形成された第１絶縁層34を有する。第１導電層38
は、第２図に関して既に記載されたように、絶縁層34の
上に堆積されている。第１導電層38は、チタン−タング
ステンのようなバリアメタル層である。他の導電材料が
使われることも可能である。詳細については第２図に関
する説明の部分を参照されたい。
220を示している。アンチヒューズ220は、第２図に関し
て既に記載されたように、シリコン基層（図示されてい
ない）または下側導電層（図示されていない）の何れか
の上に形成された第１絶縁層34を有する。第１導電層38
は、第２図に関して既に記載されたように、絶縁層34の
上に堆積されている。第１導電層38は、チタン−タング
ステンのようなバリアメタル層である。他の導電材料が
使われることも可能である。詳細については第２図に関
する説明の部分を参照されたい。
アモルファスシリコン層246が堆積されかつパターン
される。ある実施例では、アモルファスシリコン層246
の厚さは1600オングストロームである。アモルファスシ
リコン層246は、第５図のアンチヒューズのアモルファ
スシリコン46と同様に、ある実施例ではプラズマ気相成
長法を用いて堆積される。
される。ある実施例では、アモルファスシリコン層246
の厚さは1600オングストロームである。アモルファスシ
リコン層246は、第５図のアンチヒューズのアモルファ
スシリコン46と同様に、ある実施例ではプラズマ気相成
長法を用いて堆積される。
第２絶縁層240は、アモルファスシリコン層246の上に
形成されている。ある実施例では、第２絶縁層240は、
プラズマ気相成長法によって堆積された厚さ約3000オン
グストロームのシリコン酸化膜からなる。第２絶縁層24
0は、通路244のようなアモルファスシリコン246を露出
させる通路を形成するようにパターンされる。これらの
通路、特に通路244は、アンチヒューズの設置場所とし
て働く。
形成されている。ある実施例では、第２絶縁層240は、
プラズマ気相成長法によって堆積された厚さ約3000オン
グストロームのシリコン酸化膜からなる。第２絶縁層24
0は、通路244のようなアモルファスシリコン246を露出
させる通路を形成するようにパターンされる。これらの
通路、特に通路244は、アンチヒューズの設置場所とし
て働く。
約2000オングストロームの厚さを有するチタン−タン
グステン層270と約8000オングストロームの厚さを有す
るアルミニウム−銅層272が、スパッタリングによって
堆積され、上部電極を形成するようにパターンされる。
チタン−タングステン層270は、AlCu層272のアルミニウ
ムが、アモルファスシリコン246内にスパイクすること
を防ぐ働きをする。アルミニウムのスパイクは、漏れ電
流を増加させ、アンチヒューズ220を短絡する。
グステン層270と約8000オングストロームの厚さを有す
るアルミニウム−銅層272が、スパッタリングによって
堆積され、上部電極を形成するようにパターンされる。
チタン−タングステン層270は、AlCu層272のアルミニウ
ムが、アモルファスシリコン246内にスパイクすること
を防ぐ働きをする。アルミニウムのスパイクは、漏れ電
流を増加させ、アンチヒューズ220を短絡する。
アンチヒューズ220内のアモルファスシリコン層246は
平坦なので、アンチヒューズの通路の隅でアモルファス
シリコンが薄くなるという問題点は存在しない。アモル
ファスシリコン層246が平坦であるために、アンチヒュ
ーズの通路の電気的な特性が均一になる。アンチヒュー
ズ220は、第６図のアンチヒューズ30の代わりにまたは
アンチヒューズ30と共に使用される。
平坦なので、アンチヒューズの通路の隅でアモルファス
シリコンが薄くなるという問題点は存在しない。アモル
ファスシリコン層246が平坦であるために、アンチヒュ
ーズの通路の電気的な特性が均一になる。アンチヒュー
ズ220は、第６図のアンチヒューズ30の代わりにまたは
アンチヒューズ30と共に使用される。
上述された実施例について本発明が説明されたが、こ
こで説明されなかった他の実施例及び変形が、本発明の
技術的視点を逸脱することなしに可能なことは明らかで
ある。例えば、本発明は相互接続部に用いられた金属シ
ステムの組合せに限定されるものではなく、また構造内
の様々なフィルム及び酸化膜の特定の厚さによって限定
されるものでもない。これらの他の実施例及び変形は、
添付の請求の範囲によって定義される本発明の技術的視
点を逸脱するものではない。
こで説明されなかった他の実施例及び変形が、本発明の
技術的視点を逸脱することなしに可能なことは明らかで
ある。例えば、本発明は相互接続部に用いられた金属シ
ステムの組合せに限定されるものではなく、また構造内
の様々なフィルム及び酸化膜の特定の厚さによって限定
されるものでもない。これらの他の実施例及び変形は、
添付の請求の範囲によって定義される本発明の技術的視
点を逸脱するものではない。
フロントページの続き (56)参考文献 特開 昭55−1616（ＪＰ，Ａ) 特開 平２−290078（ＪＰ，Ａ) 特開 昭63−144546（ＪＰ，Ａ) 特表 昭61−501297（ＪＰ，Ａ) 米国特許4641420（ＵＳ，Ａ) 米国特許4424578（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/118 H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (52)
- 【請求項１】プログラム可能な相互接続構造であって、 第１導体と、 前記第１導体の上に配置され、かつ開口部を備えた絶縁
層であって、前記開口部の側壁が、前記第１導体を露出
する前記開口部の底部との境界に隅を形成する、前記絶
縁層と、 導電性の通路を提供するプログラム可能な材料であっ
て、前記プログラム可能な材料の前記開口部の前記底部
を覆う部分が、前記隅から離れた部分より前記隅におい
てより薄い厚さを有する層を形成する、前記プログラム
可能な材料と、 前記プログラム可能な材料のなかの前記開口部の前記隅
に沿った部分を覆い、かつ前記プログラム可能な材料の
前記開口部の底部を覆う部分のなかの前記開口部の前記
隅に沿った部分以外の他の部分を覆わない形態で設けら
れる絶縁スペーサと、 前記スペーサと、前記プログラム可能な材料の前記隅に
沿った部分以外の部分とを覆い、前記プログラム可能な
材料の前記隅に沿った部分以外の部分と接触する第２導
体とを有し、 前記スペーサが、前記構造がプログラムされていないと
きに、前記第１導体と前記第２導体とを通過する漏れ電
流を減少させることを特徴とするプログラム可能な相互
接続構造。 - 【請求項２】前記プログラム可能な材料が、前記開口部
の前記側壁を覆う第１部分と、前記開口部の前記底面を
覆う第２部分とを有し、 前記第１部分及び前記第２部分がステップを形成し、 前記スペーサが前記ステップを滑らかにすることを特徴
とする請求項１に記載のプログラム可能な相互接続構
造。 - 【請求項３】前記第２導体が、 導電性材料と、 前記導電性材料が前記プログラム可能な材料内にスパイ
クすることを防止するために、前記プログラム可能な材
料から前記導電性材料を分離するバリアメタルとを有す
ることを特徴とする請求項１に記載のプログラム可能な
相互接続構造。 - 【請求項４】前記導電性材料がアルミニウムからなり、 前記プログラム可能な材料がアモルファスシリコンから
なることを特徴とする請求項３に記載のプログラム可能
な相互接続構造。 - 【請求項５】前記プログラム可能な材料がアモルファス
シリコンからなることを特徴とする請求項１に記載のプ
ログラム可能な相互接続構造。 - 【請求項６】プログラム可能な集積回路であって、 基層内に回路要素を備えた半導体構造と、 前記基層を覆い、かつ選択された回路要素に接続された
第１レベルのラウティングチャネルを提供するべくパタ
ーンされた第１導電層と、 前記第１導電層を覆う第１絶縁層と、 前記第１絶縁層を覆う第２導電層と、 前記第２導電層を覆い、かつ選択された位置で前記第２
導電層と接触するプログラム可能な材料と、 前記選択された位置で前記プログラム可能な材料を覆
い、それに接触する第１の部分と、前記第２導電層に接
触し、選択された回路要素に接続された第２レベルのラ
ウティングチャネルを提供する第２の部分とを有する第
３導電層とを有し、 前記第２導電層、その上の前記プログラム可能な材料、
及びその上の前記第３導電層の第１の部分が、前記第２
導電層を下部電極とし、前記第３導電層の第１の部分を
上部電極とするアンチヒューズを形成し、前記アンチヒ
ューズにおいて前記第２導電層が提供する下部電極が前
記第１導電層に接続されていることを特徴とするプログ
ラム可能な集積回路。 - 【請求項７】前記第２導電層が提供するアンチヒューズ
の下部電極と前記第１導電層との間の接続の電気抵抗を
低下させるべく、間隔を置いて設けられた複数の接続導
体が前記第２導電層と前記第１導電層との間を接続して
いることを特徴とする請求項６に記載のプログラム可能
な集積回路。 - 【請求項８】前記接続導体が、前記第３導電層の第２の
部分によって提供されることを特徴とする請求項７に記
載のプログラム可能な集積回路。 - 【請求項９】前記第２導電層を覆い、かつ各アンチヒュ
ーズが形成される位置に開口部を備えた第２絶縁層であ
って、前記開口部が前記第２導電層に達しており、前記
第２導電層が形成する前記開口部の底部と前記開口部の
側壁を、アンチヒューズの前記プログラム可能な材料が
覆っている、該第２絶縁層と、 各前記開口部内において、前記プログラム可能な材料の
前記開口部の側壁の上及び底部の側壁に沿った隅の部分
の上の部分を覆うスペーサとを更に有し、 前記第３導電層が前記スペーサと前記プログラム可能な
材料の一部とを覆いかつ前記スペーサと前記プログラム
可能な材料の一部と接触することを特徴とする請求項６
に記載のプログラム可能な集積回路。 - 【請求項１０】前記プログラム可能な材料を覆い、かつ
前記第３導電層によって覆われる第２絶縁層と、 各アンチヒューズに対して、前記アンチヒューズの前記
位置で前記第２絶縁層を通過する開口部とを更に有し、 各開口部に対して、前記第３導電層が開口部内に突出し
た部分を有し、前記第３導電層の開口部内に突出した部
分が、前記プログラム可能な材料を覆い、前記プログラ
ム可能な材料に接触していることを特徴とする請求項６
に記載のプログラム可能な集積回路。 - 【請求項１１】前記プログラム可能な材料がアモルファ
スシリコンからなることを特徴とする請求項６に記載の
プログラム可能な集積回路。 - 【請求項１２】プログラム可能な相互接続構造を製造す
る方法であって、 第１導体を形成する過程と、 前記第１導体を覆う絶縁層を形成する過程と、 前記絶縁層を貫通し、前記第１導体に達する開口部を形
成する過程であって、前記開口部の側壁が、前記第１導
体を露出する前記開口部の底部との境界に隅を形成す
る、該開口部を形成する過程と、 前記構造がプログラムされたときに導電性の通路を提供
し、かつ前記第１導体と接触した非導電性のプログラム
可能な材料であって、前記開口部の側壁を覆いかつ前記
開口部の前記隅に沿った部分を覆う第１部分と、前記開
口部の前記底部を覆う部分のなかの前記第１部分以外の
部分である第２部分とを有する、該プログラム可能な材
料を前記開口部内に形成する過程と、 前記プログラム可能な材料の第１部分を覆い、かつ前記
プログラム可能な材料の第２部分を覆わない形態のスペ
ーサを前記開口部内に形成する過程と、 前記プログラム可能な材料の前記第２部分を覆いかつ前
記第２部分と接触する第２導体を形成する過程とを有
し、 前記スペーサが、前記第２導体が前記プログラム可能な
材料の前記第１部分と接触した形態に形成されることを
防止することを特徴とするプログラム可能な相互接続構
造の製造方法。 - 【請求項１３】前記プログラム可能な材料がアモルファ
スシリコンからなり、 前記スペーサ及び前記第２導体が、前記アモルファスシ
リコンを覆いかつ前記アモルファスシリコンと接触する
ことを特徴とする請求項12に記載の製造方法。 - 【請求項１４】前記プログラム可能な材料の前記開口部
の前記底部を覆う部分が、前記開口部の隅から離れた前
記第２部分より前記開口部の隅に近い前記第１部分にお
いてより薄い厚さを有する層を形成することを特徴とす
る請求項12に記載の製造方法。 - 【請求項１５】前記プログラム可能な材料の前記第１部
分が、前記開口部の底部の隅を覆い、 前記スペーサが前記プログラム可能な材料の前記第１部
分を覆うことを特徴とする請求項14に記載の製造方法。 - 【請求項１６】前記プログラム可能な材料がアモルファ
スシリコンからなり、 前記スペーサがシリコン酸化膜からなることを特徴とす
る請求項12に記載の製造方法。 - 【請求項１７】前記プログラム可能な材料がアモルファ
スシリコンからなり、 前記スペーサがシリコン窒化膜からなることを特徴とす
る請求項12に記載の製造方法。 - 【請求項１８】前記スペーサを形成する過程が、 下層の形状に従った形状をなす層であるスペーサ材料層
を前記プログラム可能な材料の上に堆積する過程と、 前記スペーサ材料層を異方性エッチングする過程を有す
ることを特徴とする請求項12に記載の製造方法。 - 【請求項１９】前記スペーサ材料層を堆積する過程が、
プラズマ気相成長法によってシリコン酸化膜を堆積する
過程を有することを特徴とする請求項18に記載の製造方
法。 - 【請求項２０】前記スペーサ材料層が、2000オングスト
ロームの厚さを有するシリコン酸化膜からなることを特
徴とする請求項18に記載の製造方法。 - 【請求項２１】前記エッチング過程が、前記スペーサ材
料層をエッチングするために反応性イオンエッチングを
用いる過程を更に有することを特徴とする請求項18に記
載の製造方法。 - 【請求項２２】プログラム可能な材料を形成するための
前記過程が、プラズマ気相成長法によってアモルファス
シリコンを堆積する過程を有することを特徴とする請求
項12に記載の製造方法。 - 【請求項２３】前記第１導体がバリアメタルとして機能
する材料からなることを特徴とする請求項12に記載の製
造方法。 - 【請求項２４】前記第１導体がチタン−タングステンか
らなることを特徴とする請求項23に記載の製造方法。 - 【請求項２５】前記第２導体がバリアメタルとして機能
する材料からなることを特徴とする請求項12に記載の製
造方法。 - 【請求項２６】前記第２導体がチタン−タングステンか
らなることを特徴とする請求項25に記載の製造方法。 - 【請求項２７】第２導体を形成する前記過程が、 バリアメタル層を堆積する過程と、 前記バリアメタル層の上部にアルミニウム−銅層を堆積
する過程とを有することを特徴とする請求項12に記載の
製造方法。 - 【請求項２８】バリアメタル層を堆積する前記過程が、
スパッタリングによって厚さ2000オングストロームのチ
タン−タングステン層を堆積する過程を有することを特
徴とする請求項27に記載の製造方法。 - 【請求項２９】アンチヒューズ構造であって、 第１電極と、 前記第１電極に達する開口部であって、前記開口部の側
壁が前記第１電極を露出する前記開口部の底部との境界
に隅を形成する、該開口部を備えた第１絶縁体と、 前記開口部の底部で前記第１電極を覆いかつ前記第１電
極に接触するプログラム可能な材料であって、前記開口
部の側壁をなす前記第１絶縁体に隣接し前記開口部の隅
に沿った部分を覆う第１部分と、前記開口部の底部を覆
う部分のなかの前記第１部分以外の第２部分とを有す
る、該プログラム可能な材料と、 前記第１部分を覆い、かつ前記第２部分を覆わない第２
絶縁体と、 前記プログラム可能な材料の前記第２部分を覆いかつ前
記第２部分と接触し、かつ前記第２絶縁体を覆う第２電
極とを有することを特徴とするアンチヒューズ構造。 - 【請求項３０】前記プログラム可能な材料の前記開口部
の前記底部を覆う部分が、前記開口部の隅から離れた前
記第２部分より前記開口部の隅に近い前記第１部分にお
いてより薄い厚さを有する層を形成することを特徴とす
る請求項29に記載の構造。 - 【請求項３１】前記第２電極が、 第１導電性材料と、 前記第１導電性材料が前記プログラム可能な材料内にス
パイクすることを減少させるためまたは防止するため
に、前記第１導電性材料を前記プログラム可能な材料か
ら分離する導電性バリア材料とを有し、 前記第２絶縁体が、前記開口部の底部を覆う前記プログ
ラム可能な材料と前記開口部の側壁とによって形成され
るステップを滑らかにして、前記バリア材料の前記ステ
ップの部分における被覆を改善することを特徴とする請
求項29に記載の構造。 - 【請求項３２】プログラム可能な相互接続構造であっ
て、 第１導体と、 開口部を備え、かつ前記第１導体の上に配置された絶縁
層と、 前記構造がプログラムされていないときに非導通状態で
あり、かつ前記構造がプログラムされたときに導電性の
通路を提供する、前記開口部の側壁及び底面を覆うプロ
グラム可能な材料であって、前記開口部の前記側壁及び
底面の側壁に沿った部分を覆う第１部分と、前記開口部
の前記底面を覆う前記第１部分以外の部分である第２部
分とを有する、該プログラム可能な材料と、 前記プログラム可能な材料の第１部分を覆う前記開口部
内のスペーサと、 前記スペーサを覆い、かつ前記開口部の前記底面の前記
プログラム可能な材料の第２部分を覆いかつ前記第２部
分と接触する第２導体とを有することを特徴とするプロ
グラム可能な相互接続構造。 - 【請求項３３】前記プログラム可能な材料がアモルファ
スシリコンからなることを特徴とする請求項32に記載の
プログラム可能な相互接続構造。 - 【請求項３４】前記開口部の前記側壁が、前記開口部の
前記底面に隅を形成し、 前記アモルファスシリコンが、前記隅から離れた前記底
部の部分よりも前記隅に於てより薄い厚さを有する層を
形成し、 前記スペーサが、前記隅の部分に対応してステップをな
す前記アモルファスシリコンの上の表面の部分を滑らか
にすることを特徴とする請求項33に記載のプログラム可
能な相互接続構造。 - 【請求項３５】前記プログラム可能な材料が前記開口部
の前記側壁を覆う第１部分と、前記開口部の前記底面を
覆う第２部分とを有し、 前記第１部分及び前記第２部分がステップを形成し、 前記スペーサが前記ステップを滑らかにすることを特徴
とする請求項32に記載のプログラム可能な相互接続構
造。 - 【請求項３６】前記第２導体が、 導電性材料と、 前記導電性材料が前記プログラム可能な材料内にスパイ
クすることを防止するために、前記導電性材料を前記プ
ログラム可能な材料から分離するバリアメタルとを有す
ることを特徴とする請求項32に記載のプログラム可能な
相互接続構造。 - 【請求項３７】前記導電性材料がアルミニウムからな
り、 前記プログラム可能な材料がアモルファスシリコンから
なることを特徴とする請求項36に記載のプログラム可能
な相互接続構造。 - 【請求項３８】前記スペーサが絶縁体からなることを特
徴とする請求項32に記載のプログラム可能な相互接続構
造。 - 【請求項３９】プログラム可能な集積回路であって、 基層内に回路要素を備えた半導体構造と、 前記基層を覆い、かつ選択された回路要素に接続された
第１レベルのラウティングチャネルを提供するべくパタ
ーンされた第１導電層と、 前記第１導電層を覆う第１絶縁層と、 前記第１絶縁層を覆い、かつ選択された回路要素と接続
され、かつ１個または複数のアンチヒューズの集合を有
するプログラム可能な相互接続構造とを有し、かつ 前記アンチヒューズの集合が、互いに接続された第１電
極と、前記第１電極の上側に設けられた第２電極とを各
々が備えた複数のアンチヒューズを有し、 前記プログラム可能な相互接続構造が、前記第１電極と
前記第１導電層との間の接続の電気抵抗を低下させるべ
く、前記第１電極と前記第１導電層との間を接続する、
間隔を置いて設けられた複数の接続導体を更に有するこ
とを特徴とするプログラム可能な集積回路。 - 【請求項４０】前記第１電極が、前記第１絶縁層を覆う
第２導電層によって提供され、 各アンチヒューズが、前記第２導電層を覆い、前記第２
導電層に接触するプログラム可能な材料を有し、前記プ
ログラム可能な材料が、プログラムされていないときに
非導通状態であり、プログラムされているときに前記第
１電極と前記第２電極とを電気的に接続する導電性の通
路を提供し、 前記プログラム可能な相互接続構造が第３導電層を有
し、 前記第３導電層が、 前記プログラム可能な材料を覆い、前記プログラム可能
な材料に接続した前記アンチヒューズの前記第２電極と
なる第１の部分と、 前記接続導体を提供し、かつ選択された回路要素に接続
された第２レベルのラウティングチャネルを提供する第
２の部分とを有することを特徴とする請求項39に記載の
プログラム可能な集積回路。 - 【請求項４１】前記第２導電層を覆い、かつ前記アンチ
ヒューズのそれぞれの位置において前記第１電極に達す
る開口部を備えた第２絶縁層を有し、 前記プログラム可能な材料が、前記開口部の底部におい
て前記第１電極と前記開口部の側壁の一部を覆う形態で
設けられ、 前記アンチヒューズのそれぞれにおいて、前記プログラ
ム可能な材料の上に、前記開口部の側壁及び底面の側壁
に沿った隅の部分の上の前記プログラム可能な材料の部
分を覆う形態で設けられたスペーサを有し、 前記スペーサが、その上の前記第３導電層に覆われかつ
接触されていることを特徴とする請求項40に記載のプロ
グラム可能な集積回路。 - 【請求項４２】前記プログラム可能な材料を覆い、かつ
前記第３導電層によって覆われる第２絶縁層であって、
各アンチヒューズの位置において前記第２絶縁層を貫通
し、前記プログラム可能な材料に達する開口部を有す
る、該第２絶縁層を有し、 各前記開口部に対して、前記第３導電層が前記開口部内
に突出した部分を有し、前記第３導電層の前記開口部内
に突出した部分が、前記プログラム可能な材料を覆い、
かつ前記プログラム可能な材料に接触していることを特
徴とする請求項40に記載のプログラム可能な集積回路。 - 【請求項４３】前記プログラム可能な材料がアモルファ
スシリコンからなることを特徴とする請求項40に記載の
プログラム可能な集積回路。 - 【請求項４４】プログラム可能な集積回路の製造方法で
あって、 基層内に回路要素を形成する過程と、 選択された回路要素に接続された第１レベルのラウティ
ングチャネルを形成するべく、第１導電層を前記基層の
上に堆積し、かつパターンする過程と、 前記第１導電層を覆う第１絶縁層を形成する過程と、 前記第１絶縁層を覆い、かつ選択された回路要素に接続
され、かつ１個または複数のアンチヒューズを有するプ
ログラム可能な相互接続構造を形成する過程とを有し、
かつ プログラム可能な相互接続構造を形成する前記過程が、 各アンチヒューズに第１電極を提供し、かつ前記第１絶
縁層を覆う導体を形成する過程と、 前記導体を覆う第２絶縁層を形成する過程と、 選択された位置で前記第２絶縁層を通して、前記導体に
達する第１開口部と、前記導体に達する第２開口部とを
形成する過程と、 後に前記アンチヒューズが形成される位置に、前記導体
を覆うプログラム可能な材料を形成する過程と、 前記第２絶縁層及び前記第１絶縁層を貫通し、前記第１
導電層に達する第３開口部を形成する過程と、 第２導電層を堆積しかつパターンする過程であって、前
記第２導電層が、前記第１開口部内で前記プログラム可
能な材料を覆いかつ前記プログラム可能な材料に接触
し、各アンチヒューズに第２電極を提供する第１の部分
と、前記第２開口部において導体に接触し、選択された
回路要素に接続された第２レベルの導電性ラウティング
チャネルを提供するとともに、前記第３開口部において
前記第１導電層と接続し、前記導体と前記第１導電層と
の間を低い電気抵抗で接続する接続導体を提供する、前
記第１の部分から電気的に絶縁された第２の部分とを有
する、該第２導電層を堆積しかつパターンする過程とを
有し、 前記プログラム可能な材料が、プログラムされていない
ときに非導通状態であり、プログラムされているときに
前記第１電極と前記第２電極とを電気的に接続する導電
性の通路を提供することを特徴とするプログラム可能な
集積回路の製造方法。 - 【請求項４５】前記プログラム可能な材料を形成する過
程が、 前記プログラム可能な材料を前記第２絶縁層の上に堆積
する過程と、 前記プログラム可能な材料が、前記第１開口部の側壁を
覆い、かつ前記第１開口部の底部の導体の部分を覆う形
態になるように、前記プログラム可能な材料をパターン
する過程と、 前記第２導電層を堆積する前に、前記第１開口部におい
て前記プログラム可能な材料の前記開口部の前記側壁を
覆う部分を覆い、かつ前記プログラム可能な材料の前記
開口部の底部を覆う部分における側壁に沿った隅の一部
分を覆うスペーサを形成する過程とを更に有することを
特徴とする請求項44に記載の製造方法。 - 【請求項４６】プログラム可能な集積回路の製造方法で
あって、 基層内に回路要素を形成する過程と、 選択された回路要素に接続された第１レベルのラウティ
ングチャネルを形成するべく、第１導電層を前記基層の
上に堆積し、かつパターンする過程と、 前記第１導電層を覆う第１絶縁層を形成する過程と、 前記第１絶縁層を覆い、かつ選択された回路要素に接続
され、かつ１個または複数のアンチヒューズを有するプ
ログラム可能な相互接続構造を形成する過程とを有し、
かつ プログラム可能な相互接続構造を形成する前記過程が、 各アンチヒューズに第１電極を提供し、かつ前記第１絶
縁層を覆う導体を形成する過程と、 前記導体を覆うプログラム可能な材料を形成する過程
と、 前記プログラム可能な材料の上に第２絶縁層を形成する
過程と、 選択された位置で前記第２絶縁層を通して前記プログラ
ム可能な材料に達する第１開口部と、前記導体に達する
第２開口部とを形成する過程と、 前記第２絶縁層及び前記第１絶縁層を貫通し、前記第１
導電層に達する第３開口部を形成する過程と、 第２導電層を堆積しかつパターンする過程であって、前
記第２導電層が、前記第１開口部内で前記プログラム可
能な材料を覆いかつ前記プログラム可能な材料に接触
し、各アンチヒューズに第２電極を提供する第１の部分
と、前記第２開口部において導体に接触し、選択された
回路要素に接続された第２レベルの導電性ラウティング
チャネルを提供するとともに、前記第３開口部において
前記第１導電層と接続し、前記導体と前記第１導電層と
の間を低い電気抵抗で接続する接続導体を提供する、前
記第１の部分から電気的に絶縁された第２の部分とを有
する、該第２導電層を堆積しかつパターンする過程とを
有し、 前記プログラム可能な材料が、プログラムされていない
ときに非導通状態であり、プログラムされているときに
前記第１電極と前記第２電極とを電気的に接続する導電
性の通路を提供することを特徴とするプログラム可能な
集積回路の製造方法。 - 【請求項４７】前記プログラム可能な材料がアモルファ
スシリコンからなることを特徴とする請求項44に記載の
製造方法。 - 【請求項４８】前記第１導電層がアルミニウムからな
り、前記導体がチタン−タングステンからなることを特
徴とする請求項44に記載の製造方法。 - 【請求項４９】前記第１絶縁層の一部が前記導体によっ
て被覆されず、 第３開口部を形成する前記過程が、前記第１絶縁層の前
記被覆されていない部分を通して前記第３開口部を形成
する過程を有することを特徴とする請求項44に記載の製
造方法。 - 【請求項５０】前記プログラム可能な材料がアモルファ
スシリコンからなることを特徴とする請求項46に記載の
製造方法。 - 【請求項５１】前記第１導電層がアルミニウムからな
り、前記導体がチタン−タングステンからなることを特
徴とする請求項46に記載の製造方法。 - 【請求項５２】前記第１絶縁層の一部が前記導体によっ
て被覆されず、 第３開口部を形成する前記過程が、前記第１絶縁層の前
記被覆されていない部分を通して前記第３開口部を形成
する過程を有することを特徴とする請求項46に記載の製
造方法。
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1992
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