JPS6390842A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6390842A JPS6390842A JP23685986A JP23685986A JPS6390842A JP S6390842 A JPS6390842 A JP S6390842A JP 23685986 A JP23685986 A JP 23685986A JP 23685986 A JP23685986 A JP 23685986A JP S6390842 A JPS6390842 A JP S6390842A
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- JP
- Japan
- Prior art keywords
- wiring
- wirings
- semiconductor integrated
- input
- capacity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 230000007257 malfunction Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
近年、半導体集積回路は、大規模化、高密度化が進み配
線本数の増加、配線間距離の短縮という方向にある。従
来、配線の持つ容量に電荷を蓄える事で一時的にデータ
を保持する複数の配線において、互いに隣り合った配線
間にも分布容量が存在するため、隣接する配線の電位の
変化による影響を受けないためには、各配線間の距離を
誤動作しない程度まで広げなければならなかった。以下
２本の平行配線を持ち、−時的にデータを保持する回路
を例として説明する。
線本数の増加、配線間距離の短縮という方向にある。従
来、配線の持つ容量に電荷を蓄える事で一時的にデータ
を保持する複数の配線において、互いに隣り合った配線
間にも分布容量が存在するため、隣接する配線の電位の
変化による影響を受けないためには、各配線間の距離を
誤動作しない程度まで広げなければならなかった。以下
２本の平行配線を持ち、−時的にデータを保持する回路
を例として説明する。
第５図に、−時的にデータを保持する回路の一例を示し
、第４図は第５図の回路の、２本の平行な配線１，２を
含む断面図である。
、第４図は第５図の回路の、２本の平行な配線１，２を
含む断面図である。
ＰチャネルトランジスタＴ３及びＴ４にクロック信号φ
１が入力それ、ＮチャネルトランジスタＴ１及びＴ２に
それぞれ人力１１及び入力１２が入力され、Ｐチャネル
トランジスタＴ３とＮチャネルトランジスタＴ１のトレ
イン側が配線１に接続され、ＰチャネルトランジスタＴ
４とＮチャネルトランジスタＴ２のドレイン側が配線２
に接続されている。容量Ｃ２及び容量Ｃ３は配線１及び
配線２と半導体基板間の容量である。配線１と配線２の
間には容量Ｃ１が形成される。
１が入力それ、ＮチャネルトランジスタＴ１及びＴ２に
それぞれ人力１１及び入力１２が入力され、Ｐチャネル
トランジスタＴ３とＮチャネルトランジスタＴ１のトレ
イン側が配線１に接続され、ＰチャネルトランジスタＴ
４とＮチャネルトランジスタＴ２のドレイン側が配線２
に接続されている。容量Ｃ２及び容量Ｃ３は配線１及び
配線２と半導体基板間の容量である。配線１と配線２の
間には容量Ｃ１が形成される。
第６図は第５図の回路の動作例を示したタイミングチャ
ートである。クロック信号１がロウレベルのとき、Ｐチ
ャネルトランジスＴ３及びＴ４は共にオンし、その結果
、配線１及び配線２はハイレベルにプリチャージされる
。次にタロツク信号φ１がハイレベルになり、入力１１
は、ロウレベルから変化せず、入力１２がロウレベルか
らハイレベルに変化したとき、Ｎチャネルトランジスタ
下２がオンし、配線２はハイレベルからロウレベルに変
化する。この時、配線ｌと配線２の間の容量Ｃ１の影響
で配線１の電位は△Ｖ−Ｃ１／（ｃ２＋Ｃ３＋Ｃ，）ｘ
ｖだけ低下する。容量Ｃ。
ートである。クロック信号１がロウレベルのとき、Ｐチ
ャネルトランジスＴ３及びＴ４は共にオンし、その結果
、配線１及び配線２はハイレベルにプリチャージされる
。次にタロツク信号φ１がハイレベルになり、入力１１
は、ロウレベルから変化せず、入力１２がロウレベルか
らハイレベルに変化したとき、Ｎチャネルトランジスタ
下２がオンし、配線２はハイレベルからロウレベルに変
化する。この時、配線ｌと配線２の間の容量Ｃ１の影響
で配線１の電位は△Ｖ−Ｃ１／（ｃ２＋Ｃ３＋Ｃ，）ｘ
ｖだけ低下する。容量Ｃ。
が大きいと、△Ｖの値が大きくなり、誤動作してしまう
。
。
従来の半導体集積回路においては、同一層隣接した配線
同士の分布容量により誤動作を招く。したがって誤動作
を避けるためには、各配線の間隔を広げなければならず
配線面積が増加するという欠点がある。
同士の分布容量により誤動作を招く。したがって誤動作
を避けるためには、各配線の間隔を広げなければならず
配線面積が増加するという欠点がある。
本発明の目的は、以上の欠点を解決し配線面積を増加さ
せることなくかつ誤動作を起こさない半導体集積回路を
提供することにある。
せることなくかつ誤動作を起こさない半導体集積回路を
提供することにある。
本発明の半導体集積回路は、同一層の少なくとも２本の
平行配線と、前記平行配線の下層及び上層のうち少なく
とも一方に絶縁膜を介して形成され、かつ一定の電位に
固定された配線層を具備している。
平行配線と、前記平行配線の下層及び上層のうち少なく
とも一方に絶縁膜を介して形成され、かつ一定の電位に
固定された配線層を具備している。
以下、本発明の詳細を、その実施例につき図面を参照し
て説明する。
て説明する。
第１図は本発明の一実施例の断面図であり、配線１と配
線２は同一層の平行配線である。配線ｌ。
線２は同一層の平行配線である。配線ｌ。
２はその容量に電荷を蓄える事で一時的にデータを保持
するものである。さらに配線１及び配線２の下層及び上
層に一定電位に固定された配線層３及び配線層４を配置
する。
するものである。さらに配線１及び配線２の下層及び上
層に一定電位に固定された配線層３及び配線層４を配置
する。
第２図では配線層３及び配線層４は例としてＧＮＤに接
続されているが、電位が一定の電極ならば、電圧の値に
関係なく接続可能である。
続されているが、電位が一定の電極ならば、電圧の値に
関係なく接続可能である。
第４図の断面図に示す従来例と本実施例を比較すると、
本実施例は配線１及び配線２の間に形成される容量Ｃ４
は、一定電位に固定された配線層３及び配線層４のシー
ルド効果によって配線層３及び配線層４が無い場合に比
較して非常に小さくなる。
本実施例は配線１及び配線２の間に形成される容量Ｃ４
は、一定電位に固定された配線層３及び配線層４のシー
ルド効果によって配線層３及び配線層４が無い場合に比
較して非常に小さくなる。
第２図は本実施例の回路を含む模式図で、第３図は第２
図の回路の動作を示すタイミングチャートである。クロ
ック信号φ１がロウレベルめとき、Ｐチャネルトランジ
スタＴ３及びＴ４が共にオンし、その結果、配線１及び
配線２はハイレベルにプリチャージされる。次にクロッ
ク信号φ１がハイレベルとなり、入力１１はロウレベル
から変化せず、入力１２がロウレベルからハイレベルに
変化したとき、Ｎチャネル１〜ランジスタＴ２がオンし
、配線２はハイレベルからロウレベルに変化する。この
時、配線２が変化することにより、配線１も、配線間の
容量Ｃ４により影響を受けるが、その容量はＣ２と比べ
、小さな値なので誤動作するまでには至らない。
図の回路の動作を示すタイミングチャートである。クロ
ック信号φ１がロウレベルめとき、Ｐチャネルトランジ
スタＴ３及びＴ４が共にオンし、その結果、配線１及び
配線２はハイレベルにプリチャージされる。次にクロッ
ク信号φ１がハイレベルとなり、入力１１はロウレベル
から変化せず、入力１２がロウレベルからハイレベルに
変化したとき、Ｎチャネル１〜ランジスタＴ２がオンし
、配線２はハイレベルからロウレベルに変化する。この
時、配線２が変化することにより、配線１も、配線間の
容量Ｃ４により影響を受けるが、その容量はＣ２と比べ
、小さな値なので誤動作するまでには至らない。
以上説明したように本発明は、同一層の少なくとも２本
の平行配線と、前記平行配線の下層及び上層の少なくと
も一方に絶縁膜を介して形成され、かつ一定電位に固定
された配線層を具備することにより、配線間の容量が減
少することによって隣接する配線からの電圧変化による
影響を受けず回路が誤動作しないという効果がある。
の平行配線と、前記平行配線の下層及び上層の少なくと
も一方に絶縁膜を介して形成され、かつ一定電位に固定
された配線層を具備することにより、配線間の容量が減
少することによって隣接する配線からの電圧変化による
影響を受けず回路が誤動作しないという効果がある。
第１図、第２図は本発明の一実施例の断面図。
模式図、第３図は第２図の動作を示すタイミングチャー
ト、第４図、第５図は従来例の断面図２回路図、第６図
は第５図の動作を示すタイミングチャートである。 １．２・・・配線、３．４・・・配線層、５・・・絶縁
物、Ｔ、、Ｔ２・・・Ｎチャネルトランジスタ、φ１・
・・クロック信号、Ｔ、、Ｔ４・・・Ｐチャネルトラン
ジスタ、■・・・入力電圧、Ｃ，、Ｃ４・・・配線１と
配線２の間に形成される容量、Ｃ２・・・配線１と半導
体基板間の容量、Ｃ３・・・配線２と半導体基板間の容
量。 第２７ 第３ 図 第Ｓ 図
ト、第４図、第５図は従来例の断面図２回路図、第６図
は第５図の動作を示すタイミングチャートである。 １．２・・・配線、３．４・・・配線層、５・・・絶縁
物、Ｔ、、Ｔ２・・・Ｎチャネルトランジスタ、φ１・
・・クロック信号、Ｔ、、Ｔ４・・・Ｐチャネルトラン
ジスタ、■・・・入力電圧、Ｃ，、Ｃ４・・・配線１と
配線２の間に形成される容量、Ｃ２・・・配線１と半導
体基板間の容量、Ｃ３・・・配線２と半導体基板間の容
量。 第２７ 第３ 図 第Ｓ 図
Claims (1)
- 同一層の少なくとも２本の平行配線と、前記平行配線
の下層及び上層のうち少なくとも一方に絶縁膜を介して
形成され、かつ一定電位に固定された配線層とを具備す
る事を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23685986A JPS6390842A (ja) | 1986-10-03 | 1986-10-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23685986A JPS6390842A (ja) | 1986-10-03 | 1986-10-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6390842A true JPS6390842A (ja) | 1988-04-21 |
Family
ID=17006857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23685986A Pending JPS6390842A (ja) | 1986-10-03 | 1986-10-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6390842A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5910684A (en) * | 1995-11-03 | 1999-06-08 | Micron Technology, Inc. | Integrated circuitry |
| US6091150A (en) * | 1996-09-03 | 2000-07-18 | Micron Technology, Inc. | Integrated circuitry comprising electrically insulative material over interconnect line tops, sidewalls and bottoms |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59144171A (ja) * | 1983-02-07 | 1984-08-18 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6035537A (ja) * | 1983-08-08 | 1985-02-23 | Nec Corp | 半導体集積回路 |
-
1986
- 1986-10-03 JP JP23685986A patent/JPS6390842A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59144171A (ja) * | 1983-02-07 | 1984-08-18 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6035537A (ja) * | 1983-08-08 | 1985-02-23 | Nec Corp | 半導体集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5910684A (en) * | 1995-11-03 | 1999-06-08 | Micron Technology, Inc. | Integrated circuitry |
| US6066553A (en) * | 1995-11-03 | 2000-05-23 | Micron Technology, Inc. | Semiconductor processing method of forming electrically conductive interconnect lines and integrated circuitry |
| US6432813B1 (en) | 1995-11-03 | 2002-08-13 | Micron Technology, Inc. | Semiconductor processing method of forming insulative material over conductive lines |
| US6091150A (en) * | 1996-09-03 | 2000-07-18 | Micron Technology, Inc. | Integrated circuitry comprising electrically insulative material over interconnect line tops, sidewalls and bottoms |
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