JPH0572744B2 - - Google Patents

Info

Publication number
JPH0572744B2
JPH0572744B2 JP59004927A JP492784A JPH0572744B2 JP H0572744 B2 JPH0572744 B2 JP H0572744B2 JP 59004927 A JP59004927 A JP 59004927A JP 492784 A JP492784 A JP 492784A JP H0572744 B2 JPH0572744 B2 JP H0572744B2
Authority
JP
Japan
Prior art keywords
line
integrated circuit
lines
conductor line
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59004927A
Other languages
English (en)
Other versions
JPS59136948A (ja
Inventor
Shooji Masakazu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
AT&T Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&T Technologies Inc filed Critical AT&T Technologies Inc
Publication of JPS59136948A publication Critical patent/JPS59136948A/ja
Publication of JPH0572744B2 publication Critical patent/JPH0572744B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 本発明は集積回路要素にタインミングパルスを
供給するための少くとも１個のクロツク分配線を
含む集積回路チツプに係る。
超大規模集積（VLSI）半導体チツプの要素の
大きさが減少し、動作周波数が増すにつれ、当業
者は“クロツクスユー”として知られる問題が、
より議論されるようになつた。クロツクスキユー
はタインミングパルスが、設計された到着時刻か
ら集積回路要素に到着する時間のずれである。
この問題は、約１ミクロンの要素の大きさおよ
び25メガヘルツ（ＭHz）の動作において、許容さ
れなくなる。
クロツクスキユーを減すためのほとんどの努力
は、等距離または非常に短距離のクロツク分配線
を作成することに向けられてきた。この目的のた
めに、多くの集積回路チツプは集積部分としてク
ロツク源を有する。遅延補償要素がしばしば導入
された。しかし、ある種の予期されない伝搬遅延
が起こり、より高い周波数でこれらの効果はより
有害になることがわかつた。
これらの問題は、本発明に従う集積回路チツプ
により解決される。本発明に従う集積回路は、ク
ロツク分配線の相対する側に固定されたｄ−ｃ電
位に保つのに適した第１および第２の線を含み、
第１および第２の線は密接に隣接し、クロツク分
配線に平行であることを特徴とする。
第１図は周知のフオトリソグラフイ技術によ
り、半導体チツプ１０中に規定した典型的な集積
回路マイクロプロセツサを示す。マイクロプロセ
ツサは制御部１１、論理部１２およびデータパス
部１３から成る。制御および論理部はワイヤリン
グパターン１５により相互接続されている。
第２図は第１図のワイヤリングパターン１５の
拡大された一部を示す。パターンは３個の表示線
２１，２２および２３を示す、インバータ２４，
２５，２６および２７にある種の論理回路を表わ
す線の単部に接続され、その具体的な性質は本発
明を理解する上で重要ではない。別の接地バス２
８も示されている。設置バス２８は通常リード２
９により、チツプキヤリヤ（図示されていない）
上の外部端子に接続されている。バス２８とワイ
ヤリングパターンの任意の線の間には、電気的接
続がないことに注意されたい。
第３図は第２図に示されたマイクロプロセツサ
の、図中の破線１−１″に沿つてとつた一部分の
断面を示す。線２１，２２および２３はチツプの
一部であるシリコン基板層３１上の酸化物表面層
３０の上に規定された金属から成る。金属パター
ンは通常のように、窒化物層３２で被覆されてい
る。誘電率εは窒化物に対し７，５、酸化物にし
３，７と仮定する。また、線２１，２２および２
３のそれぞれの断面は正方形で、線間の間隔は酸
化物層の厚さと正方形の一辺にほぼ等しい。寄生
容量は容量３５，３６および３７で表わされる。
線２２が経験する最悪の場合の容量C22Wは、 C22W＝C37＋4C36 (1) である。ここで、C37およびC36はそれそれ容量３
７および３６の容量である。最悪の場合は、中央
線２２および線２１，２３が同時に対応する極性
にスイツチしたときに起る。一方、最善の場合の
容量は、 C22B＝C37 (2) で表わされる。最善の場合は３個の容量すべてが
同時に同じ極性にスイツチしたときに起る。それ
は次のように示される。
C22W／C22B＝５ (3) C35＝C36と仮定した。容量のそのような大きな
不確定さが生じる可能性は小さいが、50パーセン
ト程度の不確定さは起り、回路動作に大きな影響
をおよぼす。線２２がクロツク分配線である場
合、クロツクパルスに予期できないずれが起る。
１ミクロン技術のVLFIチツプの場合、クロツク
スキユーは通常不確定なクロツク分配線の容量で
全体が決まるであろう。
第４図はそれぞれ第２図の線２１，２２および
２３に対応する３本の線４１，４２および４３を
含む第１図のワイヤ部分１５の一部を示す。図ま
たは、線４２のいずれかの側に配置された２つの
追加された導電体線４４および４５を示し、それ
らの基本的な機能は本発明の原理に従い、線４１
または４３のいずれかから、線４２を静電的に遮
蔽することである。図または、第２図の接地バス
２８に対応し、ワイヤ４９により外部電極にワイ
ヤボンドするのに適した接地バス４８を示す。線
４４および４５は本質的に接地に保たれるよう
に、図示されているごとく、接地バス４８に直接
接続されている。
第５図は本発明の別の実施例を示し、３本の線
５１，５２および５３は第２図の線２１，２２お
よび２３に対応する。この場合の設置バス５４は
線５１および５２の間に配置され、それらの間の
遮蔽として適切に働く。第４図の線４５に対応す
る遮蔽線５５は、線５３から線５２を遮蔽するた
めに使用され、接地バスに接続され、さらにリー
ドワイヤ５６より、外部端子５７に接続されてい
る。この実施例から、接地バスそれ自身は追加さ
れた接地線（第４図の線４４と同様）として用い
るよりは、クロツク分配線５２を遮蔽する補助と
して用いてもよい。
第６図は第４図の線４４および４５のような追
加された接地線の必要性を除くために、クロツク
分配線を遮蔽するため接地およびパワーバスが用
いられる実施例を示す。クロツク分配線６２はパ
ワーバス６３および接地バス６４により遮蔽され
ている。線６５は第４図の線４１に対応し、バス
６３および６４はそれぞれ第４図の線４４および
４５に対応する。パワーおよび接地バス６３およ
び６４はそれぞれリード線６６および６７を通し
て、端子に接続されている。第６図の実施例か
ら、適切な遮蔽は接地線を加えることなく、クロ
クウ分配線およびパワーバスまたは接地バスの一
方または両方の配置を変えることにより得られる
ことが明らかである。
所望の静電遮蔽はいずれかいの導電体により保
護すべき線を封じることにより実現でき、対のそ
れぞれは固定されたｄ−ｃ電位に保たれ、それは
接地バス、パワーバスまたは任意のｄ−ｃ電圧に
保たれた単純な導電体である。
このような方式でどの程度のクロツク分配線を
遮蔽する必要があるかは、典型的な場合多くの要
因の関数である。本発明はそのような線のかなり
の部分を遮蔽する必要があるとき、特に関心がも
たれる。
第４図、第５図または第６図の実施例のいずれ
か一つのクロツク分配線の容量負荷は比較的低
い。特に−ミクロン技術の場合、3pfの容量負荷
が得られ、ゼロに近いクロツクスキーが実現され
る。
【図面の簡単な説明】
第１図は、マイクロプロセツサの構成の略図で
あり、第２図は、第１図示のマイクロプロセツサ
の一部の拡大平面図であり、第３図は、第２図示
の部分の断面図であり、第４図、第５図及び第６
図は、本発明の教示に従つたマイクロプロセツサ
の同様の部分に対する交互の書き込みパターンの
拡大平面図である。 〔主要部分の符号の説明〕、クロツク分配線…
…４２、第１の線……４４、第２の線……４５、
第２のパルスキヤリ線……４１、第３のパルスキ
ヤリ線……４３、接地バス……６４、パワーバス
……６３。

Claims (1)

  1. 【特許請求の範囲】 １ パルスを伝搬させるために作られたパルス導
    体線（例えば、６２）を有し、かつそれぞれが第
    １および第２の固定されたＤ−Ｃ電位に維持され
    るように作られた第１および第２の導体線（例え
    ば、６３，６４）を有する集積回路において、 少なくとも１つの別の導体線（例えば、６５）
    を含み、第１および第２の導体線（例えば６３，
    ６４）が該パルス導体線（例えば６２）の相対す
    る側に位置づけられ、これにより別の導体線（例
    えば、６５）がパルス導体線（例えば、６２）か
    らシールドされることを特徴とする集積回路。 ２ 特許請求の範囲第１項に記載の回路におい
    て、 第１の導体線（例えば、６３）は接地バスであ
    ることを特徴とする集積回路。 ３ 特許請求の範囲第２項に記載の回路におい
    て、 第２の導体線（例えば、６４）はパワーバスで
    あることを特徴とする集積回路。 ４ 特許請求の範囲第１項に記載の回路におい
    て、 パルス導体線（例えば、６２）の幅が、該線
    （例えば、６２）と該第１および第２導体線（例
    えば６３，６４）との間の間隔に少なくとも近似
    的に等しいことをさらに特徴とする集積回路。 ５ 特許請求の範囲第１項に記載の回路におい
    て、 別の導体線（例えば、６５）が信号を伝搬させ
    るように作られていることをさらに特徴とする集
    積回路。
JP59004927A 1983-01-18 1984-01-17 集積回路チツプ Granted JPS59136948A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/458,769 US4514749A (en) 1983-01-18 1983-01-18 VLSI Chip with ground shielding
US458769 1999-12-10

Publications (2)

Publication Number Publication Date
JPS59136948A JPS59136948A (ja) 1984-08-06
JPH0572744B2 true JPH0572744B2 (ja) 1993-10-12

Family

ID=23822007

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59004927A Granted JPS59136948A (ja) 1983-01-18 1984-01-17 集積回路チツプ

Country Status (6)

Country Link
US (1) US4514749A (ja)
JP (1) JPS59136948A (ja)
DE (1) DE3401181C2 (ja)
FR (1) FR2547676B1 (ja)
GB (1) GB2134708B (ja)
NL (1) NL191912C (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4649417A (en) * 1983-09-22 1987-03-10 International Business Machines Corporation Multiple voltage integrated circuit packaging substrate
JPS60134440A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体集積回路装置
US4885628A (en) * 1984-08-22 1989-12-05 Hitachi, Ltd. Semiconductor integrated circuit device
JPH0728365B2 (ja) * 1984-11-05 1995-03-29 株式会社東芝 密着型イメ−ジセンサ
CA1246755A (en) * 1985-03-30 1988-12-13 Akira Miyauchi Semiconductor device
JPS6341048A (ja) * 1986-08-06 1988-02-22 Mitsubishi Electric Corp 標準セル方式大規模集積回路
JPS6448035U (ja) * 1987-09-18 1989-03-24
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
JPH021928A (ja) * 1988-06-10 1990-01-08 Toshiba Corp 半導体集積回路
US5428242A (en) * 1988-11-22 1995-06-27 Seiko Epson Corporation Semiconductor devices with shielding for resistance elements
US5301349A (en) * 1988-12-28 1994-04-05 Kabushiki Kaisha Toshiba Single chip computer having ground wire formed immediately parallel a data bus and drivers formed directly under the data bus for high speed data transfer
US4947235A (en) * 1989-02-21 1990-08-07 Delco Electronics Corporation Integrated circuit shield
JPH02263462A (ja) * 1989-04-03 1990-10-26 Mitsubishi Electric Corp 半導体装置
DE3941679A1 (de) * 1989-12-18 1991-06-27 Telefunken Electronic Gmbh Fotomodul
US5027183A (en) * 1990-04-20 1991-06-25 International Business Machines Isolated semiconductor macro circuit
JPH04267586A (ja) * 1991-02-22 1992-09-24 Nec Corp 同軸配線パターンおよびその形成方法
JPH05136125A (ja) * 1991-11-14 1993-06-01 Hitachi Ltd クロツク配線及びクロツク配線を有する半導体集積回路装置
KR940008132B1 (ko) * 1991-11-28 1994-09-03 삼성전자 주식회사 신호선간의 잡음을 억제하는 메모리 소자
US5329188A (en) * 1991-12-09 1994-07-12 Cray Research, Inc. Clock pulse measuring and deskewing system and process
JPH0629393A (ja) * 1992-05-12 1994-02-04 Nec Corp 半導体集積回路
US5629840A (en) * 1992-05-15 1997-05-13 Digital Equipment Corporation High powered die with bus bars
JP2854757B2 (ja) * 1992-06-17 1999-02-03 三菱電機株式会社 半導体パワーモジュール
JPH0677403A (ja) * 1992-08-26 1994-03-18 Mitsubishi Electric Corp 半導体集積回路装置及びその設計方法
DE69306919T2 (de) * 1992-11-18 1997-05-15 Fuji Electric Co Ltd Halbleiter-Umwandlungsvorrichtung
JPH0758301A (ja) * 1993-08-13 1995-03-03 Oki Electric Ind Co Ltd 半導体集積回路装置
GB2286286B (en) * 1993-12-31 1998-05-27 Hyundai Electronics Ind Improvements in or relating to the fabrication of semiconductor devices
IT1272933B (it) * 1994-01-28 1997-07-01 Fujitsu Ltd Dispositivo a circuito integrato di semiconduttore
US5896055A (en) * 1995-11-30 1999-04-20 Matsushita Electronic Industrial Co., Ltd. Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines
JP2921463B2 (ja) * 1996-01-30 1999-07-19 日本電気株式会社 半導体集積回路チップ
US6087728A (en) * 1996-06-27 2000-07-11 Intel Corporation Interconnect design with controlled inductance
JP3501620B2 (ja) * 1997-05-26 2004-03-02 株式会社 沖マイクロデザイン 半導体集積回路
US6480548B1 (en) 1997-11-17 2002-11-12 Silicon Graphics, Inc. Spacial derivative bus encoder and decoder
US6307252B1 (en) 1999-03-05 2001-10-23 Agere Systems Guardian Corp. On-chip shielding of signals
KR20010009697A (ko) 1999-07-13 2001-02-05 윤종용 차폐선을 구비한 반도체 집적회로
US6775339B1 (en) 1999-08-27 2004-08-10 Silicon Graphics, Inc. Circuit design for high-speed digital communication
EP1113368A3 (en) * 1999-12-27 2001-09-26 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit with cache
US7031420B1 (en) 1999-12-30 2006-04-18 Silicon Graphics, Inc. System and method for adaptively deskewing parallel data signals relative to a clock
US6417713B1 (en) 1999-12-30 2002-07-09 Silicon Graphics, Inc. Programmable differential delay circuit with fine delay adjustment
US6839856B1 (en) 2000-07-20 2005-01-04 Silicon Graphics, Inc. Method and circuit for reliable data capture in the presence of bus-master changeovers
US6779072B1 (en) 2000-07-20 2004-08-17 Silicon Graphics, Inc. Method and apparatus for accessing MMR registers distributed across a large asic
US6831924B1 (en) 2000-07-20 2004-12-14 Silicon Graphics, Inc. Variable mode bi-directional and uni-directional computer communication system
US7333516B1 (en) 2000-07-20 2008-02-19 Silicon Graphics, Inc. Interface for synchronous data transfer between domains clocked at different frequencies
US6496048B1 (en) 2000-07-20 2002-12-17 Silicon Graphics, Inc. System and method for accurate adjustment of discrete integrated circuit delay lines
US6518812B1 (en) 2000-07-20 2003-02-11 Silicon Graphics, Inc. Discrete delay line system and method
US7248635B1 (en) 2000-07-20 2007-07-24 Silicon Graphics, Inc. Method and apparatus for communicating computer data from one point to another over a communications medium
US6703908B1 (en) 2000-07-20 2004-03-09 Silicon Graphic, Inc. I/O impedance controller
US6441666B1 (en) 2000-07-20 2002-08-27 Silicon Graphics, Inc. System and method for generating clock signals
US6681293B1 (en) 2000-08-25 2004-01-20 Silicon Graphics, Inc. Method and cache-coherence system allowing purging of mid-level cache entries without purging lower-level cache entries
US6538304B1 (en) * 2000-11-16 2003-03-25 Texas Instruments Incorporated Corner bonding to lead frame
JP4083977B2 (ja) 2000-12-20 2008-04-30 富士通株式会社 半導体集積回路及び配線決定方法
US6657285B1 (en) * 2002-07-08 2003-12-02 Alcor Micro, Corp. Semiconductor anti-interference band for integrated circuit
US6919619B2 (en) * 2003-02-28 2005-07-19 The Regents Of The University Of Michigan Actively-shielded signal wires
US7015569B1 (en) * 2004-08-26 2006-03-21 Lsi Logic Corporation Method and apparatus for implementing a co-axial wire in a semiconductor chip
US7327167B2 (en) * 2005-04-28 2008-02-05 Silicon Graphics, Inc. Anticipatory programmable interface pre-driver

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5255881A (en) * 1975-11-04 1977-05-07 Matsushita Electronics Corp Semiconductor integrated circuit
JPS574152A (en) * 1980-06-10 1982-01-09 Fujitsu Ltd Semiconductor memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2616975C3 (de) * 1976-04-17 1981-07-09 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Anordnung von Nutzsignal- und Steuersignalleitungen zum kopplungsarmen Verdrahten von Halbleiterschaltern
JPS537181A (en) * 1976-07-09 1978-01-23 Hitachi Ltd Semiconductor integrated circuit
JPS6056307B2 (ja) * 1976-12-08 1985-12-09 日本電気株式会社 半導体装置
US4308421A (en) * 1978-01-18 1981-12-29 Virginia Plastics Company EMF Controlled multi-conductor cable
JPS5587462A (en) * 1978-12-25 1980-07-02 Fujitsu Ltd Integrated circuit package
GB2060266B (en) * 1979-10-05 1984-05-31 Borrill P L Multilayer printed circuit board
JPS56137666A (en) * 1980-03-31 1981-10-27 Hitachi Ltd Integrated circuit for combustion control
JPS5784149A (en) * 1980-11-14 1982-05-26 Hitachi Ltd Semiconductor integrated circuit device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5255881A (en) * 1975-11-04 1977-05-07 Matsushita Electronics Corp Semiconductor integrated circuit
JPS574152A (en) * 1980-06-10 1982-01-09 Fujitsu Ltd Semiconductor memory device

Also Published As

Publication number Publication date
NL191912B (nl) 1996-06-03
FR2547676B1 (fr) 1987-07-24
US4514749A (en) 1985-04-30
GB8400967D0 (en) 1984-02-15
DE3401181C2 (de) 1996-05-15
GB2134708B (en) 1986-03-12
NL8400132A (nl) 1984-08-16
DE3401181A1 (de) 1984-07-19
FR2547676A1 (fr) 1984-12-21
JPS59136948A (ja) 1984-08-06
NL191912C (nl) 1996-10-04
GB2134708A (en) 1984-08-15

Similar Documents

Publication Publication Date Title
JPH0572744B2 (ja)
US5135889A (en) Method for forming a shielding structure for decoupling signal traces in a semiconductor
US6306681B1 (en) Multichip module with built in repeaters and method
GB1487945A (en) Semiconductor integrated circuit devices
GB2087183A (en) Semiconductor integrated circuit device
KR940012602A (ko) 반도체 장치
US6268643B1 (en) Lead frame device for delivering electrical power to a semiconductor die
WO1984000252A1 (en) Power bus routing for gate arrays
US4654690A (en) Capacitive elements with reduced stray capacitance
KR100246592B1 (ko) 반도체 집적회로 칩
JP2665223B2 (ja) 半導体集積回路装置
EP0181600B1 (en) Signal transmission circuit in a semiconductor integrated circuit
JP2001144091A (ja) 半導体集積回路
JPH05226340A (ja) 半導体メモリ装置
JPS63142656A (ja) セミカスタム半導体集積回路
US20090206946A1 (en) Apparatus and method for reducing propagation delay in a conductor
KR920008420B1 (ko) 반도체장치
JPH0697300A (ja) 半導体集積回路の配線間構造
US6268757B1 (en) Semiconductor device having capacitor that reduce fluctuation of power supply
JPH02105532A (ja) 半導体集積回路装置
KR100189989B1 (ko) 패드를 이용한 커패시터를 갖춘 반도체 장치
JPH0265240A (ja) 半導体集積装置
JPH0265238A (ja) 半導体集積装置
JPH0430452A (ja) 半導体集積回路装置
JPS6390842A (ja) 半導体集積回路

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term