JPH05226340A - 半導体メモリ装置 - Google Patents
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- JPH05226340A JPH05226340A JP4318074A JP31807492A JPH05226340A JP H05226340 A JPH05226340 A JP H05226340A JP 4318074 A JP4318074 A JP 4318074A JP 31807492 A JP31807492 A JP 31807492A JP H05226340 A JPH05226340 A JP H05226340A
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Abstract
(57)【要約】
【目的】 本発明は、半導体メモリ装置における特にチ
ップ内のメモリアレイブロックの周辺回路の各信号線の
配置方法に関し、チップ内のメモリアレイブロック内ま
たは／およびメモリアレイブロックの周辺回路の各信号
線グループから発生するノイズの問題を解決することに
よってチップの誤動作を防止する等により、結果的に半
導体メモリ装置の信頼性を向上させる。 【構成】 所定の信号線の遷移動作時に、隣接する他の
信号線が影響を受けてグリッチのような現象を発生して
しまってチップの誤動作を招来するので、本発明は各信
号線の間に所定の遮蔽用の配線を挿入することによっ
て、相互に隣接する信号線間の結合キャパシタンスによ
るノイズの伝達経路を遮断し、チップ内のメモリアレイ
ブロックの周辺回路において各信号線から発生されるノ
イズの問題を解決し、また第１信号線グループと第２信
号線グループとの間のノイズの経路をも遮断する。
ップ内のメモリアレイブロックの周辺回路の各信号線の
配置方法に関し、チップ内のメモリアレイブロック内ま
たは／およびメモリアレイブロックの周辺回路の各信号
線グループから発生するノイズの問題を解決することに
よってチップの誤動作を防止する等により、結果的に半
導体メモリ装置の信頼性を向上させる。 【構成】 所定の信号線の遷移動作時に、隣接する他の
信号線が影響を受けてグリッチのような現象を発生して
しまってチップの誤動作を招来するので、本発明は各信
号線の間に所定の遮蔽用の配線を挿入することによっ
て、相互に隣接する信号線間の結合キャパシタンスによ
るノイズの伝達経路を遮断し、チップ内のメモリアレイ
ブロックの周辺回路において各信号線から発生されるノ
イズの問題を解決し、また第１信号線グループと第２信
号線グループとの間のノイズの経路をも遮断する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るものであり、特にチップ内のメモリアレイブロックの
周辺回路における各信号線の配置・配線方法に関するも
のである。
るものであり、特にチップ内のメモリアレイブロックの
周辺回路における各信号線の配置・配線方法に関するも
のである。
【０００２】
【従来の技術】半導体メモリ装置内のメモリアレイブロ
ックの周辺回路には、所定のデータ信号が載せられるデ
ータバスや所定のコントロール信号等が載せられるコン
トロールバスのような無数に多くの信号線が存在するの
で、信号線間の相互の干渉問題が発生していた。例え
ば、ＴＴＬ信号のように不規則な電圧レベルを有する信
号が載せられる場合にはこのような現象が多くの問題を
生ずるので、高集積化しつつある半導体メモリ装置の場
合はもっと深刻な問題として表われ、半導体メモリ装置
の信頼性を落す一つの要因となる。
ックの周辺回路には、所定のデータ信号が載せられるデ
ータバスや所定のコントロール信号等が載せられるコン
トロールバスのような無数に多くの信号線が存在するの
で、信号線間の相互の干渉問題が発生していた。例え
ば、ＴＴＬ信号のように不規則な電圧レベルを有する信
号が載せられる場合にはこのような現象が多くの問題を
生ずるので、高集積化しつつある半導体メモリ装置の場
合はもっと深刻な問題として表われ、半導体メモリ装置
の信頼性を落す一つの要因となる。
【０００３】図１に従来の技術による配線・配置方法の
一実施例を図示した。前記図１のような信号線の配置方
法は、この分野で一般に実施されている方法であって、
例えば金属線やポリシリコンのようなものからなる信号
線が相互に平行または積層構成にされたり、相互に交叉
する構成のような方法で配置される形態である。しか
し、図１のような構成は各信号線の間を遮蔽していない
ので、相互隣接して配置・配線すると、信号線固有の抵
抗成分とカップリングキャパシタンス等によって任意の
信号線から発生しれた雑音により、隣接した信号線が影
響受けて誤動作を起こす。例えば、任意の信号線が“ロ
ウ”から“ハイ”または“ハイ”から“ロウ”に遷移動
作した時に、隣接した信号線が前記遷移動作の影響を受
けて、以前の状態を維持せずに瞬間的にパルス波を発生
してしまうグリッチ現象が誘発され、チップが誤動作を
起こす。
一実施例を図示した。前記図１のような信号線の配置方
法は、この分野で一般に実施されている方法であって、
例えば金属線やポリシリコンのようなものからなる信号
線が相互に平行または積層構成にされたり、相互に交叉
する構成のような方法で配置される形態である。しか
し、図１のような構成は各信号線の間を遮蔽していない
ので、相互隣接して配置・配線すると、信号線固有の抵
抗成分とカップリングキャパシタンス等によって任意の
信号線から発生しれた雑音により、隣接した信号線が影
響受けて誤動作を起こす。例えば、任意の信号線が“ロ
ウ”から“ハイ”または“ハイ”から“ロウ”に遷移動
作した時に、隣接した信号線が前記遷移動作の影響を受
けて、以前の状態を維持せずに瞬間的にパルス波を発生
してしまうグリッチ現象が誘発され、チップが誤動作を
起こす。
【０００４】図１の構成の等価回路を図２Ａ〜図２Ｃに
示した。図２Ａは図１の構成全体の等価回路であり、図
２Ｂは図２Ａの部分詳細図であり、図２Ｃは図２Ｂの等
価回路図である。図２Ｂに基づいて図１と同じ構成の隣
接した信号線が雑音の影響を受けることを数式で示す
と、下記のようである。
示した。図２Ａは図１の構成全体の等価回路であり、図
２Ｂは図２Ａの部分詳細図であり、図２Ｃは図２Ｂの等
価回路図である。図２Ｂに基づいて図１と同じ構成の隣
接した信号線が雑音の影響を受けることを数式で示す
と、下記のようである。
【０００５】まず、下記のような初期条件を仮定する。
即ち、 １．もし、誘電体の厚さｄ，ｄ′が同一であり、配線
Ａ，Ｂの幅ｂ，ｂ′が同一であり、長さｅとｅ′とが同
一であるとすると、配線Ａと基板の間のキャパシタンス
ＣA と、配線Ｂと基板の間のキャパシタンスＣB とは同
一である。即ち、ＣA ＝ＣB である。
即ち、 １．もし、誘電体の厚さｄ，ｄ′が同一であり、配線
Ａ，Ｂの幅ｂ，ｂ′が同一であり、長さｅとｅ′とが同
一であるとすると、配線Ａと基板の間のキャパシタンス
ＣA と、配線Ｂと基板の間のキャパシタンスＣB とは同
一である。即ち、ＣA ＝ＣB である。
【０００６】２．もし、配線Ａ，Ｂの初期電圧の条件が
同じであるとすると、配線Ａの電圧ＶA と配線Ｂの電圧
ＶB とは同一である。即ち、ＶA ＝ＶB である。 ３．配線Ａの厚さａと配線Ｂの厚さａ′は同一であり、
配線Ａと配線Ｂの間隔はｒである。 前記のような初期条件の下で、配線Ａに任意の雑音ΔＶ
A を発生させて配線ＢにΔＶB の影響が及ぶ過程を数式
で説明する。
同じであるとすると、配線Ａの電圧ＶA と配線Ｂの電圧
ＶB とは同一である。即ち、ＶA ＝ＶB である。 ３．配線Ａの厚さａと配線Ｂの厚さａ′は同一であり、
配線Ａと配線Ｂの間隔はｒである。 前記のような初期条件の下で、配線Ａに任意の雑音ΔＶ
A を発生させて配線ＢにΔＶB の影響が及ぶ過程を数式
で説明する。
【０００７】“Ｖ＝Ｑ／Ｃ”（ここで、Ｑは電荷量であ
り、Ｃは静電容量である）に基づいた“ΔＶB ＝ＣAB・
（ＶA ＋ΔＶA −ＶB ）／（ＣAB＋ＣB ）”に前記の仮
定１，２，３を適用すると、“ΔＶB ＝ＣAB・ΔＶA ／
（ＣAB＋ＣB ）”になって、このΔＶB の雑音が前記の
配線Ｂに影響を及ぼす。前記のΔＶB の雑音は、所定の
信号線のスイング動作時毎に発生し、これはメモリセル
を構成するトランジスタの寸法が小さい高集積半導体メ
モリ装置の場合には、相当に深刻な問題として表われ
る。
り、Ｃは静電容量である）に基づいた“ΔＶB ＝ＣAB・
（ＶA ＋ΔＶA −ＶB ）／（ＣAB＋ＣB ）”に前記の仮
定１，２，３を適用すると、“ΔＶB ＝ＣAB・ΔＶA ／
（ＣAB＋ＣB ）”になって、このΔＶB の雑音が前記の
配線Ｂに影響を及ぼす。前記のΔＶB の雑音は、所定の
信号線のスイング動作時毎に発生し、これはメモリセル
を構成するトランジスタの寸法が小さい高集積半導体メ
モリ装置の場合には、相当に深刻な問題として表われ
る。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的は、雑音の発生を軽減する信号線の配置方法を提供
することにある。本発明のまた他の目的は、信号線間の
雑音が抑制されて回路の動作が安定化された半導体メモ
リ装置を提供することにある。
目的は、雑音の発生を軽減する信号線の配置方法を提供
することにある。本発明のまた他の目的は、信号線間の
雑音が抑制されて回路の動作が安定化された半導体メモ
リ装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、所定のメモリセルより構成されるメモリ
アドレスブロックと、前記メモリアレイブロックを動作
させる信号を提供する周辺回路とを有する半導体メモリ
装置であって、前記周辺回路内に存在する多数の信号線
の間に所定のノイズ遮蔽用の配線を具備し、所定の信号
線の遷移動作時にノイズの発生が抑制され、チップの誤
動作が防止されることを特徴とする。
に、本発明は、所定のメモリセルより構成されるメモリ
アドレスブロックと、前記メモリアレイブロックを動作
させる信号を提供する周辺回路とを有する半導体メモリ
装置であって、前記周辺回路内に存在する多数の信号線
の間に所定のノイズ遮蔽用の配線を具備し、所定の信号
線の遷移動作時にノイズの発生が抑制され、チップの誤
動作が防止されることを特徴とする。
【００１０】また、前記目的を達成するために、本発明
は、相互に隣接する第１および第２信号線グループの間
に所定の遮蔽用の配線が挿入され、前記第１または第２
信号線グループの遷移動作時に前記第２または第１信号
線グループがノイズの影響を受けないことを特徴とす
る。前記の遮蔽用の配線は任意の電圧に継続的に維持さ
れ、これはフローティング状態のような電圧状態や、電
源電圧または接地電圧に連結される状態である。
は、相互に隣接する第１および第２信号線グループの間
に所定の遮蔽用の配線が挿入され、前記第１または第２
信号線グループの遷移動作時に前記第２または第１信号
線グループがノイズの影響を受けないことを特徴とす
る。前記の遮蔽用の配線は任意の電圧に継続的に維持さ
れ、これはフローティング状態のような電圧状態や、電
源電圧または接地電圧に連結される状態である。
【００１１】
【実施例】以下、添付の図面を参照して本発明の一実施
例を詳細に説明する。本発明による所定の第１および第
２信号線の間に挿入される遮蔽用の配線は、チップ内の
メモリアレイブロックの周辺回路に存在する各信号線の
間に設置されることを特徴とする。また、本発明による
所定の第１および第２信号線グループの間に挿入される
遮蔽用の配線は、チップ内のメモリアレイブロック内ま
たはメモリアレイブロックの周辺回路に存在する各信号
線グループの間に、あるいは両領域に配置されることを
他の特徴とする。
例を詳細に説明する。本発明による所定の第１および第
２信号線の間に挿入される遮蔽用の配線は、チップ内の
メモリアレイブロックの周辺回路に存在する各信号線の
間に設置されることを特徴とする。また、本発明による
所定の第１および第２信号線グループの間に挿入される
遮蔽用の配線は、チップ内のメモリアレイブロック内ま
たはメモリアレイブロックの周辺回路に存在する各信号
線グループの間に、あるいは両領域に配置されることを
他の特徴とする。
【００１２】本発明による信号線の配置・配線方法の一
実施例を図３に図示した。そして、図３の等価回路を図
４Ａに図示した。図３の構成上の斜線ブロックＳ１，Ｓ
２，Ｓ３が遮蔽用の配線である。前記の構成では遮蔽用
の配線が３個のみ図示されているが、これは一実施例に
すぎないものであり、実際に半導体メモリ装置の実現時
には、これはチップ内のメモリアレイブロックの周辺回
路に存在する各信号線の間毎に設置される。図示の構成
によって容易に理解できるように、例えば信号線φ１の
遷移動作時に、前記信号線φ１に隣接した信号線φ２へ
の前記信号線φ１の遷移動作の影響を挿入されている遮
蔽用の配線であるＳ１ブロックによって従来の回路の場
合より軽減できる。そして、これは信号線φ３やφ４の
場合にも同様であり、例えば信号線φ２の遷移動作時に
も同様な効果が発生する。
実施例を図３に図示した。そして、図３の等価回路を図
４Ａに図示した。図３の構成上の斜線ブロックＳ１，Ｓ
２，Ｓ３が遮蔽用の配線である。前記の構成では遮蔽用
の配線が３個のみ図示されているが、これは一実施例に
すぎないものであり、実際に半導体メモリ装置の実現時
には、これはチップ内のメモリアレイブロックの周辺回
路に存在する各信号線の間毎に設置される。図示の構成
によって容易に理解できるように、例えば信号線φ１の
遷移動作時に、前記信号線φ１に隣接した信号線φ２へ
の前記信号線φ１の遷移動作の影響を挿入されている遮
蔽用の配線であるＳ１ブロックによって従来の回路の場
合より軽減できる。そして、これは信号線φ３やφ４の
場合にも同様であり、例えば信号線φ２の遷移動作時に
も同様な効果が発生する。
【００１３】本実施例の図３の構成による効果を図４Ａ
〜図４Ｃを用いて詳細に説明する。図４Ａは図３の構成
の全体等価回路であり、図４Ｂは図４Ａの部分詳細図で
あり、図４Ｃは図４Ｂの等価回路図である。図４Ｂを用
いて図３と同じ構成の隣接した信号線が雑音の影響を受
けることを数式で示すと、下記のようである。まず、下
記のような初期条件を仮定する。即ち、１．もし、誘電
体の厚さｄ，ｄ′，ｄ″が同一であり、配線Ｘ，Ｙ，Ｚ
の幅ｂ，ｂ′，ｂ″が同一であり、長さｅ，ｅ′，ｅ″
が同一であるとすると、配線Ｘと基板の間のキャパシタ
ンスＣX と、配線Ａと基板の間のキャパシタンスＣY
と、配線Ｚと基板の間のキャパシタンスＣZ とは同一で
ある。即ち、ＣX ＝ＣY ＝ＣZ である。
〜図４Ｃを用いて詳細に説明する。図４Ａは図３の構成
の全体等価回路であり、図４Ｂは図４Ａの部分詳細図で
あり、図４Ｃは図４Ｂの等価回路図である。図４Ｂを用
いて図３と同じ構成の隣接した信号線が雑音の影響を受
けることを数式で示すと、下記のようである。まず、下
記のような初期条件を仮定する。即ち、１．もし、誘電
体の厚さｄ，ｄ′，ｄ″が同一であり、配線Ｘ，Ｙ，Ｚ
の幅ｂ，ｂ′，ｂ″が同一であり、長さｅ，ｅ′，ｅ″
が同一であるとすると、配線Ｘと基板の間のキャパシタ
ンスＣX と、配線Ａと基板の間のキャパシタンスＣY
と、配線Ｚと基板の間のキャパシタンスＣZ とは同一で
ある。即ち、ＣX ＝ＣY ＝ＣZ である。
【００１４】２．もし、配線Ｘ，Ｙ，Ｚの厚さａ，
ａ′，ａ″が同一であり、長さｅ，ｅ′，ｅ″が同一で
あり、配線ＸとＹの間隔ｒと配線Ｙと配線Ｚとの間隔
ｒ′が同一であるとすると、配線Ｘと配線Ｙキャパシタ
ンスＣXYと、配線Ｙと配線ＺとのキャパシタンスＣYZと
は同一である。即ち、ＣXY＝ＣYZである。３．もし、配
線Ｘ，Ｙ，Ｚの初期電圧の条件が同一であるとすると、
配線Ｘの電圧ＶX と、配線Ｙの電圧ＶY と、配線Ｚの電
圧ＶZ とは同一である。即ち、Ｖ X ＝ＶY ＝ＶZ であ
る。
ａ′，ａ″が同一であり、長さｅ，ｅ′，ｅ″が同一で
あり、配線ＸとＹの間隔ｒと配線Ｙと配線Ｚとの間隔
ｒ′が同一であるとすると、配線Ｘと配線Ｙキャパシタ
ンスＣXYと、配線Ｙと配線ＺとのキャパシタンスＣYZと
は同一である。即ち、ＣXY＝ＣYZである。３．もし、配
線Ｘ，Ｙ，Ｚの初期電圧の条件が同一であるとすると、
配線Ｘの電圧ＶX と、配線Ｙの電圧ＶY と、配線Ｚの電
圧ＶZ とは同一である。即ち、Ｖ X ＝ＶY ＝ＶZ であ
る。
【００１５】前記のような初期条件から、本実施例の配
線・配置のはＶZ にΔＶX の影響によってΔＶZ のノイ
ズが発生する。前記ノイズΔＶZ は、従来の技術のΔＶ
B と比較して次のように説明される。前記ＶY がΔＶX
の影響によってＶY ＋ΔＶY となる過程を説明すると、
下記のようである。前記ΔＶY 値を計算するために、Ｖ
＝Ｑ／Ｃ式を使用する。
線・配置のはＶZ にΔＶX の影響によってΔＶZ のノイ
ズが発生する。前記ノイズΔＶZ は、従来の技術のΔＶ
B と比較して次のように説明される。前記ＶY がΔＶX
の影響によってＶY ＋ΔＶY となる過程を説明すると、
下記のようである。前記ΔＶY 値を計算するために、Ｖ
＝Ｑ／Ｃ式を使用する。
【００１６】 ΔＶY ＝ＣXY・（ＶX ＋ΔＶX −ＶY ）／（ＣXY＋ＣY ＋ＣZ ）， 初期条件をこの式に適用すると、 ΔＶY ＝ＣXY・ΔＶX ／（２ＣXY＋ＣY ） もし、従来の技術と本実施例の初期条件が同一であると
すると、ΔＶY はΔＶ B より小さい。
すると、ΔＶY はΔＶ B より小さい。
【００１７】続いて、ΔＶY は配線Ｚに影響を及ぼす。
この場合には下記のような式が成立する。 ΔＶZ ＝ＣYZ・（ＶY ＋ΔＶY −ＶZ ）／（ＣYZ＋ＣZ ）， 初期条件をこの式に適用すると、 ΔＶZ ＝ＣXZ ΔＶY ／（ＣXZ＋ＣZ ）， この式にΔＶY の値、即ちＣXY・ΔＶX ／（２ＣXY＋Ｃ
Y ）を挿入すると、 ΔＶZ ＝｛ＣXZ／（ＣXZ＋ＣZ ）｝・｛ＣXZ・ΔＶX ／（２ＣXZ＋ＣZ ）｝ ＝｛（ＣXZ・ΔＶX ）／（ＣXZ＋ＣZ ）｝・｛ＣXZ／（２ＣXZ＋ＣZ ）｝ この式の、項｛ＣXZ／（２ＣXZ＋ＣZ ）｝は１より小さ
い。即ち、｛ＣXZ／（２ＣXZ＋ＣZ ）｝＜１である。
この場合には下記のような式が成立する。 ΔＶZ ＝ＣYZ・（ＶY ＋ΔＶY −ＶZ ）／（ＣYZ＋ＣZ ）， 初期条件をこの式に適用すると、 ΔＶZ ＝ＣXZ ΔＶY ／（ＣXZ＋ＣZ ）， この式にΔＶY の値、即ちＣXY・ΔＶX ／（２ＣXY＋Ｃ
Y ）を挿入すると、 ΔＶZ ＝｛ＣXZ／（ＣXZ＋ＣZ ）｝・｛ＣXZ・ΔＶX ／（２ＣXZ＋ＣZ ）｝ ＝｛（ＣXZ・ΔＶX ）／（ＣXZ＋ＣZ ）｝・｛ＣXZ／（２ＣXZ＋ＣZ ）｝ この式の、項｛ＣXZ／（２ＣXZ＋ＣZ ）｝は１より小さ
い。即ち、｛ＣXZ／（２ＣXZ＋ＣZ ）｝＜１である。
【００１８】従来の技術と本実施例の初期条件が同一で
あるとすると、ΔＶZ ＜ΔＶB になることを容易に理解
することができるであろう。結局、配線Ｚの電圧ＶZ が
ノイズΔＶX から影響を受けるとしてもΔＶZ の値は小
さくなる。これは配線Ｘと配線Ｚとの間に挿入された配
線ＹのノイズΔＶYの効果とともに、配線Ｙが、例えば
電源電圧線に連結される場合に、カップリング効率が落
されて隣接の配線間に伝達されるノイズを抑制すること
ができる。
あるとすると、ΔＶZ ＜ΔＶB になることを容易に理解
することができるであろう。結局、配線Ｚの電圧ＶZ が
ノイズΔＶX から影響を受けるとしてもΔＶZ の値は小
さくなる。これは配線Ｘと配線Ｚとの間に挿入された配
線ＹのノイズΔＶYの効果とともに、配線Ｙが、例えば
電源電圧線に連結される場合に、カップリング効率が落
されて隣接の配線間に伝達されるノイズを抑制すること
ができる。
【００１９】前記の数式を通じて理解することができる
ように、本実施例による遮蔽用の配線は、相互に隣接す
る信号線の間に設置されて緩衝作用をすることによって
従来技術の問題点を解決するものである。本発明による
信号線の配置・配線の方法の他の実施例を図５に図示し
た。そして、図５の等価回路を図６に図示した。
ように、本実施例による遮蔽用の配線は、相互に隣接す
る信号線の間に設置されて緩衝作用をすることによって
従来技術の問題点を解決するものである。本発明による
信号線の配置・配線の方法の他の実施例を図５に図示し
た。そして、図５の等価回路を図６に図示した。
【００２０】図５の構成上の斜線ブロックＳ１１が遮蔽
用の配線である。図３の構成の場合にはメモリアレイブ
ロックの周辺回路に存在する信号線と信号線との間に遮
蔽用の配線を設置したが、図５の構成の場合にはメモリ
アレイブロック内またはメモリアレイブロックの周辺回
路、あるいは両領域に存在する所定の第１信号線グルー
プと第２信号線グループとの間に遮蔽用の配線を設置し
たものである。前記メモリアレイブロック内またはメモ
リアレイブロックの周辺回路には、例えばロウアドレス
信号線グループ，コラムアドレス信号線グループ，ロウ
アドレスをデコーディングする信号線グループ，コラム
アドレスをデコーディングする信号線グループ等が各々
存在する。
用の配線である。図３の構成の場合にはメモリアレイブ
ロックの周辺回路に存在する信号線と信号線との間に遮
蔽用の配線を設置したが、図５の構成の場合にはメモリ
アレイブロック内またはメモリアレイブロックの周辺回
路、あるいは両領域に存在する所定の第１信号線グルー
プと第２信号線グループとの間に遮蔽用の配線を設置し
たものである。前記メモリアレイブロック内またはメモ
リアレイブロックの周辺回路には、例えばロウアドレス
信号線グループ，コラムアドレス信号線グループ，ロウ
アドレスをデコーディングする信号線グループ，コラム
アドレスをデコーディングする信号線グループ等が各々
存在する。
【００２１】上記のような信号線グループが、特にサブ
ミクロン級のデザインルールが適用されるメモリアレイ
ブロック内で相互に隣接する場合には、例えばロウアド
レス信号線グループの遷移動作時にその隣接するコラム
アドレス信号線グループ（これは、例として挙げている
ものであり、ロウアドレスデコーディング用の信号線グ
ループが前記ロウアドレス信号線グループに隣接する場
合もある）が影響を受ける。
ミクロン級のデザインルールが適用されるメモリアレイ
ブロック内で相互に隣接する場合には、例えばロウアド
レス信号線グループの遷移動作時にその隣接するコラム
アドレス信号線グループ（これは、例として挙げている
ものであり、ロウアドレスデコーディング用の信号線グ
ループが前記ロウアドレス信号線グループに隣接する場
合もある）が影響を受ける。
【００２２】このような場合、本実施例の遮蔽用の配線
Ｓ１１は伝達雑音の効果を簡単に防止する。このように
緩衝作用をする本実施例の遮蔽用の配線Ｓ１１は、メモ
リアレイブロック内またはメモリアレイブロックの周辺
回路に、またはメモリアレイブロック内と周辺回路と
に、各々容易に実施できるものである。尚、図６の等価
回路は図４と同じ方法に依拠しているので、それに対す
る説明は省略する。
Ｓ１１は伝達雑音の効果を簡単に防止する。このように
緩衝作用をする本実施例の遮蔽用の配線Ｓ１１は、メモ
リアレイブロック内またはメモリアレイブロックの周辺
回路に、またはメモリアレイブロック内と周辺回路と
に、各々容易に実施できるものである。尚、図６の等価
回路は図４と同じ方法に依拠しているので、それに対す
る説明は省略する。
【００２３】図３および図５のような本実施例の遮蔽用
の配線は、金属線やポリシリコンのようなものからなる
信号線と同様な材質で容易に実現することができ、その
電圧レベルはフローディング状態を維持する任意の配線
や電源線（ＶCCライン／ＶSSライン）を利用して固定さ
せることができる。そして、本実施例の図３の遮蔽用の
配線はチップ内のメモリアレイブロックの周辺回路に多
数存在する信号線の間と間毎に設置するが、これを前記
メモリアレイブロック内に適用する時には集積度を考慮
しなければならないことも注意しなければならないであ
ろう。
の配線は、金属線やポリシリコンのようなものからなる
信号線と同様な材質で容易に実現することができ、その
電圧レベルはフローディング状態を維持する任意の配線
や電源線（ＶCCライン／ＶSSライン）を利用して固定さ
せることができる。そして、本実施例の図３の遮蔽用の
配線はチップ内のメモリアレイブロックの周辺回路に多
数存在する信号線の間と間毎に設置するが、これを前記
メモリアレイブロック内に適用する時には集積度を考慮
しなければならないことも注意しなければならないであ
ろう。
【００２４】
【発明の効果】上述のように、本発明による遮蔽用の配
線は、所定の相互に隣接する信号線間の結合キャパシタ
ンスによる雑音の伝達経路を遮断して、チップ内のメモ
リアレイブロックの周辺回路の各信号線から発生すれる
雑音の問題を解決し、また第１信号線グループと第２信
号線グループとの間の雑音の経路を遮断することによっ
て、チップの誤動作を防止する等により結果的に半導体
メモリ装置の信頼性を向上させる。
線は、所定の相互に隣接する信号線間の結合キャパシタ
ンスによる雑音の伝達経路を遮断して、チップ内のメモ
リアレイブロックの周辺回路の各信号線から発生すれる
雑音の問題を解決し、また第１信号線グループと第２信
号線グループとの間の雑音の経路を遮断することによっ
て、チップの誤動作を防止する等により結果的に半導体
メモリ装置の信頼性を向上させる。
【図１】従来の技術による配置・配線方法の例である。
【図２Ａ】図１の信号線の等価回路である。
【図２Ｂ】図２Ａの部分詳細図である。
【図２Ｃ】図２Ｂの等価回路図である。
【図３】本実施例の配置・配線方法の一実施例である。
【図４Ａ】図３の信号線の等価回路である。
【図４Ｂ】図４Ａの部分詳細図である。
【図４Ｃ】図４Ｂの等価回路図である。
【図５】本実施例の配置・配線方法の他の実施例であ
る。
る。
【図６】図５の信号線の等価回路である。
φ１〜φ４，φ１１〜φ１５，φ２１〜φ２５…信号用
の配線、Ｓ１〜Ｓ３，Ｓ１１…ノイズ遮蔽用の配線、
Ｘ，Ｚ…信号用の配線、Ｙ…ノイズ遮蔽用の配線
の配線、Ｓ１〜Ｓ３，Ｓ１１…ノイズ遮蔽用の配線、
Ｘ，Ｚ…信号用の配線、Ｙ…ノイズ遮蔽用の配線
Claims (5)
- 【請求項１】 相互に隣接する第１および第２信号線の
間にノイズ遮蔽用の第３の配線を挿入した状態で信号線
が配置されていることを特徴とする半導体メモリ装置。 - 【請求項２】 前記遮蔽用の配線は、フローティング状
態または電圧電源か接地電圧と同じ定電圧レベルに固定
されることを特徴とする請求項１記載の半導体メモリ装
置。 - 【請求項３】 所定のメモリセルより構成されるメモリ
アドレスブロックと、前記メモリアレイブロックを動作
させる信号を提供する周辺回路とを有する半導体メモリ
装置であって、 前記周辺回路内に存在する多数の信号線の間に所定のノ
イズ遮蔽用の配線を具備し、所定の信号線の遷移動作時
にノイズの発生が抑制され、チップの誤動作が防止され
ることを特徴とする半導体メモリ装置。 - 【請求項４】 前記遮蔽用の配線が定電圧に維持される
ことを特徴とする請求項３記載の半導体メモリ装置。 - 【請求項５】 相互に隣接する第１および第２信号線グ
ループの間に所定の遮蔽用の配線が挿入され、前記第１
または第２信号線グループの遷移動作時に、前記第２ま
たは第１信号線グループがノイズの影響を受けないこと
を特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR21539/1991 | 1991-11-28 | ||
| KR1019910021539A KR940008132B1 (ko) | 1991-11-28 | 1991-11-28 | 신호선간의 잡음을 억제하는 메모리 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226340A true JPH05226340A (ja) | 1993-09-03 |
Family
ID=19323732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4318074A Pending JPH05226340A (ja) | 1991-11-28 | 1992-11-27 | 半導体メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH05226340A (ja) |
| KR (1) | KR940008132B1 (ja) |
| DE (1) | DE4235177A1 (ja) |
| FR (1) | FR2690026A1 (ja) |
| GB (1) | GB2261991A (ja) |
| IT (1) | IT1256448B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005535118A (ja) * | 2002-07-29 | 2005-11-17 | シンプリシティ・インコーポレーテッド | 集積回路デバイスと集積回路デバイスを設計するための方法及び装置 |
| US7154158B2 (en) | 2003-10-17 | 2006-12-26 | Nec Electronics Corporation | Semiconductor device having MIM structure resistor |
| JP2007172739A (ja) * | 2005-12-21 | 2007-07-05 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置 |
| JP2007194657A (ja) * | 1999-02-10 | 2007-08-02 | Lucent Technol Inc | 平面状にアクセスラインを具備したメモリセル |
| JP2007207380A (ja) * | 2006-02-03 | 2007-08-16 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US8386979B2 (en) | 2002-07-29 | 2013-02-26 | Synopsys, Inc. | Method and apparatus to design an interconnection device in a multi-layer shielding mesh |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0650194B1 (en) * | 1993-10-21 | 1999-11-10 | Advanced Micro Devices, Inc. | High density dynamic bus |
| GB2286286B (en) * | 1993-12-31 | 1998-05-27 | Hyundai Electronics Ind | Improvements in or relating to the fabrication of semiconductor devices |
| US6510545B1 (en) * | 2000-01-19 | 2003-01-21 | Sun Microsystems, Inc. | Automated shielding algorithm for dynamic circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4514749A (en) * | 1983-01-18 | 1985-04-30 | At&T Bell Laboratories | VLSI Chip with ground shielding |
| JPS60254654A (ja) * | 1984-05-30 | 1985-12-16 | Nec Corp | 半導体集積回路 |
| JPH021928A (ja) * | 1988-06-10 | 1990-01-08 | Toshiba Corp | 半導体集積回路 |
| JPH0235771A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 半導体記憶装置 |
| JPH0265238A (ja) * | 1988-08-31 | 1990-03-05 | Seiko Epson Corp | 半導体集積装置 |
-
1991
- 1991-11-28 KR KR1019910021539A patent/KR940008132B1/ko not_active IP Right Cessation
-
1992
- 1992-10-07 FR FR9211892A patent/FR2690026A1/fr active Pending
- 1992-10-19 DE DE4235177A patent/DE4235177A1/de not_active Withdrawn
- 1992-11-25 IT ITMI922697A patent/IT1256448B/it active IP Right Grant
- 1992-11-26 GB GB9224770A patent/GB2261991A/en not_active Withdrawn
- 1992-11-27 JP JP4318074A patent/JPH05226340A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007194657A (ja) * | 1999-02-10 | 2007-08-02 | Lucent Technol Inc | 平面状にアクセスラインを具備したメモリセル |
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| US8286118B2 (en) | 2002-07-29 | 2012-10-09 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
| US8386979B2 (en) | 2002-07-29 | 2013-02-26 | Synopsys, Inc. | Method and apparatus to design an interconnection device in a multi-layer shielding mesh |
| US8701068B2 (en) | 2002-07-29 | 2014-04-15 | Synopsys, Inc. | Interconnection device in a multi-layer shielding mesh |
| US8881086B2 (en) | 2002-07-29 | 2014-11-04 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
| US7154158B2 (en) | 2003-10-17 | 2006-12-26 | Nec Electronics Corporation | Semiconductor device having MIM structure resistor |
| JP2007172739A (ja) * | 2005-12-21 | 2007-07-05 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置 |
| JP2007207380A (ja) * | 2006-02-03 | 2007-08-16 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US8085598B2 (en) | 2006-02-03 | 2011-12-27 | Renesas Electronics Corporation | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2690026A1 (fr) | 1993-10-15 |
| GB9224770D0 (en) | 1993-01-13 |
| ITMI922697A0 (it) | 1992-11-25 |
| DE4235177A1 (de) | 1993-06-03 |
| GB2261991A (en) | 1993-06-02 |
| KR940008132B1 (ko) | 1994-09-03 |
| IT1256448B (it) | 1995-12-05 |
| ITMI922697A1 (it) | 1994-05-25 |
| KR930010974A (ko) | 1993-06-23 |
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