JPH0923149A

JPH0923149A - 電子システムの異なる負荷素子へ信号を伝達する回路

Info

Publication number: JPH0923149A
Application number: JP8168809A
Authority: JP
Inventors: Philip W Diodato; ダブリュー．ディオデイトゥフィリップ; Harry T Weston; トーマスウェストンハーリー
Original assignee: A T and T I P M CORP; AT&T Corp; AT&T IPM Corp
Current assignee: A T and T I P M CORP; AT&T Corp
Priority date: 1995-06-30
Filing date: 1996-06-28
Publication date: 1997-01-21
Also published as: DE69616883D1; US5519350A; DE69616883T2; EP0751620A1; TW315450B; EP0751620B1; KR970004352A

Abstract

(57)【要約】【課題】電子システムに配置された、異なる負荷素子
へ信号を伝達する回路【解決手段】論理ゲート（Ｇ１、Ｇ２、...,Ｇ３２）
のような、目的の負荷を複数有する集積回路といったよ
うな電子システムでは、入力端子から当該目的の負荷素
子に到る、典型的にはメタライゼーションの層にある多
結晶シリコンの導電線Ｌ０に沿って、信号は分配されて
いる。当該目的の負荷に到達する信号の特性は、（１）
添加された導電線（Ｌ２）を挿入すること、及び（２）
当該添加された導電線の様々なノード（Ｎ１、Ｎ
２、...,Ｎ８）を、インバータのような補助的な能動デ
バイス（Ｉ１、Ｉ２、...,Ｉ８）を通じて、当該メタラ
イゼーションの層の導電線上の様々なノードへ接続する
こと、により改良される。一つの好ましい構成において
は、補助的な能動デバイスのそれぞれは、そのような能
動デバイスと当該添加された導電線の入力端子の間に介
在するノードの数に伴って、単調に増加する電流駆動能
力を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子システムに関
し、特に、そのような電子システムに配置された、負荷
素子へ電子信号を伝達する回路に関する。

【０００２】

【従来の技術】電子システムの速度性能は、情報信号あ
るいはクロック信号、その両方が、当該システム内の様
々な負荷素子へ伝搬される速度により制限される。例え
ば、当該システムは、単一のシリコンチップ（基板）上
に配置された集積回路（あるいは、その一部）であり、
例えば、当該負荷素子は、インバータ、ＮＯＲゲート、
ＯＲゲート、ＡＮＤゲート、ＮＡＮＤゲート、トランス
ミッションゲート（パストランジスター）、フリップフ
ロップデバイス、トライステート（３ステート）バッフ
ァー、といったような素子やデバイスである。このよう
に、これらの論理ゲートは、情報信号あるいはクロック
信号、さらには情報及びクロックの両方の信号に対し
て、論理ゲート（あるいは、負荷素子）を構成してい
る。当該システム内の異なるゲートにおける、所与の信
号の到達時間の差異（伝搬遅延時間）は、当該システム
の速度性能に制限を課するものである。到達時間におけ
るこれらの差異は、負荷素子への伝搬信号の伝送に際
し、異なった伝搬遅延時間（時間的分散）により引き起
こされるものである。

【０００３】タイミングがクロック信号（すなわち、周
期的かつ矩形をした信号）により制御されている同期シ
ステム内では、タイミングは、様々な負荷素子におけ
る、このようなクロック信号の端部（エッジ）の到達の
遅延により、通常、限定される。すなわち、当該クロッ
ク信号において、その種の遅延のもっとも長いものが、
当該システムについての、いわゆる待ち時間を決定する
のである。他の（例えば、データ）信号における遅延
は、これらの他の信号の重要な特性は、クロック信号の
端部（エッジ）の到達時間の瞬間でも十分な大きさにあ
る（そして、その特性は、信号の鋭さではない）ことか
ら、さほど重要ではない。それ故、異なるゲートへ到達
するクロック信号の（望ましくは、鋭い形状の）端部
（エッジ）の時間的分散により課せられた、より厳しい
限界があるため、これらの他の信号の時間的分散は、当
該システムの動作についての限定要因を構成するもので
はない。ここで用いられているように、待ち時間という
語は、当該システムにおける任意のゲートへの、クロッ
ク信号のもっとも長い遅延時間を呼称するものである。

【０００４】例えば、図１は、２つのカスケード型の
（縦続接続された）インバータにより形成された入力バ
ッファーＢを含む、先行技術における典型的な電子シス
テムを示している。このような入力バッファーＢは、ク
ロック信号の元として働くクロック信号源Ｃにより、
（信号が）供給されている。入力バッファーＢは、出力
ノードＮ０を有しており、これは、導電線Ｌ０へクロッ
ク信号を伝達する入力端子として働くものである。この
ような導電線Ｌ０は、例示的に３２個の、負荷素子Ｇ
１、Ｇ２、...,Ｇ３１、Ｇ３２と接続されている。これ
らの負荷素子は、一般的には、簡潔さ及び利便のため、
Ｇと呼称する。このように、負荷素子Ｇは、以下で詳述
するように、当該負荷素子により制御された、３２ビッ
トデータバスにおけるデータの流れを制御しているので
ある。負荷素子Ｇは、単に例示のため、図１では負荷イ
ンバータＧにより、図入りで表されている。すなわち、
これらの負荷素子Ｇのいずれもが、あらゆる他の形式
の、クロックされた論理ゲート、クロックされたバッフ
ァー、クロックされたフリップフロップデバイス、クロ
ックされたトランスミッションゲートとなることが可能
である。いずれにせよ、負荷素子Ｇすべては、少なくと
も、クロック源Ｃにより供給されたクロック信号により
制御されていることから、これらの素子Ｇは、より包括
的に、クロック信号により制御された負荷素子Ｇと呼称
される。

【０００５】図２に示されているように、Ｇ１のような
典型的な負荷素子は、クロックされたＯＲゲートのよう
な、クロックにより制御された（クロックされた）論理
ゲートの形式をとることが可能である。導電線Ｌ０か
ら、このような負荷素子Ｇ１の入力端子ｉ１へ伝搬する
クロック信号に加えて、このＯＲゲートは、一対の入力
信号Ｄ１１及びＤ２１を入力として有している。このよ
うなことから、入力信号Ｄ１１あるいはＤ２１のいずれ
かが、デジタルでの１（いわゆる高いレベルの信号）で
あるときには、クロック信号（典型的には、クロックの
端部）が、負荷素子Ｇ１の入力端子ｉ１に到達すると直
ちに、出力端子ｇ１でのゲートＧ１の出力は、また、確
実に、デジタルにおける１となる。このように、負荷素
子Ｇ１は、負荷素子の他のすべてについてと同様に、導
電線Ｌ０に沿って、各クロック入力端子へ伝搬するクロ
ック信号（典型的には、その端部）の到達により、クロ
ックされているのである。

【０００６】先行技術の一つのアプローチにおいては、
クロック信号が、導電線Ｌ０の入力端子Ｎ０から負荷素
子Ｇまで伝搬するにつれて、導電線Ｌ０に沿って受け
た、信号振幅の損失及び信号の劣化（デグラデーショ
ン）（元の信号波形を失うこと）を補償するため、中継
器（信号増幅器）ｒが、示されている（図１に）ように
挿入されている。これらの損失及び劣化は、導電線Ｌ０
に沿った抵抗及び（静電）容量により引き起こされ、特
に、負荷素子Ｇの入力（静電）容量（入力キャパシタン
ス）により起こされる。導電線Ｌ０は、幾つものカスケ
ード型の（縦続接続された）中継器ｒを有することが可
能であり、あるいは代わりに、幾つものドライバーを有
することが可能である。これらのドライバーは、例え
ば、H.B.Bakogluらによる、IEEE Transaction On Elect
ron Devices,Vol.ED-32,pp.903-909(May1985)において
出版された論文の、特に、p906における図５に記述され
ているように、入力端子Ｎ０から当該線を離れて下がっ
ていく、電流駆動能力を増加させるものである。

【０００７】導電線Ｌ０（図１）は、典型的には、シリ
コン基板に対して、不可避的に分布している寄生（静
電）容量、及び、このような導電線に沿って不可避的に
分布している抵抗を有する、０位のメタライゼーション
（の層）にある、多結晶シリコンのワイヤ（線）であ
る。他のすべてのレベルのメタライゼーション（の層）
と比較すると、０位（の層）にある多結晶シリコンの線
は、元のシリコン基板にもっとも近接して配置されてい
る。それにもかかわらず、０位（の層）にある線につい
ての単位長さ当たりの寄生容量（基板を基準とした）
は、第一位あるいは第二位、さらには、より高位のメタ
ライゼーション（の層）上に配置されている、同程度の
長さの金属線の値よりも顕著に高いということはない。
すなわち、導電線のほとんどの長さについては、相対的
に薄いゲート部分の酸化物よりも、相対的に厚いフィー
ルド部分の酸化物上に配置されている。しかしながら、
０位（の層）にあるワイヤについての単位長さ当たりの
抵抗は、第一位あるいはより高位のメタライゼーション
（の層）にある場合の値よりも、顕著に高く、それ故、
この抵抗は、導電線Ｌ０に沿った、望ましくないＲＣ
（という時定数）による遅延時間（ＲＣ遅延時間）に寄
与するものとなる。

【０００８】加えて、各負荷素子Ｇの入力端子におい
て、クロック信号が面する入力容量（入力キャパシタン
ス）は、別の寄生容量を構成し、この寄生容量は、伝搬
しているクロック信号が直面する、望ましくない容量
を、構成する。例えば、ＭＯＳ（金属酸化物半導体）技
術では、このような寄生入力容量（寄生入力キャパシタ
ンス）は、導電線Ｌ０が接続されているトランジスター
のゲート電極の容量である。

【０００９】これらの寄生抵抗及び寄生容量のために、
不可避的なＲＣ遅延時間が、出力ノードＮ０から様々な
負荷素子Ｇへと伝搬するクロック信号の端部に発生す
る。ＲＣ遅延時間は、バッファーＢの出力ノードＮ０か
ら負荷素子Ｇへの導電線Ｌ０に沿った、様々な経路の形
態（位相）による。ノードＮ０に非常に接近して配置さ
れている負荷素子Ｇは、ノードＮ０からより離れて配置
されている負荷素子Ｇよりも、より早く、このノードＮ
０からのクロック信号の端部を受け取る。それ故、これ
らの遅延時間は、互いに異なっている（時間的分散）。
最悪の場合の負荷素子Ｇ（すなわち、Ｇ３２）について
の、関連して影響をもつＲＣ（の値）が、相対的に大き
い場合には、そのような遅延時間のもっとも長いもの
は、相対的に非常に長いものとなることがあり得る。こ
のようなことから、最悪の場合では、当該システムは、
望ましくない長い待ち時間と望ましくない大きな信号ス
キューの両方を被りうるのである。ここで用いられてい
るように、信号スキューという語は、様々な負荷につい
ての伝搬遅延時間が、互いに異なっている状況を呼称し
ている。

【００１０】図１に示されたシステムにおいて生じる別
の問題点は、クロック信号の端部が、鋭いジャンプ部分
（鋭い立ち上がり部分）を含んでいるということから生
じる。このジャンプの鋭さは、望ましくないことに、当
該端部が、より離れて配置された負荷素子Ｇの幾つかに
到達するときまでに、劣化してしまうのである。

【００１１】図３は、先行技術が、これまで述べた問題
点の一つ以上を解決することを試みた一つの方法を示
す、クロックされた３２ビットのデータバスを含むシス
テムを例示的に示している。すなわち、導電線Ｌ０の値
よりも、単位長さ当たり、より低い抵抗を有する、添加
された導電線Ｌ２による。添加された導電線Ｌ２は、例
えば、０位の（典型的には、多結晶シリコン）メタライ
ゼーション（の層）上、あるいは、第二位の（典型的に
は、金属、あるいは金属性の）メタライゼーション（の
層）上に、配置されることが可能であり、第二位のメタ
ライゼーション（の層）は、０位の場合よりも、より大
きな距離で、基板の主表面から分離されている。要する
に、０位のメタライゼーション（の層）にある、添加さ
れた導電線Ｌ２についての、フィールド部分の酸化物の
領域に比するゲート部の酸化物の領域による、このよう
な添加された導電線Ｌ２の、当該基板の主表面からの平
均分離距離への小さな寄与を無視すると、０位のメタラ
イゼーション（の層）にある添加された導電線Ｌ２の、
当該基板の主表面からの平均分離距離ｄ２は、０位のメ
タライゼーション（の層）にある導電線Ｌ０の、当該基
板の主表面からの平均分離距離ｄ１に等しい。同様に、
第二位のメタライゼーション（の層）にある添加された
伝送線Ｌ２の、当該基板の主表面からの平均分離距離ｄ
２は、０位のメタライゼーション（の層）にある伝送線
Ｌ０の、当該基板の主表面からの平均分離距離ｄ１より
も顕著に大きい。同時に、中継器ｒは省略されており、
バッファーＢの電流駆動能力（例えば、トランジスター
の幅）は増加している。導電線Ｌ２は、本質的には、導
電線Ｌ０と平行にのびている。

【００１２】さらに、図３の例に示されているように、
負荷素子（負荷インバータ）Ｇの４つ毎の入力端子は、
添加された導電線Ｌ２の近接するノードに接続されてい
る。典型的には、Ｐ１...Ｐ８により表されている、個
々の、相対的に抵抗の低い接続（電気的に受動的な、帯
状体）による。

【００１３】

【発明が解決しようとする課題】帯状体Ｐ１...Ｐ８の
ために、図３に示されたシステムにおいては、中継器が
何らなくとも、図１に示されたシステムにおいて受けて
いた伝搬遅延時間と比較して、伝搬遅延時間は幾分か低
減されている。しかしながら、図１において示されたシ
ステムと比較して、信号スキューは、劇的に低減されて
はいるが、負荷素子の入力容量（入力キャパシタンス）
のため、これらの遅延量は、望まれうる程度よりも、ま
だより高いものとなることが可能である。さらには、図
３において示されたシステムでは、信号の鋭い端部が、
未だ、望ましくない程度の量の劣化を受けうるのであ
る。図３に示されたものに類似した、受動的帯状体とい
う構成は、Kiyofumi Ochiiらによる、85 IEEE Internat
ional Solid-StateCircuits Conference,pp64-65,306(F
ebruary 1985)という論文のp.64 col.2での、高密度Ｒ
ＡＭ（ランダムアクセスメモリ）におけるワード線にお
ける遅延の低減という文脈において開示されたものであ
った。

【００１４】それ故に、先行技術の欠点を解決する電子
システムが必要とされている。

【００１５】

【課題を解決するための手段】本発明により、図３に示
された電子システムは、（１）個々の能動デバイス（図
４での、Ｉ１、Ｉ２、...,Ｉ８）、典型的にはインバー
タあるいは、他の種類の増幅デバイス（通常は、その出
力段においてインバータを有している）で、各受動的帯
状体Ｐ１...Ｐ８を置き換えること、（２）導電線Ｌ０
の入力側とバッファーの出力ノードＮ０の間の接続を断
つことにより、修正されている。加えて、論理素子Ｇに
伝搬している信号の極性を維持することが望まれている
とすれば、インバータ素子（図４でのＩＡ）が、バッフ
ァーＢの出力ノードＮ０及び導電線Ｌ２の間に挿入され
る。

【００１６】本発明の特定の実施例においては、負荷素
子へクロック信号を伝達する電子システムが、以下の要
素を含む集積回路を包含している。すなわち、（ａ）半
導体基板、（ｂ）第一の複数の、負荷素子であり、これ
は、前記第一の数に等しい数の位置において、当該半導
体基板に集積されている、（ｃ）第一の導電線であり、
これは、当該半導体基板の主表面上にある０位のメタラ
イゼーション（の層）において配置され、第一の平均距
離ｄ１により、そこから隔てられており、各負荷素子
は、前記第一の複数の位置の個々の隣接部分において、
前記第一の導電線に電気的に接続された入力ノードを有
している、（ｄ）第二の導電線であり、これは、当該半
導体基板の主表面上にある第二位のメタライゼーション
（の層）において配置され、ｄ２≧ｄ１である第二の平
均距離ｄ２により、そこから隔てられている、（ｅ）第
一の導電線の、第二の複数のノードを、第二の導電線
の、第二の複数のノードに接続している、電気的に能動
的なデバイスであり、ここで、第二の複数とは、前記第
一の複数以下である。

【００１７】上のサブパラグラフ（ｅ）に対する選択肢
として、能動デバイスの電流駆動能力を、相互に等しく
されることも可能であるが、この場合は、第二の導電線
のノードは、等間隔とはされていない。代わりに、連続
するノード間の距離は、第一の導電線の入力端子からの
距離に伴って単調に減少していく。さらなる選択肢とし
て、第二の導電線の連続するノード間の距離と、能動デ
バイスの電流駆動能力の両方は、第二の導電線に沿って
変化させられる。

【００１８】いずれにせよ、有利なことには、第二の導
電線のノードが、能動デバイスを通じて接続されてい
る、第一の導電線のノード数という点から評価して、第
二の導電線のノードは等間隔となっている。言い換えれ
ば、連続する電気的に能動的なデバイス間に配置された
負荷の数という点から評価して、電気的に能動的なデバ
イスは、均一に（等しく）間隔が空けられているのであ
る。また、有利なことに、能動デバイスの電流駆動能力
（例えば、トランジスターのサイズ）は、第二の導電線
の入力端子からの遠隔の程度に伴って、単調に増加する
のである。このような遠隔の程度は、考慮されている能
動デバイスと入力端子間に配置された第二の導電線のノ
ードの数という点から評価される。

【００１９】任意には、第二の導電線は、第二位のメタ
ライゼーション（の層）において配置されており、従っ
て、０位（の層）におけるときより、当該基板の主表面
からより大きな距離の位置に配置されている（すなわ
ち、ｄ２≧ｄ１であることから。）ことになる。このよ
うにして、単位長さ当たりの容量及び抵抗の両方が、低
減されている。

【００２０】通常は、当該技術分野において知られてい
るように、メタライゼーションの第一位（の層）におけ
る線は、主に、０位（の層）における導電線Ｌ０と第二
位（の層）における導電線Ｌ２に対して、垂直かつ両者
の間にのびているのである。

【００２１】

【発明の実施の形態】図４に示されているように、電子
システム４００は、単結晶半導体シリコンあるいは異な
った種類の基板（示されていない）の主表面において、
集積されている回路（示されていない）の部分である。
システム４００は、複数の、負荷素子、典型的には、論
理ゲートを含んでいる。これらの論理ゲートは、図４に
おいて、複数のインバータＧにより表されている。導電
線Ｌ０は、０位のメタライゼーション（の層）において
配置されており、導電線Ｌ２は、０位のメタライゼーシ
ョン（の層）上に配置され、図３と結びつけて、上で記
述されているように、第二位のメタライゼーション（の
層）において配置されていることが望ましい。図４で示
された全体の回路は、ＣＭＯＳ、ＮＭＯＳ、バイポーラ
技術、あるいはその他の技術、さらにはそれらの任意の
組み合わせで、作り込まれることが可能である。

【００２２】システム４００における導電線Ｌ０は、ノ
ードＮＡで表された、左側の端子を有している。このノ
ードＮＡは、図３で示されたシステムにおけるようにノ
ードＮ０に接続されてはいない。

【００２３】図４において、さらに示されているよう
に、４つ毎の、負荷インバータＧの入力端子は、導電線
Ｌ０の近接するノードｎ１、ｎ２、ｎ３、...,ｎ７、ｎ
８に、別個に接続されている。導電線Ｌ２の各ノードＮ
１、Ｎ２、Ｎ３...Ｎ７、Ｎ８は、それぞれ、補助的な
インバータ素子Ｉ１、Ｉ２、Ｉ３、...,Ｉ７、Ｉ８を経
由して、導電線Ｌ０のそれぞれの近接するノードｎ１、
ｎ２、ｎ３、...,ｎ７、ｎ８へと接続されている。この
ようにして、導電線Ｌ０の、そのような近接する各ノー
ドは、個々の補助的なインバータ素子Ｉ１、Ｉ２、Ｉ
３、...,Ｉ７、Ｉ８をそれぞれ経由して、導電線Ｌ２の
近接するノードＮ１、Ｎ２、Ｎ３、...,Ｎ７、Ｎ８に接
続されている。より特定するに、図４に示された特定の
実施例においては、４つ毎の、負荷素子Ｇの入力端子
は、補助的なインバータ素子Ｉ１、Ｉ２、Ｉ３...Ｉ
７、Ｉ８それぞれの出力端子に、別個に接続されてい
る。同時に、補助的なインバータ素子Ｉ１、Ｉ２、Ｉ
３、...,Ｉ７、Ｉ８のそれぞれの入力端子は、導電線Ｌ
２の、それぞれの近接するノードＮ１、Ｎ２、Ｎ
３、...,Ｎ７、Ｎ８に、別個に接続されている。

【００２４】図４において示されているように、バッフ
ァーＢにより論理ゲートＧに伝達された信号の極性を維
持することが望まれているとすれば、導電線Ｌ２の入力
端において、インバータＩＡが挿入される。そうでない
場合には、インバータＩＡは省略される。そのような場
合には、伝送線Ｌ２の入力側は、バッファーＢの出力ノ
ードＮ０に、直接に接続されることが可能である。選択
的には、ＩＡを省略し、同時にバッファーＢにおける２
つのインバータの１つを省略することによって、極性が
維持されることが可能である。

【００２５】選択として、インバータでないバッファー
（非反転バッファー）のような、任意の能動素子が、補
助的なインバータ素子Ｉ１、Ｉ２、Ｉ３、...,Ｉ７、Ｉ
８の任意のものに対し、利用されることが可能である。
また、バッファーＢは、そのインバータの一つを省略す
ることにより、インバータ素子とすることも可能であろ
う。

【００２６】よりよい、クロック信号分配性能を得るた
め、導電線Ｌ２の単位長さ当たりの抵抗（及び容量）
は、導電線Ｌ０の値よりも、より小さな値に低減される
ことが可能である。このような低減は、第二位のメタラ
イゼーション（の層）において、導電線Ｌ２を配置する
ことにより実現可能である。（ここで、単位長さ当たり
の抵抗は、より低くされることが可能である。）さら
に、第二位のメタライゼーション（の層）は、当該技術
分野において知られている、第二位のメタライゼーショ
ン（の層）について、通常用いられているような、標準
的な第二位における金属あるいは合金から成る。

【００２７】システム４００においては、負荷素子Ｇそ
れぞれの入力容量（入力キャパシタンス）が、すべて同
じであることを前提としており、これは、通常の状況で
ある。補助的なインバータ素子Ｉ１、Ｉ２、Ｉ３、...,
Ｉ７、Ｉ８の相対的なサイズにより示されているよう
に、負荷素子Ｇについて、等しい入力容量（入力キャパ
シタンス）であるような場合には、これらの補助的なイ
ンバータ素子それぞれの電流駆動能力は、導電線Ｌ２の
入力端子Ｎ０からの距離に伴い、単調に増加する。この
距離は、導電線Ｌ２上に配置され、考慮されている補助
的なインバータ素子と入力端子Ｎ０の間に介在するノー
ドの数という点から評価される。より特定するに、出力
段が、ｎＭＯＳトランジスターと連続して接続されてい
るｐＭＯＳトランジスターより構成されている、補助的
なインバータ素子（あるいは、その他の補助的な能動素
子）は、電流駆動能力を有しており、その能力は、チャ
ネルの幅対長さ（Ｗ／Ｌ）比に直接に比例している。

【００２８】例示的に、例としては、すべての負荷素子
Ｇの入力容量（入力キャパシタンス）はＸに等しく、補
助的インバータＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、
Ｉ７、Ｉ８の電流駆動能力の値は、それぞれ、Ｘ／３、
Ｘ／３、２Ｘ／３、２Ｘ／３、２Ｘ／３、２Ｘ／３、
Ｘ、Ｘに等しくされている。補助的インバータＩ１、Ｉ
２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７、Ｉ８の電流駆動能
力の相対的な値を得る有用な方法は、第一に、それらの
電流駆動能力がすべてＸに等しいものとみなすことであ
り、さらに、負荷素子Ｇの様々なものに対する、伝搬す
るクロック信号の遅延を判断するため、回路シミュレー
ションを適用することである。これは、Elmore（エルモ
ア）の遅延モデル（W.C.Elmore,"The Transient Respon
se ofDamped Linear Networks with Particular Regard
to Wideband Amplifiers,"Journal Applied Physics,V
ol.19,pp.55-63,January 1948）により判断されるよう
な回路シミュレーション、あるいは、Walter Banzhafに
よる"Computer-AidedCircuit Analysis Using Spice,"
Prentice Hall,Englewood Cliffs,N.J.07632,1989とい
うタイトルの本で記述されているような、他の回路シミ
ュレーションモデルによる。

【００２９】本発明は、特定の実施例の観点から詳細に
記述されてきたが、本発明の保護の範囲から逸脱するこ
となしに、様々な修正がなされることが可能である。例
えば、インバータＧは、インバータ以外の様々な種類の
論理ゲートとすることが可能であり、あるいは、フリッ
プフロップデバイス、トライステート（３ステート）バ
ッファー、入力容量（入力キャパシタンス）を持つ入力
端子を有する他のゲートとすることも可能である。ノー
ドＮ０は、導電線Ｌ０と結びついており、伝送線Ｌ２に
類似した、他のクロック信号伝送線に接続されることが
可能である。また、ノードＮ０は、他の形式の導電線あ
るいは配線に接続されることも可能であり、これによ
り、例えば、クロック源Ｃからのクロック信号が、クロ
ックされた別のデータバスに配置された、他の負荷素子
に伝達されることが可能である。

【００３０】クロック信号を単一のバッファーＢのみに
伝達するクロック信号源Ｃの代わりに、任意の（数の）
そのようなバッファーへクロック信号を伝達することが
可能であり、そのようなバッファーのそれぞれは、クロ
ックされた３２ビットの個々のデータバスへとクロック
信号を伝達するのである。

【００３１】導電線Ｌ０に沿った８の等間隔のノードｎ
１−ｎ８と結びついた、導電線Ｌ２に沿った８の等間隔
のノードＮ１−Ｎ８というまとまりの代わりに、導電線
Ｌ０及びＬ２のそれぞれに沿った１６の等間隔のノード
というまとまりとすることは、好ましい選択である。す
なわち、ノード当たり４ビットの代わりに、ノード当た
り２ビットとすることは、好ましい選択であるというこ
とである。

【００３２】さらに、ノード間距離を、ノードＮ０から
増加する距離に伴って単調に小さくし、補助的インバー
タのサイズ（電流駆動能力についての）を相互に等しく
することと結びつけることで、等間隔のノードの代わり
に、等間隔でない間隔としたノードが用いられることが
可能である。選択的には、ノード間距離と補助的インバ
ータＩ１、...Ｉｎのサイズの両方が、変化させること
が可能であり、ここで、Ｉｎとは、入力端子Ｎ０からも
っとも離れて配置された補助的インバータである。クロ
ックされた３２ビットのデータバスの代わりに、３２ビ
ットより他のビット数を有する、クロックされた任意の
バスが、本発明における補助的能動デバイスの利用を用
いることが可能である。さらには、クロックされたバス
の代わりに、本発明は、任意の種類の共通の電気信号
を、導電線を経由し、共通の信号により制御された負荷
素子へと伝達するように応用可能であり、これらの負荷
素子は、それらについての、それぞれ様々な位置におい
て、当該導電線に接続されている。

【００３３】

【発明の効果】本発明により、電子システムの速度性能
へ大きな影響を与える、各負荷素子への信号（特に、ク
ロック信号等）の伝搬遅延において、従来の先行技術の
欠点を緩和し、より一層、伝搬遅延時間の低減を図るこ
とが可能となった。

【図面の簡単な説明】

【図１】図１は、先行技術の特定の実施例による、負荷
素子にクロック信号を分配する回路を含む電子システム
の概要図である。

【図２】図２は、先行技術の特定の実施例による、典型
的な、負荷素子についての回路の概略である。

【図３】図３は、先行技術の別の特定の実施例による、
負荷素子にクロック信号を分配する他の回路を含む電子
システムの概要図である。

【図４】図４は、本発明の特定の実施例による、信号を
分配する、さらに別の回路を含む電子システムの概要図
である。なお、異なる図面における類似の要素は、同一
の符号により表示されている。

【符号の説明】

４００電子システムＬ０、Ｌ２導電線Ｇ１、...、Ｇ３２インバータｎ１、...、ｎ８ノードＮ１、...、Ｎ８ノードＩ１、...、Ｉ８補助的なインバータ素子（補助的イ
ンバータ）Ｐ１，...、Ｐ８（能動的）帯状体Ｂ（入力）バッファーＮ０入力端子Ｃクロック（信号）源ＮＡノードｒ中継器Ｄ１１、Ｄ２１入力信号ｉ１入力端子ｇ１出力端子Ｇ１負荷素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者ハーリートーマスウェストンアメリカ合衆国，07974 ニュージャージー，ニュープロヴィデンス，プリンストンドライブ５

Claims

【特許請求の範囲】

【請求項１】（Ａ）第一の数の複数の位置にある、第
一の負荷素子（Ｇ１、Ｇ２、...,Ｇ３２）と、（Ｂ）第一の導電線（Ｌ０）と、（Ｃ）第二の導電線（Ｌ２）と、（Ｄ）電気的に能動的なデバイス（Ｉ１、Ｉ２、...,Ｉ
８）とを有し、前記（Ａ）負荷素子それぞれが、前記第一の数の複数の
位置についての個々の隣接部分において、前記第一の導
電線に電気的に接続された入力ノードを有し、前記（Ｄ）電気的に能動的なデバイス（Ｉ１、Ｉ
２、...,Ｉ８）のそれぞれが、前記第一の導電線につい
ての、第二の数の複数の連続するノード（ｎ１、ｎ
２、...,ｎ８）の個々のノードを、前記第二の導電線に
ついての、第二の数の複数の連続するノードの個々のノ
ード（Ｎ１、Ｎ２、...,Ｎ８）に別個に接続しており、前記第二の数は、前記第一の数よりも小さい、ことを特徴とする共通の信号を前記負荷素子へ伝達する
電子システム。
【請求項２】（Ｅ）共通信号源、を、さらに含み、前記（Ｅ）信号源が、前記第二の導電線の入力端子に接
続された出力ノードを有しており、前記電気的に能動的なデバイスが、前記能動的なデバイ
スと前記第二の導電線の入力端子の間に介在する、前記
第二の導電線の連続するノードの数に伴って、単調に増
加する電流駆動能力を、有している、ことを特徴とする、請求項１のシステム。
【請求項３】前記第二の複数の連続するノード間の
距離が、前記能動的なデバイスと前記第二の導電線の入
力端子の間に介在する、前記第二の導電線の連続するノ
ードの数に伴って、単調に減少する、ことを特徴とす
る、請求項１のシステム。
【請求項４】前記負荷素子の数で評価した、前記第
二の導電線の連続するノード間の距離が等しい、ことを特徴とする、請求項１のシステム。
【請求項５】半導体基板の主表面上にある、０位の
メタライゼーション（の層）において配置され、主表面
から、第一の平均距離ｄ１で隔てられた、多結晶シリコ
ンの線を、前記第一の導電線が含んでおり、前記第二の
導電線が金属あるいは合金の線で、前記第二の導電線
は、前記基板の前記主表面上にある、第二位のメタライ
ゼーション（の層）において配置され、さらに、前記第
二の導電線は、ｄ２＞ｄ１である、第二の平均距離ｄ２
で、前記基板の主表面から隔てられている、ことを特徴とする請求項１ないし４のいずれかのシステ
ム。