KR970004352A - 신호 전송용 전자 시스템 - Google Patents
신호 전송용 전자 시스템 Download PDFInfo
- Publication number
- KR970004352A KR970004352A KR1019960024234A KR19960024234A KR970004352A KR 970004352 A KR970004352 A KR 970004352A KR 1019960024234 A KR1019960024234 A KR 1019960024234A KR 19960024234 A KR19960024234 A KR 19960024234A KR 970004352 A KR970004352 A KR 970004352A
- Authority
- KR
- South Korea
- Prior art keywords
- transmission line
- electrical transmission
- electrical
- nodes
- input terminal
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
- H03K5/15046—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a tapped delay line
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
논리 게이트(G1,G2,…G32)등의 다수의 데스티네이션 부하를 갖는 집적 회로등의 전자 시스템에 있어서, 신호는 입력 단자로부터 데스티네이션 부하에 0차 레벨(폴리실리콘)의 전기 전송 라인(L0을 따라 분배된다. 데스티네이션 부하에 도달한 신호 특성은 (1) 부가된 전기 전송 라인(L2)을 삽입하고, (2) 상기 부가된 전기 전송 라인의 여러 모드(N1,N2,…N8)을 인버터등의 보조 능동 장치(I1,I2,…I8)를 통해 0차 레벨의 전기 전송 라인상의 여러 노드에 접속시킴으로써 개선된다. 한 장치에서, 보조 능동 장치는 부가된 전기 전송 라인의 입력 단자와 그 사이에 놓인 노드의 갯수로 증가하는 전기-전류-구동 능력을 갖는다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 특정 실시예에 따라 신호를 분배시키는 또 다른 회로를 포함하는 전자 시스템의 개략도.
Claims (5)
- 제1다수의 동일한 다수 위치에서의 제1다수의 데스티네이션 부하 소자(G1,G2,…,G32)와; 각각의 데스티네이션 부하 소자가 상기 제1다수의 위치에 개별적으로 이웃하여 제1전기 전송 라인에 전기 접속된 입력 노드를 갖는 제1전기 전송 라인(L0)과, 제2전기 전송 라인(L2)을 구비하는 일반 신호를 데스티네이션 부하 소자에 전달하기 위한 전자 시스템에 있어서, 상기 제1다수보다 적은 갯수인 제2다수의 상기 제2전기 전송 라인의 연속 노드의 개별 노드(N1,N2,…,N8)에 대해 상기 제1전기 전송 라인의 제2다수의 연속 노드(n1,n2,…,n8)의 개별 노드를 각각 접속시키는 전기능동 장치(I1,I2,…,I8)를 구비하는 것을 특징으로 하는 신호 전송용 전자 시스템.
- 제1항에 있어서, 상기 제2전기 전송 라인의 입력 단자에 접속된 출력 노드를 갖춘 일반 신호 소스를 더 구비하며, 상기 전기적 능동 장치는 상기 제2전기 전송 라인의 입력 단자와 능동 장치간의 삽입된 제2전기 전송 라인의 연속 노드 갯수로 증가하는 전기-전류-구동 능력을 갖는 것을 특징으로 하는 신호 전송용 전자 시스템.
- 제1항에 있어서, 상기 제2다수의 연속 노드들간의 거리는 제2전기 전송라인의 입력 단자와 능동 장치간에 삽입된 제2전기 전송 라인의 연속 노드의 갯수로 감소되는 것을 특징으로 하는 신호 전송용 전자 시스템.
- 제1항에 있어서, 상기 다수의 데스티네이션 부하 소자들에서 측정된 바와 같이, 상기 제2전송 라인의 연속 노드들간의 분리 간격을 동일한 것을 특징으로 하는 신호 전송용 전자 시스템.
- 제1항 내지 4항 중의 어느 한 항에 있어서, 상기 제1전기 전송 라인은 반도체 기판의 주표면상의 0차레벨의 금속 결정상에 위치되고 제1평균 거리 d1 만큼 분리된 폴리실리콘 라인을 구비하고, 상기 제2전기 전송라인은 상기 기판의 주표면상의 2차 레벨의 금속 결정상에 위치되며, 상기 제2전기 전송 라인은 금속 또는 합금 라인이며, 상기 제2전기 전송 라인은 상기 기판의 주표면상의 2차 레벨 금속 결정상에 위치되고 d2〉d1인 제2평균 거리 d2 만틈 상기 기판의 주표면으로부터 분리되는 것을 특징으로 하는 신호 전송용 전자 시스템.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/497,350 US5519350A (en) | 1995-06-30 | 1995-06-30 | Circuitry for delivering a signal to different load elements located in an electronic system |
US497,350 | 1995-06-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR970004352A true KR970004352A (ko) | 1997-01-29 |
Family
ID=23976509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960024234A KR970004352A (ko) | 1995-06-30 | 1996-06-27 | 신호 전송용 전자 시스템 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5519350A (ko) |
EP (1) | EP0751620B1 (ko) |
JP (1) | JPH0923149A (ko) |
KR (1) | KR970004352A (ko) |
DE (1) | DE69616883T2 (ko) |
TW (1) | TW315450B (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5777529A (en) * | 1996-10-10 | 1998-07-07 | Northern Telecom Limited | Integrated circuit assembly for distributed broadcasting of high speed chip input signals |
FR2773020B1 (fr) * | 1997-12-24 | 2000-03-10 | Sgs Thomson Microelectronics | Circuit de distribution d'horloge dans un circuit integre |
US6606587B1 (en) * | 1999-04-14 | 2003-08-12 | Hewlett-Packard Development Company, L.P. | Method and apparatus for estimating elmore delays within circuit designs |
US6501706B1 (en) * | 2000-08-22 | 2002-12-31 | Burnell G. West | Time-to-digital converter |
US20060044016A1 (en) | 2004-08-24 | 2006-03-02 | Gasper Martin J Jr | Integrated circuit with signal skew adjusting cell selected from cell library |
FR3024619B1 (fr) * | 2014-08-01 | 2016-07-29 | Pyxalis | Circuit integre photorepete avec compensation des retards de propagation de signaux, notamment de signaux d'horloge |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3586871A (en) * | 1969-05-23 | 1971-06-22 | Bell Telephone Labor Inc | Phase responsive switching system |
US3751591A (en) * | 1972-06-20 | 1973-08-07 | Ibm | Zero skew clock distribution system |
US4247817A (en) * | 1978-05-15 | 1981-01-27 | Teradyne, Inc. | Transmitting electrical signals with a transmission time independent of distance between transmitter and receiver |
US5387885A (en) * | 1990-05-03 | 1995-02-07 | University Of North Carolina | Salphasic distribution of timing signals for the synchronization of physically separated entities |
JP3112784B2 (ja) * | 1993-09-24 | 2000-11-27 | 日本電気株式会社 | クロック信号分配回路 |
-
1995
- 1995-06-30 US US08/497,350 patent/US5519350A/en not_active Expired - Lifetime
- 1995-11-16 TW TW084112159A patent/TW315450B/zh not_active IP Right Cessation
-
1996
- 1996-06-18 EP EP96304511A patent/EP0751620B1/en not_active Expired - Lifetime
- 1996-06-18 DE DE69616883T patent/DE69616883T2/de not_active Expired - Fee Related
- 1996-06-27 KR KR1019960024234A patent/KR970004352A/ko not_active Application Discontinuation
- 1996-06-28 JP JP8168809A patent/JPH0923149A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE69616883T2 (de) | 2002-07-04 |
DE69616883D1 (de) | 2001-12-20 |
US5519350A (en) | 1996-05-21 |
JPH0923149A (ja) | 1997-01-21 |
TW315450B (ko) | 1997-09-11 |
EP0751620B1 (en) | 2001-11-14 |
EP0751620A1 (en) | 1997-01-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
ATE257293T1 (de) | Sicherheitsschaltgerät und sicherheitsschaltgeräte-system | |
KR940019069A (ko) | Lsi내 클럭분배회로(intra-lsi clock distribution circuit) | |
KR880010573A (ko) | 대규모 반도체 논리장치 | |
EP0869616A3 (en) | Output circuit, input circuit and input/output circuit | |
KR960036332A (ko) | 논리회로 | |
KR970004352A (ko) | 신호 전송용 전자 시스템 | |
KR970053608A (ko) | 반도체 장치 | |
KR970063275A (ko) | 반도체집적회로 및 그것을 사용한 회로장치 | |
KR960024781A (ko) | 최대수요전력 제어장치 | |
KR960019703A (ko) | 반도체 집적회로 장치 | |
KR960036034A (ko) | 집적 회로 | |
EP0915475A3 (en) | Semiconductor memory | |
KR970068365A (ko) | 통신제어장치 및 그것을 사용한 통신시스템 | |
KR20010070231A (ko) | 반도체 회로, 그의 지연 조정 방법 및 레이아웃 방법 | |
KR960030397A (ko) | 반도체집적회로의 보호회로 | |
DE59907654D1 (de) | Ausgangstreiberschaltung | |
KR950020965A (ko) | 반도체 장치 | |
KR970003927A (ko) | 전자기 방사가 감소된 반도체 장치 | |
EP0626694A3 (en) | Address transition detector circuit and method of driving same | |
EP1278204A3 (en) | Semiconductor integrated circuit | |
KR100378515B1 (ko) | 설정값으로부터의 세로신호성분의 편차를 결정하는 방법 및 장치 | |
EP1265185A3 (en) | Parallel signal procesing circuit, semiconductor device having the circuit, and signal processing system having the circuit | |
KR100369506B1 (ko) | 공급 전압의 셀프 버퍼링 기능을 갖는 집적 반도체 메모리장치 | |
KR970072390A (ko) | 인에이블 신호에 응답하여 커패시턴스를 증배하는 반도체 소자와 방법 및 프로그램가능 지연 소자 | |
JPS63107316A (ja) | ゲ−トアレ−のクロツク分配構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |