JP2944535B2 - ゲートアレイ半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲートアレイ半導
体集積回路に関し、特にクロックのスキューを低減して
ＬＳＩの高速化を実現するためのクロック分配回路に関
するものである。

【０００２】

【従来の技術】従来、ゲートアレイ半導体集積回路にお
いて、同期回路を駆動するためのクロック信号は通常の
内部ゲートを用いて供給、分配されていた。ところが、
通常の内部ゲートを用いてクロック信号を分配する際に
はゲートの駆動能力に制限があるため、１つのドライバ
からあまり多くの同期回路に信号を供給することができ
ない。そこで、１つのクロック信号に同期して動作する
回路が多数ある場合にはクロックを供給する回路を縦列
に多段に接続する構成としなければならなかった。こう
した構成では、ドライバゲートの特性のバラツキ、各ド
ライバに接続される負荷やその負荷に至る配線長等に依
存して、クロック信号が各ゲートを伝播するときの信号
遅延時間に差が生じやすい。そのため、各回路に供給さ
れるクロック（同期信号）が場所によってタイミング的
に異なる、いわゆるクロックスキューが発生する、とい
う問題があった。

【０００３】このように、従来からクロックスキューに
よる動作不良の発生が問題になっていたが、近年、半導
体プロセスの微細加工によるデバイスの高速化、または
システムの高速化に伴ってクロックスキューをさらに低
減することが求められている。クロックスキューは、そ
の原因によって、駆動する側の素子の素子バラツキに起
因するスキューと、駆動される側の負荷に起因するスキ
ューに二分されるが、前者は近年のプロセス微細化によ
り絶対値が小さくなり無視できる一方、後者はゲートア
レイ半導体集積回路の規模の拡大により顕著になってい
る。

【０００４】ここで、図７に、従来のＣＭＯＳプロセス
ゲートアレイ半導体集積回路の基本セル構成の一例を示
す。基本セル１４は、電源１、接地３、ＰＭＯＳトラン
ジスタ７、ＮＭＯＳトランジスタ８で構成されており、
この基本セル１４を複数個用いて各構成要素を相互に接
続することで集積回路を実現している。

【０００５】次に、図８に従来のクロックの分配の一例
を示す。クロック入力１３はクロックドライバ１２に入
力され、クロックドライバ１２の出力はクロックドライ
バ１２ａ、１２ｂ、１２ｃ、１２ｄの入力にそれぞれ接
続され、クロックドライバ１２ａ、１２ｂ、１２ｃ、１
２ｄの出力はクロックを入力とする基本セル１４に入力
されるようになっている。そして、クロックを入力とす
る基本セル１４は他の基本セル１４と相互に接続され、
クロック素子を構成している。この構成でクロック信号
の分配を行うことにより、クロック入力１３に入力され
るクロックで全クロック素子を一括して駆動している。

【０００６】以上説明したクロック分配では、クロック
入力１３からクロックを入力とする各基本セル１４まで
の配線長が異なり、かつ各クロックドライバ１２ａ、１
２ｂ、１２ｃ、１２ｄに接続されるクロック素子の数が
異なるため、クロックを入力とする基本セル１４に対し
各クロックラインに付くクロック素子のゲート容量の違
いにより、基本セル１４各々の入力端でクロックスキュ
ーが生じてしまう。

【０００７】そこで、クロックスキューを低減させる手
段として、クロックライン上にクロックドライバを挿入
することでチップ内のバラツキを抑える方法がある。こ
の方法では、基本セルの相互接続により集積回路を作成
した後、クロックライン上の任意の位置にクロックドラ
イバを挿入し、このクロックドライバの挿入により遅延
が小さくなるクロックラインにまたクロックドライバの
挿入を行う。このように、クロックドライバの挿入を繰
り返すことによってクロック入力から各クロック素子ま
でのクロックドライバ数を調節し、クロックスキューを
低減させる。ところが、クロック入力から各クロック素
子までのクロックラインに挿入するクロックドライバの
数はクロック素子数の最小公倍数を採用するため、この
方法ではクロックスキューを完全に０にすることはでき
ない。

【０００８】また、クロックドライバを挿入する上記の
方法に代えて、基本セルを相互接続し、集積回路を作成
する前に予めクロックドライバ、クロックラインを用意
し、クロック素子に接続するという方法もある。

【０００９】特開昭６３−１３５１７号公報には、クロ
ック専用のドライバゲートを備えたゲートアレイ回路が
開示されている。このゲートアレイ回路の場合、図９に
示すように、高駆動のクロックドライバ１２およびクロ
ックライン４を予め用意しておき、さらにクロックドラ
イバ１２〜クロックライン４間の配線長を等しくするこ
とによって、クロックスキューを低減している。ところ
が、クロックを入力とする基本セル１４に対しクロック
ライン４に付くクロック素子のゲート容量が異なるた
め、クロックドライバに接続するクロック素子の数が異
なる場合にはやはりクロックスキューが生じてしまう。
また、高駆動のクロックドライバ１２が必要であるた
め、クロックドライバ１２を構成するための基本セルを
多く必要とし、チップサイズが大きくなるという問題点
を抱えている。

【００１０】また、特開平３−６９１６３号公報には、
太幅のクロックラインを備えた半導体集積回路が開示さ
れている。この半導体集積回路の場合、図１０に示すよ
うに、基本セル１４内に太幅のクロックライン４を予め
用意しておき、基本セル１４をＬＳＩチップ内に並べて
配置すると、クロックライン４が両隣の基本セル１４の
クロックライン４と接続される。したがって、相互接続
されたクロックライン４により全てのクロック素子を駆
動できるので、クロックドライバが低減されるととも
に、配線抵抗が減少することにより、クロックスキュー
が低減される。ところが、クロック入力からクロックを
入力とする基本セル１４までの配線長の違い、およびク
ロックを入力とする基本セル１４に対しクロックライン
４に付くクロック素子のゲート容量の違いにより、クロ
ックスキューを完全に０にすることはできない。また、
基本セル１４内に太幅のクロックライン４を配置するた
めにその他の配線可能な場所が減少し、配線効率が低下
するという問題がある。

【００１１】また、特開平４−６４２６３号公報および
特開平４−４８７７８号公報には、予め用意したクロッ
クラインを格子状に配置した半導体集積回路装置が開示
されている。この半導体集積回路装置の場合、図１１に
示すように、クロックライン４およびクロックドライバ
１２を予め用意し、クロックライン４を格子状に配置す
ることでクロックライン４の配線抵抗を減少させ、クロ
ックスキューを低減している。ところが、クロック入力
からクロックを入力とする基本セル１４までのクロック
ライン４の配線長の違い、およびクロックを入力とする
基本セル１４に対しクロックライン４に付くクロック素
子のゲート容量の違いにより、クロックスキューを完全
に０にすることはできない。また、クロックライン４の
配線抵抗を減少させるために、通常の配線よりも太幅に
しなければならず、配線効率を低下させるという問題が
ある。

【００１２】

【発明が解決しようとする課題】すなわち、従来のクロ
ックスキューの低減方法には以下のような問題点があっ
た。第１の問題点は、クロックスキューは多少低減でき
るものの、クロックスキューを完全に０にすることがで
きないことである。なぜならば、予めクロックドライバ
やクロックラインを配線しておく方法では、個々のクロ
ックラインが駆動するクロック素子の数およびクロック
ラインの配線長が一定ではないためである。

【００１３】ここで、最小加工寸法０．３５μｍプロセ
スの半導体集積回路の標準的な具体例を示す。ファンイ
ン２のファンクションブロックによる遅延が約７．２ps
ecであるため、ファンイン２のクロック素子の数が１０
０個異なると、７．２psec×１００＝７２０psecのクロ
ックスキューが生じる。また、クロックラインの配線長
が２ｍｍ異なる場合、単位長当たりの配線容量値が約
２．０７×１０^-4ｐＦ／μｍであるから、配線容量は
２．０７×１０^-4×２０００＝０．４１４ｐＦ、ファン
イン２の容量値は約０．０２８ｐＦであるため、０．４
１４ｐＦ／０．０２８ｐＦ×７．２psec＝１０６．４ps
ecのクロックスキューが生じる。一方、フリップフロッ
プのホールドタイムが約８０psecであるから、場合によ
ってはクロックスキューがホールドタイムを超えてしま
う恐れがある。

【００１４】また、クロックドライバを挿入する方法で
は、クロックラインに挿入するクロックドライバの数を
クロック素子数の最小公倍数にしなければならないか
ら、クロックスキューを０にすることは不可能である。
１個のクロックドライバの遅延は出力に接続される配線
長が０ｍｍ時で約１７１psecであるから、クロックスキ
ューは１７１psecの最小公倍数分生じてしまう。さら
に、クロックドライバの出力にファンイン２の素子が１
０個接続していた場合、クロックドライバ１個の遅延は
約２６６psecとなり、クロックスキューは２６６psecの
最小公倍数分生じてしまう。

【００１５】第２の問題点は、配線抵抗を低減させるた
めにクロックラインを太幅にしなければならないため、
配線効率が低下することである。

【００１６】第３の問題点は、チップサイズが大きくな
ることである。なぜならば、クロックスキュー低減のた
め、クロックドライバを高駆動にしなければならないか
らである。

【００１７】本発明は、上記の課題を解決するためにな
されたものであって、配線効率の低下やチップサイズの
増大が生じることなく、クロックスキューをほぼ０にす
ることができるゲートアレイ半導体集積回路装置を提供
することを目的とする。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に記載のゲートアレイ半導体集
積回路装置は、基本セルが配列された複数の基本セル列
を有するゲートアレイ半導体集積回路装置において、ク
ロック信号を供給するためのクロックラインが分岐して
各基本セル列内の基本セルに接続され、分岐したクロッ
クラインの全てが等しい負荷を有するとともに、これら
分岐したクロックラインの全ての配線長が等しく、前記
基本セル列内の全ての基本セルが、クロックドライバ用
トランジスタを含むクロックドライバセルを有し、前記
クロックラインが分岐して各基本セル内の前記クロック
ドライバセルに接続されたことを特徴とするものであ
る。

【００１９】また、請求項２に記載のゲートアレイ半導
体集積回路装置は、請求項１に記載のゲートアレイ半導
体集積回路装置において、前記クロックドライバセル
が、セル外部のクロックラインがともにゲートに接続さ
れ、一端同士が互いに接続された第１導電型トランジス
タおよび第２導電型トランジスタと、該一端同士の接続
点と切断状態にある出力端子とを有し、前記第１導電型
トランジスタおよび第２導電型トランジスタの他端は電
源および接地とそれぞれ切断状態にあることを特徴とす
るものである。

【００２０】また、請求項３に記載のゲートアレイ半導
体集積回路装置は、請求項１に記載のゲートアレイ半導
体集積回路装置において、前記クロックドライバセル
が、セル外部のクロックラインがともにゲートに接続さ
れ、一端同士が切断状態にある第１導電型トランジスタ
および第２導電型トランジスタと、これら第１導電型ト
ランジスタおよび第２導電型トランジスタの一端と切断
状態にある出力端子とを有し、前記第１導電型トランジ
スタおよび第２導電型トランジスタの他端は電源および
接地とそれぞれ接続状態にあることを特徴とするもので
ある。

【００２１】

【００２２】

【００２３】本発明のゲートアレイ半導体集積回路装置
においては、クロックラインが全基本セルのクロックラ
イン入力に接続されて等しい負荷を有し、クロックライ
ンの配線長が全ての基本セルに対して等しくなっている
ので、全ての基本セル内のクロックドライバセル中のゲ
ートまでの遅延が等しくなるため、クロックスキューが
限りなく０に近付く。また、配線抵抗を下げるためにク
ロックラインを太幅にする必要がなく、クロックドライ
バを高駆動とする必要もない。

【００２４】

【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図３を用いて説明する。図１は本実施の形態の
ゲートアレイ半導体集積回路装置の基本セルを示す図、
図２はチップ内の各構成要素の配置を示す図、図３は同
拡大図、である。

【００２５】まず、基本セルについて説明する。マスタ
スライス上にアレイ配置する基本セルは、図１に示すよ
うに、クロックドライバセル５とセル６で構成されてい
る。セル６は、図７に示した従来の基本セル１４複数個
からなるものであり、これら基本セル１４内の各構成要
素を相互に接続し、集積回路を実現するものである。ま
た、クロックドライバセル５は、基本セルの外部から供
給されるクロックライン４がともにゲートに接続され、
ドレイン同士が接続されたＰＭＯＳトランジスタ７（ク
ロックドライバ用トランジスタ）、ＮＭＯＳトランジス
タ８（クロックドライバ用トランジスタ）、出力２、Ｐ
ＭＯＳトランジスタ７のソースと電源１の間の切断箇所
９、ＮＭＯＳトランジスタ８のソースと接地３の間の切
断箇所１０、ＰＭＯＳトランジスタ７およびＮＭＯＳト
ランジスタ８のドレインと出力２の間の切断箇所１１、
で構成されている。

【００２６】次に、チップ上における基本セルの配置お
よび配線について説明する。図２に示すように、任意の
場所にクロック入力１３が設けられ、クロック入力１３
がクロックドライバ１２に接続されている。そして、ク
ロックドライバ１２の出力から基本セル列に至るクロッ
クライン４の各配線長が等しくなるようにクロックライ
ン４が分岐され、さらに基本セル列の中心から基本セル
列内の各基本セル１５までの配線長が等しくなるように
分岐されている。ここで、クロックドライバ１２ａが、
負荷の状況に応じて分岐点の直前に挿入されている。ま
た、クロックドライバ１２ａの出力は、各基本セル１５
までの配線長が等しくなるように接続されている。

【００２７】基本セル１５内の配線は、図３に示すよう
に、基本セル１５内にクロック端子を有する機能ブロッ
クが配置される場合（図中左端の基本セル１５）には、
前記切断箇所９、１０、１１が全て接続される。その場
合、ＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ８
はＣＭＯＳインバータを構成し、そのＣＭＯＳインバー
タがクロック素子１７のクロックドライバとして動作す
る。また、基本セル１５内にクロック素子がなく、クロ
ックドライバを必要としない場合（図中中央の基本セル
１５）には、切断箇所１８ａ、１８ｂ、１８ｃは接続さ
れないままである。基本セル１５内の素子がクロック素
子でない場合（図中右端の基本セル１５）でも、切断箇
所１９ａ、１９ｂ、１９ｃを接続すればクロック信号を
用いることが可能となる。

【００２８】上記構成のゲートアレイ半導体集積回路装
置においては、クロックドライバセル５内でクロックラ
イン４とＣＭＯＳインバータのゲートが常に接続されて
おり、かつアレイ配置された基本セル１５内に存在する
クロックドライバセル５の各々に対して均等な負荷にな
るようにクロックライン４が予め配線されている。した
がって、これら２つの条件により、クロックライン４に
は常に一定のゲート容量が付加された状態となり、クロ
ックライン４間のバランスが取れている。さらに、クロ
ックライン４の配線は常にクロック入力１３から見て等
配分になっており、配線長は等しい。その結果、本実施
の形態のゲートアレイ半導体集積回路装置によれば、ク
ロックスキューを限りなく０に近付けることができる。

【００２９】そして、本実施の形態の場合、クロックス
キュー低減のために配線抵抗を低減させる必要がない。
したがって、特にクロックライン４を太幅にすることが
ないため、配線効率が低下することがない。また、ＣＭ
ＯＳインバータは基本セルの素子を駆動するためだけの
ものであるから、ＰＭＯＳトランジスタ７、ＮＭＯＳト
ランジスタ８はサイズが小さくてよい。したがって、チ
ップサイズが大きくなることもない。

【００３０】また、基本セル内にクロックを必要とする
素子がない場合にはクロックドライバセル５内の切断箇
所９、１０、１１を接続しない構成となっている。した
がって、クロックドライバセル５内のＣＭＯＳインバー
タを使用しない場合は電源１とＰＭＯＳトランジスタ
７、および接地３とＮＭＯＳトランジスタ８は切断され
ているので、使用しないクロックドライバセル５で電力
が消費されることはなく、低消費電力のゲートアレイ半
導体集積回路装置を実現することができる。

【００３１】以下、比較例について図４を用いて説明す
る。なお、本比較例の基本セルは、第１の実施の形態と
同様、クロックドライバセル５とセル６で構成されるた
め、説明を省略する。

【００３２】図４に示すように、チップ全体は、任意の
位置に配置されたクロックドライバ１２、クロック入力
１３、チップ内に並べて配置された基本セル１５、基本
セル列中に数個配置されたクロックドライバセル５、ク
ロックドライバ１２とクロックドライバセル５、および
クロックドライバセル５と基本セル１５を接続するクロ
ックライン４で構成されている。また、クロック入力１
３はクロックドライバ１２に入力され、クロックドライ
バ１２の出力は、まず、クロックドライバセル５内のク
ロックドライバに入力され、その後、クロックドライバ
セル５内のクロックドライバの出力が分岐して全ての基
本セル１５に入力されるようになっている。そして、ク
ロックドライバ１２から各クロックドライバセル５、お
よび各クロックドライバセル５から各基本セル１５まで
を接続するクロックライン４は、それぞれ配線長が等し
くなるように予め配置しておく。

【００３３】第１の実施の形態では全ての基本セル１５
にクロックドライバセル５を持たせていたが、本比較例
のように、チップ内の基本セル列中に数個のクロックド
ライバセル５のみを持たせた構成としても、各基本セル
１５を相互接続する前にクロックドライバセル５を介し
てクロックライン４を予め配線しておくので、クロック
ライン４を等負荷に配線することができ、第１の実施の
形態の場合と同様、配線効率の低下やチップサイズの増
大を生じることなく、クロックスキューをほぼ０にする
ことができる。

【００３４】以下、本発明の第２の実施の形態について
図５を用いて説明する。なお、本実施の形態の基本セル
も、第１の実施の形態と同様、クロックドライバセル５
とセル６で構成されるため、説明を省略する。

【００３５】図５に示すように、チップ全体は、任意の
位置に配置されたクロック入力１３、クロックドライバ
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２
ｆ、マクロ２３、マクロ２３以外の領域に並べて配置さ
れた基本セル１５、クロックドライバ１２、１２ａ〜１
２ｆと基本セル１５を接続するクロックライン４で構成
されている。また、クロック入力１３はクロックドライ
バ１２に入力され、クロックドライバ１２の出力はクロ
ックドライバ１２ａ〜１２ｆに入力され、クロックドラ
イバ１２ａ〜１２ｆの出力は全ての基本セル１５に入力
されるようになっている。そして、クロックドライバ１
２から各クロックドライバ１２ａ〜１２ｆ、および各ク
ロックドライバ１２ａ〜１２ｆから全基本セル１５まで
を接続するクロックライン４は、例えば図中中央のクロ
ックライン４には屈曲部を設け、それぞれの配線長が等
しくなるように予め配置しておく。

【００３６】第１の実施の形態の場合、クロックドライ
バに対して各基本セル列が対称の位置に配置されてい
た。それに対して、本実施の形態のように、チップ内に
マクロ２３が存在し、マクロ２３がある領域に基本セル
１５を配置できないためにクロックドライバ１２に対し
て各基本セル列が対称の位置にない場合もある。その場
合でも、クロックライン４によっては屈曲部を設けるな
どして分岐した各クロックライン４の配線長を等しくさ
えしておけば、第１の実施の形態の場合と同様、配線効
率の低下やチップサイズの増大を生じることなく、クロ
ックスキューをほぼ０にすることができる。

【００３７】以下、本発明の第３の実施の形態について
図６を用いて説明する。上記第２の実施の形態は、第１
の実施の形態と同一の基本セルを用いた場合のチップ内
の基本セルおよびクロックラインの配置の変形例であっ
たが、本実施の形態は基本セル自体の変形例である。

【００３８】本実施の形態の基本セルは、図６に示すよ
うに、クロックドライバセル５とセル６で構成されてい
る。セル６は、図７に示した従来の基本セル１４複数個
からなるものであり、これら基本セル１４の各構成要素
を相互に接続し、集積回路を実現するものである。ま
た、クロックドライバセル５は、ゲートが基本セルの外
部から供給されるクロックライン４に接続され、ソース
が電源１に接続されたＰＭＯＳトランジスタ７、ゲート
がクロックライン４に接続され、ソースが接地３に接続
されたＮＭＯＳトランジスタ８、出力２、ＰＭＯＳトラ
ンジスタ７のドレインと出力２およびＮＭＯＳトランジ
スタ８のドレインの間の切断箇所９、ＮＭＯＳトランジ
スタ８のドレインと出力２およびＰＭＯＳトランジスタ
７のドレインの間の切断箇所１０、ＰＭＯＳトランジス
タ７およびＮＭＯＳトランジスタ８のドレインと出力２
の間の切断箇所１１、で構成されている。

【００３９】基本セル６にクロックを入力する場合に
は、各切断箇所９、１０、１１をそれぞれ接続すること
により、ＰＭＯＳトランジスタ７のドレインとＮＭＯＳ
トランジスタ８のドレイン、および出力２が接続され、
ＣＭＯＳインバータが構成される。したがって、第１、
第２の実施の形態で説明したチップ内の基本セル１５お
よびクロックライン４の配置を適用すれば、配線効率の
低下やチップサイズの増大を生じることなく、クロック
スキューをほぼ０にすることができる、という第１、第
２の実施の形態と同様の効果を得ることができる。

【００４０】また、クロックドライバセル５を使用しな
い場合には、ＰＭＯＳトランジスタ７のドレインとＮＭ
ＯＳトランジスタ８のドレインが切断されているため、
電源１〜接地３間に電流経路がないことで電力を消費す
ることがない。さらに、クロックドライバセル５を使用
する場合、使用しない場合のいずれにおいても、ＰＭＯ
Ｓトランジスタ７のソースが電源１と接続され、ＮＭＯ
Ｓトランジスタ８のソースが接地３と接続されているた
め、ＰＭＯＳトランジスタ７およびＮＭＯＳトランジス
タ８のゲート〜ソース間の容量は常に一定となる。した
がって、クロックライン４の負荷が等しくなり、クロッ
クスキューを０に近付けることが可能となる。

【００４１】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えばチップ内の基本セルの配置、クロックラインの配置
等に関しては上記実施の形態に限ることなく、適宜変更
が可能である。

【００４２】

【発明の効果】以上、詳細に説明したように、本発明の
ゲートアレイ半導体集積回路装置によれば、クロックラ
インが全基本セルのクロックライン入力に接続されて等
しい負荷を有し、クロックラインの配線長が全ての基本
セルに対して等しくなるように設定されている。その結
果、全ての基本セル内のクロックドライバセル中のゲー
トまでの遅延が等しくなるため、クロックスキューを限
りなく０に近付けることができる。また、配線長を等し
くすることでクロックスキューが低減できるため、特に
配線抵抗を下げる必要がない。したがって、従来の場合
のように、配線抵抗を下げるためにクロックラインを太
幅にする必要がなく、配線効率の向上が図れる。さら
に、クロックドライバは予め対応した基本セルの素子を
駆動するだけであるため、クロックドライバは高駆動と
する必要がなく、サイズを小さくできる。その結果、従
来に比べてチップサイズを縮小することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態であるゲートアレ
イ半導体集積回路装置の基本セルを示す図である。

【図２】 同、ゲートアレイ半導体集積回路装置の各構
成要素のチップ内の配置を示す図である。

【図３】 同、基本セル部分の拡大図である。

【図４】 比較例のゲートアレイ半導体集積回路装置の
各構成要素のチップ内の配置を示す図である。

【図５】 本発明の第２の実施の形態であるゲートアレ
イ半導体集積回路装置の各構成要素のチップ内の配置を
示す図である。

【図６】 本発明の第３の実施の形態であるゲートアレ
イ半導体集積回路装置の基本セルを示す図である。

【図７】 従来のゲートアレイ半導体集積回路装置の基
本セルの一例を示す図である。

【図８】 従来のゲートアレイ半導体集積回路装置のク
ロック配線の一例を示す図である。

【図９】 従来のゲートアレイ半導体集積回路装置のク
ロック配線の他の例を示す図である。

【図１０】 従来のゲートアレイ半導体集積回路装置の
基本セルの一例を示す図である。

【図１１】 従来のゲートアレイ半導体集積回路装置の
クロック配線のさらに他の例を示す図である。

【符号の説明】

１ 電源 ２ 出力 ３ 接地 ４ クロックライン ５ クロックドライバセル ６ セル ７ ＰＭＯＳトランジスタ（クロックドライバ用トラン
ジスタ） ８ ＮＭＯＳトランジスタ（クロックドライバ用トラン
ジスタ） ９、１０、１１、１８ａ、１８ｂ、１８ｃ、１９ａ、１
９ｂ、１９ｃ 切断箇所 １２、１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２
ｆ クロックドライバ １３ クロック入力 １４ 従来の基本セル １５ 基本セル １７ クロック素子 ２３ マクロ

フロントページの続き (56)参考文献 特開 平５−259414（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/118 H01L 21/822 H01L 27/04

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 基本セルが配列された複数の基本セル列
   を有するゲートアレイ半導体集積回路装置において、 クロック信号を供給するためのクロックラインが分岐し
   て各基本セル列内の前記基本セルに接続され、分岐した
   クロックラインの全てが等しい負荷を有するとともに、
   これら分岐したクロックラインの全ての配線長が等し
   く、前記基本セル列内の全ての基本セルが、クロックド
   ライバ用トランジスタを含むクロックドライバセルを有
   し、前記クロックラインが分岐して各基本セル内の前記
   クロックドライバセルに接続されたことを特徴とするゲ
   ートアレイ半導体集積回路装置。
2. 【請求項２】 請求項１に記載のゲートアレイ半導体集
   積回路装置において、前記クロックドライバセルが、セ
   ル外部のクロックラインがともにゲートに接続され、一
   端同士が互いに接続された第１導電型トランジスタおよ
   び第２導電型トランジスタと、該一端同士の接続点と切
   断状態にある出力端子とを有し、前記第１導電型トラン
   ジスタおよび第２導電型トランジスタの他端は電源およ
   び接地とそれぞれ切断状態にあることを特徴とするゲー
   トアレイ半導体集積回路装置。
3. 【請求項３】 請求項１に記載のゲートアレイ半導体集
   積回路装置において、前記クロックドライバセルが、セ
   ル外部のクロックラインがともにゲートに接続され、一
   端同士が切断状態にある第１導電型トランジスタおよび
   第２導電型トランジスタと、これら第１導電型トランジ
   スタおよび第２導電型トランジスタの一端と切断状態に
   ある出力端子とを有し、前記第１導電型トランジスタお
   よび第２導電型トランジスタの他端は電源および接地と
   それぞれ接続状態にあることを特徴とするゲートアレイ
   半導体集積回路装置。