JP3187371B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路、特
にメモリＬＳＩや論理ＬＳＩを構成する半導体集積回路
の基本回路に関する。
にメモリＬＳＩや論理ＬＳＩを構成する半導体集積回路
の基本回路に関する。
【０００２】
【従来の技術】半導体集積回路の基本回路として、入力
容量の小さな基本論理素子が提案されている。このよう
な基本論理素子は、例えば、１９７２年にアイ・トリプ
ル・イー（IEEE）から発行されたトランザクション・エ
レクトロニクス・デバイス（IEEE Trans. Electron Dev
ices）第１９卷の第108頁から第113頁に掲載された「小
サイズＭＯＳトランジスタの電圧電流特性」"Current-v
oltage Characteristicsof Small Size MOS Transistor
s"と題するホニーセン(B.Hoeneisen)らによる論文に記
載されている。
容量の小さな基本論理素子が提案されている。このよう
な基本論理素子は、例えば、１９７２年にアイ・トリプ
ル・イー（IEEE）から発行されたトランザクション・エ
レクトロニクス・デバイス（IEEE Trans. Electron Dev
ices）第１９卷の第108頁から第113頁に掲載された「小
サイズＭＯＳトランジスタの電圧電流特性」"Current-v
oltage Characteristicsof Small Size MOS Transistor
s"と題するホニーセン(B.Hoeneisen)らによる論文に記
載されている。
【０００３】図４は、上述の基本論理素子からなるドミ
ノ回路を示している。５０４及び５００は電源ライン及
びグランドラインであり、ｐ型ＭＯＳトランジスタ１０
５のソースは電源ライン５０４に、そのドレインは出力
インバータ２００の入力に接続されている。ｎ型ＭＯＳ
トランジスタ１０１のソースはグランドライン５００に
接続さている。ｐ型ＭＯＳトランジスタ１０５のドレイ
ンとｎ型ＭＯＳトランジスタ１０１のドレインとの間に
は、ｎ型ＭＯＳトランジスタ１０４と、ｎ型トランジス
タ１０２及び１０３の直列回路とが並列に挿入されてい
る。４００はクロック信号であり、ｐ型ＭＯＳトランジ
スタ及びｎ型トランジスタ１０１の各ゲートに入力され
る。３０１〜３０３は入力信号であり、夫々、ｎ型ＭＯ
Ｓトランジスタ１０４，１０３，１０２のゲートに入力
される。インバータ２００の出力信号３０４がこのドミ
ノ回路の出力信号である。
ノ回路を示している。５０４及び５００は電源ライン及
びグランドラインであり、ｐ型ＭＯＳトランジスタ１０
５のソースは電源ライン５０４に、そのドレインは出力
インバータ２００の入力に接続されている。ｎ型ＭＯＳ
トランジスタ１０１のソースはグランドライン５００に
接続さている。ｐ型ＭＯＳトランジスタ１０５のドレイ
ンとｎ型ＭＯＳトランジスタ１０１のドレインとの間に
は、ｎ型ＭＯＳトランジスタ１０４と、ｎ型トランジス
タ１０２及び１０３の直列回路とが並列に挿入されてい
る。４００はクロック信号であり、ｐ型ＭＯＳトランジ
スタ及びｎ型トランジスタ１０１の各ゲートに入力され
る。３０１〜３０３は入力信号であり、夫々、ｎ型ＭＯ
Ｓトランジスタ１０４，１０３，１０２のゲートに入力
される。インバータ２００の出力信号３０４がこのドミ
ノ回路の出力信号である。
【０００４】クロック信号４００がＬレベルのときに
は、ｐ型ＭＯＳトランジスタ１０５がＯＮになり、ノー
ド５０３はＨレベルに移行し、プリチャージが行われ、
インバータ２００によって出力信号４０３はＬレベルに
なる。入力信号４００がＨレベルになると、ｐ型ＭＯＳ
トランジスタ１０５がＯＦＦに、且つ、ｎ型ＭＯＳトラ
ンジスタ１０１がＯＮになるため、入力信号３０３及び
３０２の双方がＨレベルであるか、又は入力信号３０１
がＨレベルであることにより、ノード５０３の電位がＬ
レベルになり、インバータ２００によって出力信号３０
４はＨレベルに移行する。入力信号３００がＨレベルに
なっても、入力信号３０３及び３０２の双方がＨレベル
にもならず、且つ、入力信号３０１がＨレベルにならな
ければ、ノード５０３の電位は変化せず、出力信号３０
４はＬレベルのままである。つまり、このドミノ回路
は、データ３０１とデータ３０２のＡＮＤとデータ３０
１とのＯＲを与える論理回路である。ここで、各ｎ型Ｍ
ＯＳトランジスタ１０１〜１０４は、同一のしきい値を
持つように設計されている。
は、ｐ型ＭＯＳトランジスタ１０５がＯＮになり、ノー
ド５０３はＨレベルに移行し、プリチャージが行われ、
インバータ２００によって出力信号４０３はＬレベルに
なる。入力信号４００がＨレベルになると、ｐ型ＭＯＳ
トランジスタ１０５がＯＦＦに、且つ、ｎ型ＭＯＳトラ
ンジスタ１０１がＯＮになるため、入力信号３０３及び
３０２の双方がＨレベルであるか、又は入力信号３０１
がＨレベルであることにより、ノード５０３の電位がＬ
レベルになり、インバータ２００によって出力信号３０
４はＨレベルに移行する。入力信号３００がＨレベルに
なっても、入力信号３０３及び３０２の双方がＨレベル
にもならず、且つ、入力信号３０１がＨレベルにならな
ければ、ノード５０３の電位は変化せず、出力信号３０
４はＬレベルのままである。つまり、このドミノ回路
は、データ３０１とデータ３０２のＡＮＤとデータ３０
１とのＯＲを与える論理回路である。ここで、各ｎ型Ｍ
ＯＳトランジスタ１０１〜１０４は、同一のしきい値を
持つように設計されている。
【０００５】
【発明が解決しようとする課題】半導体集積回路は、そ
の動作速度の向上、消費電力の低減が不断に求められて
いる。本発明はこれに鑑み、上記従来のドミノ回路に使
用できる基本回路について、その動作速度の向上、リー
ク電流の低減による保持時間の延長及び消費電力の低減
を図ることを目的とする。
の動作速度の向上、消費電力の低減が不断に求められて
いる。本発明はこれに鑑み、上記従来のドミノ回路に使
用できる基本回路について、その動作速度の向上、リー
ク電流の低減による保持時間の延長及び消費電力の低減
を図ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路は、ソースが第１の電源に
接続される第１導電型トランジスタと、ソースが第２の
電源に接続される第１の第２導電型型トランジスタと、
前記第１導電型型トランジスタと前記第１の第２導電型
トランジスタのドレイン間に直列に挿入され、被演算デ
ータが入力される複数の第２の第２導電型トランジスタ
とを備える半集積回路において、前記第１の第２導電型
トランジスタ及び前記複数の第２の第２導電型トランジ
スタの内の少なくとも１つが他の第２導電型トランジス
タよりもしきい値が低いことを特徴とする。
に、本発明の半導体集積回路は、ソースが第１の電源に
接続される第１導電型トランジスタと、ソースが第２の
電源に接続される第１の第２導電型型トランジスタと、
前記第１導電型型トランジスタと前記第１の第２導電型
トランジスタのドレイン間に直列に挿入され、被演算デ
ータが入力される複数の第２の第２導電型トランジスタ
とを備える半集積回路において、前記第１の第２導電型
トランジスタ及び前記複数の第２の第２導電型トランジ
スタの内の少なくとも１つが他の第２導電型トランジス
タよりもしきい値が低いことを特徴とする。
【０００７】本発明の半導体集積回路は、上記のように
構成したことにより、複数のしきい値を持つ第２導電型
トランジスタ（例えばｎ型ＭＯＳトランジスタ）を第１
の電源と第２の電源との間に直列に接続し、高いしきい
値を持つ第２導電型トランジスタによって、リーク電流
を抑制し、また、低いしきい値を持つ第２導電型トラン
ジスタによって回路の動作速度を向上させる。
構成したことにより、複数のしきい値を持つ第２導電型
トランジスタ（例えばｎ型ＭＯＳトランジスタ）を第１
の電源と第２の電源との間に直列に接続し、高いしきい
値を持つ第２導電型トランジスタによって、リーク電流
を抑制し、また、低いしきい値を持つ第２導電型トラン
ジスタによって回路の動作速度を向上させる。
【０００８】ここで、本発明の集積回路では、前記複数
の第２の第２導電型トランジスタの少なくとも１つが他
の第２の第２導電型トランジスタよりも低いしきい値を
有し、且つ、ゲートに接続される配線が前記他の第２の
第２導電型トランジスタのゲートに接続される配線より
も短い構成を採用することが出来る。また、これに代え
て、第１の第２導電型トランジスタが他の全ての第２の
第２導電型トランジスタよりも低いしきい値を有すると
することも出来る。
の第２の第２導電型トランジスタの少なくとも１つが他
の第２の第２導電型トランジスタよりも低いしきい値を
有し、且つ、ゲートに接続される配線が前記他の第２の
第２導電型トランジスタのゲートに接続される配線より
も短い構成を採用することが出来る。また、これに代え
て、第１の第２導電型トランジスタが他の全ての第２の
第２導電型トランジスタよりも低いしきい値を有すると
することも出来る。
【０００９】本発明の半導体集積回路を採用するドミノ
回路では、例えば、前記複数の第２の第２導電型トラン
ジスタが、相互に直列に接続される複数のトランジスタ
と、該複数のトランジスタと並列に接続される少なくと
も１つのトランジスタとを含む態様を採用することが出
来る。この場合、前記第１導電型トランジスタ及び前記
第１の第２導電型トランジスタのゲートにはクロック信
号が入力され、入力が前記第１導電型トランジスタのド
レインに接続されるインバータを更に備える。
回路では、例えば、前記複数の第２の第２導電型トラン
ジスタが、相互に直列に接続される複数のトランジスタ
と、該複数のトランジスタと並列に接続される少なくと
も１つのトランジスタとを含む態様を採用することが出
来る。この場合、前記第１導電型トランジスタ及び前記
第１の第２導電型トランジスタのゲートにはクロック信
号が入力され、入力が前記第１導電型トランジスタのド
レインに接続されるインバータを更に備える。
【００１０】本発明の半導体集積回路によって、キャリ
ーセーブアッダーを構成する場合には、キャリーを伝達
する短い配線を低しきい値のゲートに接続することが好
ましい。
ーセーブアッダーを構成する場合には、キャリーを伝達
する短い配線を低しきい値のゲートに接続することが好
ましい。
【００１１】
【発明の実施の形態】図１は、本発明の第一の実施形態
例に係るドミノ回路の回路図を示す。５０４及び５００
は電源ライン及びグランドラインであり、ｐ型ＭＯＳト
ランジスタ１０５のソースは電源ライン５０４に、その
ドレインは出力インバータ２００の入力に接続されてい
る。ｎ型ＭＯＳトランジスタ１０１のソースはグランド
ライン５００に接続さている。
例に係るドミノ回路の回路図を示す。５０４及び５００
は電源ライン及びグランドラインであり、ｐ型ＭＯＳト
ランジスタ１０５のソースは電源ライン５０４に、その
ドレインは出力インバータ２００の入力に接続されてい
る。ｎ型ＭＯＳトランジスタ１０１のソースはグランド
ライン５００に接続さている。
【００１２】ｐ型ＭＯＳトランジスタ１０５のドレイン
とｎ型ＭＯＳトランジスタ１０１のドレインとの間に
は、ｎ型ＭＯＳトランジスタ１０４と、ｎ型トランジス
タ１０２及び１０３の直列回路とが並列に挿入されてい
る。入力信号３００はクロック信号であり、ｐ型ＭＯＳ
トランジスタ及びｎ型トランジスタ１０１の各ゲートに
入力される。入力信号３０１〜３０３はデータとして用
いられ、夫々ｎ型ＭＯＳトランジスタ１０４，１０３，
１０２のゲートに入力される。インバータ２００の出力
信号３０４がこのドミノ回路の出力信号である。
とｎ型ＭＯＳトランジスタ１０１のドレインとの間に
は、ｎ型ＭＯＳトランジスタ１０４と、ｎ型トランジス
タ１０２及び１０３の直列回路とが並列に挿入されてい
る。入力信号３００はクロック信号であり、ｐ型ＭＯＳ
トランジスタ及びｎ型トランジスタ１０１の各ゲートに
入力される。入力信号３０１〜３０３はデータとして用
いられ、夫々ｎ型ＭＯＳトランジスタ１０４，１０３，
１０２のゲートに入力される。インバータ２００の出力
信号３０４がこのドミノ回路の出力信号である。
【００１３】クロック信号３００がＬレベルのときに
は、ｐ型ＭＯＳトランジスタ１０５がＯＮになり、デー
タ入力信号３０１〜３０３の値に依存せず、ノード５０
３はＨレベルに移行し、プリチャージが行われる。この
とき、インバータ２００によって出力信号４０３はＬレ
ベルになる。引き続き、クロック信号３００がＨレベル
に移行すると、ｐ型ＭＯＳトランジスタ１０５がＯＦＦ
に、且つ、ｎ型ＭＯＳトランジスタ１０１がＯＮにな
る。ここで、入力信号３０３及び３０２の双方がＨレベ
ルであるか、又は、入力信号３０１がＨレベルである
と、ノード５０３の電位がＬレベルになり、インバータ
２００によって出力信号３０４はＨレベルに移行する。
また、入力信号３００がＨレベルになっても、入力信号
３０３及び３０２の双方がＨレベルにもならず、且つ、
入力信号３０１がＨレベルににならなければ、ノード５
０３の電位は変化せず、出力信号３０４はＬレベルのま
まである。つまり、このドミノ回路は、データ３０２と
データ３０３のＡＮＤとデータ３０１とのＯＲを与える
論理回路である。上記構成は図３で示した従来のドミノ
回路の構成と同様である。
は、ｐ型ＭＯＳトランジスタ１０５がＯＮになり、デー
タ入力信号３０１〜３０３の値に依存せず、ノード５０
３はＨレベルに移行し、プリチャージが行われる。この
とき、インバータ２００によって出力信号４０３はＬレ
ベルになる。引き続き、クロック信号３００がＨレベル
に移行すると、ｐ型ＭＯＳトランジスタ１０５がＯＦＦ
に、且つ、ｎ型ＭＯＳトランジスタ１０１がＯＮにな
る。ここで、入力信号３０３及び３０２の双方がＨレベ
ルであるか、又は、入力信号３０１がＨレベルである
と、ノード５０３の電位がＬレベルになり、インバータ
２００によって出力信号３０４はＨレベルに移行する。
また、入力信号３００がＨレベルになっても、入力信号
３０３及び３０２の双方がＨレベルにもならず、且つ、
入力信号３０１がＨレベルににならなければ、ノード５
０３の電位は変化せず、出力信号３０４はＬレベルのま
まである。つまり、このドミノ回路は、データ３０２と
データ３０３のＡＮＤとデータ３０１とのＯＲを与える
論理回路である。上記構成は図３で示した従来のドミノ
回路の構成と同様である。
【００１４】本実施形態例のドミノ回路では、上記ｎ型
ＭＯＳトランジスタ１０１〜１０４のうち、ｎ型ＭＯＳ
トランジスタ１０１と１０２とが低いしきい値を持ち、
また、ｎ型ＭＯＳトランジスタ１０３と１０４とが高い
しきい値を持つ。インバータ２００内に含まれるｎ型Ｍ
ＯＳトランジスタは１０１及び１０２と同じしきい値、
又は、ｎ型ＭＯＳトランジスタ１０３及び１０４と同じ
しきい値を持つようにしてもよく、或いは、別の第３の
しきい値を持つｎ型ＭＯＳトランジスタとして構成する
ことが出来る。
ＭＯＳトランジスタ１０１〜１０４のうち、ｎ型ＭＯＳ
トランジスタ１０１と１０２とが低いしきい値を持ち、
また、ｎ型ＭＯＳトランジスタ１０３と１０４とが高い
しきい値を持つ。インバータ２００内に含まれるｎ型Ｍ
ＯＳトランジスタは１０１及び１０２と同じしきい値、
又は、ｎ型ＭＯＳトランジスタ１０３及び１０４と同じ
しきい値を持つようにしてもよく、或いは、別の第３の
しきい値を持つｎ型ＭＯＳトランジスタとして構成する
ことが出来る。
【００１５】上記のように、ｎ型ＭＯＳトランジスタ１
０３及び１０４のしきい値を高く、ｎ型ＭＯＳトランジ
スタ１０１及び１０２のしきい値を低くすることで、信
号３０１と３０２を伝達する配線が長くノイズの影響を
受け易い場合に、ノイズの影響を低減することができ、
低しきい値のトランジスタ１０１及び１０２によって信
号伝達の高速化を図る。この場合、トランジスタ１０２
は、短い配線であってノイズを受け難い配線からゲート
入力を受けるトランジスタから選ばれる。また、トラン
ジスタ１０１は、クロック信号をゲート入力に受けるト
ランジスタであり、クロック信号配線にはノイズが侵入
し難いので選ばれる。このように、信号３００，３０３
に重複するノイズが小さいことが予め判っていれば、こ
れから入力を受けるｎ型ＭＯＳトランジスタ１０１と１
０２のしきい値を下げることで、回路全体の高速化を実
現できる。
０３及び１０４のしきい値を高く、ｎ型ＭＯＳトランジ
スタ１０１及び１０２のしきい値を低くすることで、信
号３０１と３０２を伝達する配線が長くノイズの影響を
受け易い場合に、ノイズの影響を低減することができ、
低しきい値のトランジスタ１０１及び１０２によって信
号伝達の高速化を図る。この場合、トランジスタ１０２
は、短い配線であってノイズを受け難い配線からゲート
入力を受けるトランジスタから選ばれる。また、トラン
ジスタ１０１は、クロック信号をゲート入力に受けるト
ランジスタであり、クロック信号配線にはノイズが侵入
し難いので選ばれる。このように、信号３００，３０３
に重複するノイズが小さいことが予め判っていれば、こ
れから入力を受けるｎ型ＭＯＳトランジスタ１０１と１
０２のしきい値を下げることで、回路全体の高速化を実
現できる。
【００１６】上記各実施の形態において、ｐ型ＭＯＳト
ランジスタの代わりに、抵抗素子、もしくはデプレショ
ン型ＭＯＳトランジスタを用いることができるまたｎ型
ＭＯＳトランジスタとｐ型ＭＯＳトランジスタをそっく
り入れ替えて構成することができる。エンハンスメント
型ｐ型ＭＯＳトランジスタのしきい値は負の値を持つ
が、その場合にはしきい値の絶対値について考えること
とする。
ランジスタの代わりに、抵抗素子、もしくはデプレショ
ン型ＭＯＳトランジスタを用いることができるまたｎ型
ＭＯＳトランジスタとｐ型ＭＯＳトランジスタをそっく
り入れ替えて構成することができる。エンハンスメント
型ｐ型ＭＯＳトランジスタのしきい値は負の値を持つ
が、その場合にはしきい値の絶対値について考えること
とする。
【００１７】異なるしきい値を持つトランジスタとは、
製造工程上で、イオン注入量、デバイスのサイズ、酸化
膜厚、デバイスの密度等により意図的に製作したもので
あり、製造過程の不均質により発生した個体差によるも
のを利用するものではない。
製造工程上で、イオン注入量、デバイスのサイズ、酸化
膜厚、デバイスの密度等により意図的に製作したもので
あり、製造過程の不均質により発生した個体差によるも
のを利用するものではない。
【００１８】図２は本発明の第２の実施形態例のドミノ
回路を示す。本実施形態例のドミノ回路は、図１のドミ
ノ回路と同様な回路構成を有し、ｎ型ＭＯＳトランジス
タ１０１〜１０４のうち、トランジスタ１０１のしきい
値を低く、トランジスタ１０２〜１０４のしきい値が高
く設計されている点において第１の実施形態例と異な
る。インバータ２００に含まれるｎ型ＭＯＳトランジス
タはトランジスタ１０１若しくはトランジスタ１０２〜
１０４と同じしきい値として、又は、全く別のしきい値
を有するものとして設計する。
回路を示す。本実施形態例のドミノ回路は、図１のドミ
ノ回路と同様な回路構成を有し、ｎ型ＭＯＳトランジス
タ１０１〜１０４のうち、トランジスタ１０１のしきい
値を低く、トランジスタ１０２〜１０４のしきい値が高
く設計されている点において第１の実施形態例と異な
る。インバータ２００に含まれるｎ型ＭＯＳトランジス
タはトランジスタ１０１若しくはトランジスタ１０２〜
１０４と同じしきい値として、又は、全く別のしきい値
を有するものとして設計する。
【００１９】上記のように、ｎ型ＭＯＳトランジスタ１
０１のしきい値を低くすることで、回路の高速動作を図
ることが出来る。しかし、ｎ型ＭＯＳトランジスタ１０
１〜１０４の全てのしきい値を高くすると、リーク電流
が増加する。そこでｎ型ＭＯＳトランジスタ１０２〜１
０４のしきい値を高く設計することで、リーク電流を減
少させ、これによって回路の信号保持時間を延長すると
共に消費電力を低減できる。クロック信号を伝達する配
線ではノイズが小さいので、このようにトランジスタ１
０１のしきい値を低くしても、ノイズによる誤動作のお
それが小さい。
０１のしきい値を低くすることで、回路の高速動作を図
ることが出来る。しかし、ｎ型ＭＯＳトランジスタ１０
１〜１０４の全てのしきい値を高くすると、リーク電流
が増加する。そこでｎ型ＭＯＳトランジスタ１０２〜１
０４のしきい値を高く設計することで、リーク電流を減
少させ、これによって回路の信号保持時間を延長すると
共に消費電力を低減できる。クロック信号を伝達する配
線ではノイズが小さいので、このようにトランジスタ１
０１のしきい値を低くしても、ノイズによる誤動作のお
それが小さい。
【００２０】図３（ａ）及び（ｂ）は夫々、キャリーセ
ーブアッダー（ｃａｒｒｙ ｓａｖｅ ａｄｄｅｒ：Ｃ
ＳＡ）の一部を構成する回路部分を示している。図３
（ａ）の回路部分は、３つの入力ＩＮ０Ｂ、ＩＮ１Ｂ、
ＩＮ２Ｂの和のキャリーを計算する回路である。この３
つの入力ＩＮ０Ｂ、ＩＮ１Ｂ、ＩＮ２Ｂを伝達する回路
は遠方にあり信号線が長いので、これらの入力を受ける
ｎ型トランジスタ６０１〜６０６は何れも高いしきい値
を有し、クロック信号をゲートに受けるｎ型トランジス
タ１０１のみが低いしきい値を有する。このように、ｎ
型トランジスタ１０１が低いしきい値を有することによ
り、回路の直列抵抗値が低くなり、動作速度が向上す
る。一方、配線が長くノイズを受け易い配線から信号を
受けるｎ型トランジスタ６０１〜６０６のしきい値を高
く設定したことにより、信号伝達の信頼性が確保され
る。
ーブアッダー（ｃａｒｒｙ ｓａｖｅ ａｄｄｅｒ：Ｃ
ＳＡ）の一部を構成する回路部分を示している。図３
（ａ）の回路部分は、３つの入力ＩＮ０Ｂ、ＩＮ１Ｂ、
ＩＮ２Ｂの和のキャリーを計算する回路である。この３
つの入力ＩＮ０Ｂ、ＩＮ１Ｂ、ＩＮ２Ｂを伝達する回路
は遠方にあり信号線が長いので、これらの入力を受ける
ｎ型トランジスタ６０１〜６０６は何れも高いしきい値
を有し、クロック信号をゲートに受けるｎ型トランジス
タ１０１のみが低いしきい値を有する。このように、ｎ
型トランジスタ１０１が低いしきい値を有することによ
り、回路の直列抵抗値が低くなり、動作速度が向上す
る。一方、配線が長くノイズを受け易い配線から信号を
受けるｎ型トランジスタ６０１〜６０６のしきい値を高
く設定したことにより、信号伝達の信頼性が確保され
る。
【００２１】図３（ｂ）の回路は、キャリーＩＮ２Ｔ、
ＩＮ２Ｂの存在下で入力信号ＩＮ１Ｔ、ＩＮ１Ｂ、ＩＮ
０Ｔ、ＩＮ０Ｂの和を作る回路である。回路の出力ＳＵ
ＭＴは、入力データＩＮ０Ｔ、ＩＮ１Ｔ、ＩＮ２Ｔの和
を示し、出力ＳＵＭＢは、入力データＩＮ０Ｂ、ＩＮ１
Ｂ、ＩＮ２Ｂの和を示している。
ＩＮ２Ｂの存在下で入力信号ＩＮ１Ｔ、ＩＮ１Ｂ、ＩＮ
０Ｔ、ＩＮ０Ｂの和を作る回路である。回路の出力ＳＵ
ＭＴは、入力データＩＮ０Ｔ、ＩＮ１Ｔ、ＩＮ２Ｔの和
を示し、出力ＳＵＭＢは、入力データＩＮ０Ｂ、ＩＮ１
Ｂ、ＩＮ２Ｂの和を示している。
【００２２】この回路では、キャリーＩＮ２Ｔ、ＩＮ２
Ｂの配線が短いので、ノイズを受けるおそれが小さく、
これら信号を受けるｎ型トランジスタ６１７〜６２０を
高いしきい値を有するトランジスタとし、その他のｎ型
トランジスタ１０１、１０８、６１１〜６１６を低いし
きい値を有するトランジスタとしている。このようにし
て、電源に直列に挿入されるｎ型トランジスタの内で、
特にノイズのおそれが小さな配線の信号を入力として受
けるトランジスタを低いしきい値として回路の高速化を
図っている。
Ｂの配線が短いので、ノイズを受けるおそれが小さく、
これら信号を受けるｎ型トランジスタ６１７〜６２０を
高いしきい値を有するトランジスタとし、その他のｎ型
トランジスタ１０１、１０８、６１１〜６１６を低いし
きい値を有するトランジスタとしている。このようにし
て、電源に直列に挿入されるｎ型トランジスタの内で、
特にノイズのおそれが小さな配線の信号を入力として受
けるトランジスタを低いしきい値として回路の高速化を
図っている。
【００２３】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体集積回路は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
集積回路も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体集積回路は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
集積回路も、本発明の範囲に含まれる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
異なるしきい値を持つトランジスタを電源の間に直列に
挿入する構成により、回路の高速動作、リーク電流の低
減による信号保持時間の延長及び消費電力の低減を実現
している。
異なるしきい値を持つトランジスタを電源の間に直列に
挿入する構成により、回路の高速動作、リーク電流の低
減による信号保持時間の延長及び消費電力の低減を実現
している。
【図１】本発明の第１の実施形態例の回路図。
【図２】本発明の第２の実施形態例の回路図。
【図３】本発明の第３の実施形態例の回路図。
【図４】従来の回路図。
１０１〜１０４、６０１〜６０６、６１１〜６２０ ｎ
型ＭＯＳトランジスタ １０５〜１０８ ｐ型ＭＯＳトランジスタ １ インバータ ３００〜３０３ 入力信号 ３０４ 出力信号 ４００ クロック ５０１〜５０３ 内部信号
型ＭＯＳトランジスタ １０５〜１０８ ｐ型ＭＯＳトランジスタ １ インバータ ３００〜３０３ 入力信号 ３０４ 出力信号 ４００ クロック ５０１〜５０３ 内部信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/00 H01L 21/8234 H01L 27/088 H03K 19/096
Claims (5)
- 【請求項１】 ソースが第１の電源に接続される第１導
電型トランジスタと、ソースが第２の電源に接続される
第１の第２導電型トランジスタと、前記第１導電型トラ
ンジスタと前記第１の第２導電型トランジスタのドレイ
ン間に直列に挿入され、被演算データが入力される複数
の第２の第２導電型トランジスタとを備える半導体集積
回路において、 前記第１導電型トランジスタ及び前記第１の第２導電型
トランジスタのゲートにはクロック信号が入力され、 前記第１の第２導電型トランジスタと、前記複数の第２
の第２導電型トランジスタの内の少なくとも１つとが、
他の第２の第２導電型トランジスタよりもしきい値が低
い低しきい値トランジスタとして構成され、前記他の第
２の第２導電型トランジスタが高しきい値トランジスタ
として構成されることを特徴とする半導体集積回路。 - 【請求項２】 前記低しきい値トランジスタとして構成
される前記第２の第２導電型トランジスタのゲートに接
続される配線が、前記高しきい値トランジスタとして構
成される前記他の第２の第２導電型トランジスタのゲー
トに接続される配線よりも短いことを特徴とする、請求
項１に記載の半導体集積回路。 - 【請求項３】 前記複数の第２の第２導電型トランジス
タが、相互に直列に接続される複数のトランジスタと、
該複数のトランジスタと並列に接続される少なくとも１
つのトランジスタとを含むことを特徴とする、請求項１
又は２に記載の半導体集積回路。 - 【請求項４】 入力が前記第１導電型トランジスタのド
レインに接続されるインバータを更に備えることを特徴
とする、請求項１乃至３の何れか一に記載の半導体集積
回路。 - 【請求項５】 請求項１乃至４の何れか一に記載の半導
体集積回路として構成されるキャリーセーブアッダー。
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| JP3187371B2 true JP3187371B2 (ja) | 2001-07-11 |
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| US6104212A (en) * | 1998-02-11 | 2000-08-15 | International Business Machines Corporation | Common domino circuit evaluation device |
-
1998
- 1998-07-15 JP JP20073198A patent/JP3187371B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-12 US US09/351,321 patent/US6229340B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
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| US6229340B1 (en) | 2001-05-08 |
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