JP3318084B2 - 信号供給回路 - Google Patents
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- JP3318084B2 JP3318084B2 JP30925093A JP30925093A JP3318084B2 JP 3318084 B2 JP3318084 B2 JP 3318084B2 JP 30925093 A JP30925093 A JP 30925093A JP 30925093 A JP30925093 A JP 30925093A JP 3318084 B2 JP3318084 B2 JP 3318084B2
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- H03K19/00323—Delay compensation
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数の同期回路へ信号
を供給するための信号供給回路に関するものである。
を供給するための信号供給回路に関するものである。
【０００２】
【従来の技術】Ａ．従来の技術： 同期回路へ信号を供給する方式として、現在大きくトラ
ンク方式とツリー方式の２種類が存在する。以下、これ
らの２つの方式を用いた従来の技術を説明する。例とし
てこの２つの方式をあげ、構成と問題点を説明する。
ンク方式とツリー方式の２種類が存在する。以下、これ
らの２つの方式を用いた従来の技術を説明する。例とし
てこの２つの方式をあげ、構成と問題点を説明する。
【０００３】 （Ａ−１）トランク方式を用いた従来の技術： 図２０は、トランク方式を用いた信号供給の方法を示す
回路図であり、ＩＥＥＥ １９９０ ＣＵＳＴＯＭ Ｉ
ＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲ
ＥＮＣＥ ＰＲＯＣＥＥＤＩＮＧ １６．４．１ Ｆｉ
ｇ．１に記載されている。信号入力用ドライバ回路１は
入力端と出力端とを有し、その出力端がトランク配線２
に接続されている。トランク配線２に対してある間隔を
あけて同期回路群３００ａが接続されている。同期回路
群３００ａは、信号が入力されるべき３２個の同期回路
３０１〜３３２で構成されている。これら同期回路３０
１〜３３２を示す符号は図面の煩雑を避けるため全ては
附されていないが、左から右へと順に符号３０１〜３３
２が同期回路に附される。同期回路３０１〜３３２は各
々入力端及び出力端を有し、その入力端の各々がトラン
ク配線２に接続されている。
回路図であり、ＩＥＥＥ １９９０ ＣＵＳＴＯＭ Ｉ
ＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲ
ＥＮＣＥ ＰＲＯＣＥＥＤＩＮＧ １６．４．１ Ｆｉ
ｇ．１に記載されている。信号入力用ドライバ回路１は
入力端と出力端とを有し、その出力端がトランク配線２
に接続されている。トランク配線２に対してある間隔を
あけて同期回路群３００ａが接続されている。同期回路
群３００ａは、信号が入力されるべき３２個の同期回路
３０１〜３３２で構成されている。これら同期回路３０
１〜３３２を示す符号は図面の煩雑を避けるため全ては
附されていないが、左から右へと順に符号３０１〜３３
２が同期回路に附される。同期回路３０１〜３３２は各
々入力端及び出力端を有し、その入力端の各々がトラン
ク配線２に接続されている。
【０００４】このように構成された回路において、信号
入力用ドライバ１に印加された信号は、トランク配線２
を経て複数の同期回路３０１〜３３２に伝達される。こ
の時トランク配線２内においては配線による遅延が生じ
る。よってドライバ１から距離の離れた同期回路ほど、
信号の伝達は大きく遅れる。この同期回路３０１〜３３
２間の伝達時間のずれはスキューと呼ばれる。
入力用ドライバ１に印加された信号は、トランク配線２
を経て複数の同期回路３０１〜３３２に伝達される。こ
の時トランク配線２内においては配線による遅延が生じ
る。よってドライバ１から距離の離れた同期回路ほど、
信号の伝達は大きく遅れる。この同期回路３０１〜３３
２間の伝達時間のずれはスキューと呼ばれる。
【０００５】トランク配線２内で生じるスキューは基本
的にはトランク配線２の配線抵抗Ｒ、トランク配線２の
配線容量Ｃ１、及び全同期回路の入力容量Ｃｉの影響を
強く受け、時定数Ｒ×（Ｃ１＋Ｃｉ）の関数で示され
る。このスキューは低減されることが望ましく、配線抵
抗Ｒはトランク配線２の幅に対して反比例関係にあるた
め、トランク方式ではトランク配線２の幅を広く設定し
て配線抵抗Ｒの値を小さくし、スキューの低減を図って
いる。
的にはトランク配線２の配線抵抗Ｒ、トランク配線２の
配線容量Ｃ１、及び全同期回路の入力容量Ｃｉの影響を
強く受け、時定数Ｒ×（Ｃ１＋Ｃｉ）の関数で示され
る。このスキューは低減されることが望ましく、配線抵
抗Ｒはトランク配線２の幅に対して反比例関係にあるた
め、トランク方式ではトランク配線２の幅を広く設定し
て配線抵抗Ｒの値を小さくし、スキューの低減を図って
いる。
【０００６】一方、配線容量Ｃ１はトランク配線２の幅
に対し比例関係にあるため、配線抵抗Ｒでスキューが効
果的に低減するのは、入力容量Ｃｉが配線容量Ｃ１に比
べ十分大きい場合に限られる。しかしこの場合でも、ト
ランク配線２の幅を広くし続ければ、いずれはスキュー
の値が配線の時定数Ｒ×Ｃ１に漸近し、それ以下には低
下しなくなる。更に配線抵抗Ｒ及び配線容量Ｃ１はトラ
ンク配線２の配線長に対しそれぞれ比例関係にあるた
め、トランク配線２が長いほどスキューの値は増加して
しまうことになる。
に対し比例関係にあるため、配線抵抗Ｒでスキューが効
果的に低減するのは、入力容量Ｃｉが配線容量Ｃ１に比
べ十分大きい場合に限られる。しかしこの場合でも、ト
ランク配線２の幅を広くし続ければ、いずれはスキュー
の値が配線の時定数Ｒ×Ｃ１に漸近し、それ以下には低
下しなくなる。更に配線抵抗Ｒ及び配線容量Ｃ１はトラ
ンク配線２の配線長に対しそれぞれ比例関係にあるた
め、トランク配線２が長いほどスキューの値は増加して
しまうことになる。
【０００７】 （Ａ−２）ツリー方式を用いた従来の技術： 図２１はツリー方式を用いた信号供給の方法を示す回路
図であり、直線上に配置された複数の同期回路へ信号を
供給するための駆動方式として用いられる。信号入力用
ドライバ回路１の出力端はツリー配線２００ａに接続さ
れており、同期回路群３００ａの有する同期回路３０１
〜３３２のそれぞれの入力端ががツリー配線２００ａに
接続されている。
図であり、直線上に配置された複数の同期回路へ信号を
供給するための駆動方式として用いられる。信号入力用
ドライバ回路１の出力端はツリー配線２００ａに接続さ
れており、同期回路群３００ａの有する同期回路３０１
〜３３２のそれぞれの入力端ががツリー配線２００ａに
接続されている。
【０００８】ツリー方式では信号入力用ドライバ回路１
から各同期回路３０１〜３３２までのそれぞれの経路
（配線）に対し、その長さが互いに等しくなるように配
線が構成される。この結果（Ａ−１）で説明されたトラ
ンク方式とは異なり、各経路での信号遅延が等しくなる
ため、理想的には各同期回路間に伝達される信号のスキ
ューは０になる。
から各同期回路３０１〜３３２までのそれぞれの経路
（配線）に対し、その長さが互いに等しくなるように配
線が構成される。この結果（Ａ−１）で説明されたトラ
ンク方式とは異なり、各経路での信号遅延が等しくなる
ため、理想的には各同期回路間に伝達される信号のスキ
ューは０になる。
【０００９】しかしながら、図に示されるように、３２
個の同期回路３０１〜３３２への信号を供給するに際し
て配線の長さを等しくするためには広い信号配線領域が
必要となる。例えば同期回路３０１〜３３２が並ぶ方向
に並行に、６層に敷設された配線２０１〜２０６が必要
であり、これらを敷設する領域を確保しなければならな
い。この領域は同期回路数が増加するにつれ拡大する。
また同期回路が等間隔に配置されていない場合、同期回
路数が２n で表せない場合等は、配線経路の一部に遅延
時間を調整するための迂回配線を別途設けなければなら
ない。
個の同期回路３０１〜３３２への信号を供給するに際し
て配線の長さを等しくするためには広い信号配線領域が
必要となる。例えば同期回路３０１〜３３２が並ぶ方向
に並行に、６層に敷設された配線２０１〜２０６が必要
であり、これらを敷設する領域を確保しなければならな
い。この領域は同期回路数が増加するにつれ拡大する。
また同期回路が等間隔に配置されていない場合、同期回
路数が２n で表せない場合等は、配線経路の一部に遅延
時間を調整するための迂回配線を別途設けなければなら
ない。
【００１０】
（Ａ−３）問題点の整理： 以上のことから、従来のトランク方式やツリー方式を用
いて複数の同期回路への信号の供給する場合には、以下
の問題点があることがわかる。
いて複数の同期回路への信号の供給する場合には、以下
の問題点があることがわかる。
【００１１】問題点１：従来のトランク方式を用いた場
合、直線上に配置された複数の同期回路への信号供給は
以上のようになされているため、スキュー値を０に近付
けること、特に同期回路間の距離が大きい場合等では、
スキュー値を低く抑えることは物理的に不可能であっ
た。
合、直線上に配置された複数の同期回路への信号供給は
以上のようになされているため、スキュー値を０に近付
けること、特に同期回路間の距離が大きい場合等では、
スキュー値を低く抑えることは物理的に不可能であっ
た。
【００１２】特に半導体の分野では、高集積化、大容量
化が進み、チップ面積が拡大傾向にある一方、動作周波
数の高周波化により、タイミング信号の高精度化が要求
されているため、トランク方式では複数の同期回路間の
タイミング管理が困難な状態となるという問題点があっ
た。
化が進み、チップ面積が拡大傾向にある一方、動作周波
数の高周波化により、タイミング信号の高精度化が要求
されているため、トランク方式では複数の同期回路間の
タイミング管理が困難な状態となるという問題点があっ
た。
【００１３】問題点２：従来のツリー方式を用いた場
合、同期回路数の増加、遅延時間調整用の迂回配線の配
置等に対し、ツリー配線のためには広い領域が必要とな
り、これを抑えることは構成上不可能であった。特に半
導体の分野では、高集積化を阻害する要因として問題に
なってきている。さらに隣接する配線も多く、これらの
配線により配線容量が増大するという効果等も無視でき
ない。このため信号配線の環境の差により同期回路間に
大きなスキューが発生する場合があった。
合、同期回路数の増加、遅延時間調整用の迂回配線の配
置等に対し、ツリー配線のためには広い領域が必要とな
り、これを抑えることは構成上不可能であった。特に半
導体の分野では、高集積化を阻害する要因として問題に
なってきている。さらに隣接する配線も多く、これらの
配線により配線容量が増大するという効果等も無視でき
ない。このため信号配線の環境の差により同期回路間に
大きなスキューが発生する場合があった。
【００１４】この発明は上記のような問題点を解決する
ためになされたもので、同期回路数が多い場合でも信号
の供給に必要な領域を小さく抑えることができ、かつ、
各同期回路への信号を低スキューで供給できる技術を提
供することを目的とする。
ためになされたもので、同期回路数が多い場合でも信号
の供給に必要な領域を小さく抑えることができ、かつ、
各同期回路への信号を低スキューで供給できる技術を提
供することを目的とする。
【００１５】
【課題を解決するための手段】 この発明の第１の態様に
かかる信号供給回路は、（ａ）入力信号が入力される入
力端と、出力端とを含む主信号伝達素子と、（ｂ）メッ
シュ状配線と、（ｃ）各々が、（ｃ−１）前記主信号伝
達素子の前記出力端に接続された入力端子と、（ｃ−
２）複数の出力端子と、（ｃ−３）前記入力端子に接続
された入力端と、出力端とを含む第１の信号伝達素子
と、（ｃ−４）前記第１の信号伝達素子の出力端に接続
された第１端と、第２端とを含む第１の配線と、（ｃ−
５）前記第１の配線に接続された入力端と、出力端とを
各々が含む複数の第２の信号伝達素子と、（ｃ−６）前
記複数の第２の信号伝達素子の前記出力端をそれぞれ異
なる点において接続する第２の配線と、（ｃ−７）前記
複数の出力端子に対応して設けられ、これを介して前記
出力端子がそれぞれ異なる点において前記第２の配線に
接続されるところの第３の信号伝達素子とを有し、前記
メッシュ状配線を挟んで対向して配置され、各々の前記
出力端子が前記メッシュ状配線に接続される信号供給手
段の少なくとも一対とを備える。そして、前記第１の配
線の異なる点において、前記複数の第２の信号伝達素子
の前記入力端が接続され、前記一対の信号供給手段のい
ずれの前記入力端子も、等距離だけ離れて前記主信号伝
達手段の前記出力端に接続される。
かかる信号供給回路は、（ａ）入力信号が入力される入
力端と、出力端とを含む主信号伝達素子と、（ｂ）メッ
シュ状配線と、（ｃ）各々が、（ｃ−１）前記主信号伝
達素子の前記出力端に接続された入力端子と、（ｃ−
２）複数の出力端子と、（ｃ−３）前記入力端子に接続
された入力端と、出力端とを含む第１の信号伝達素子
と、（ｃ−４）前記第１の信号伝達素子の出力端に接続
された第１端と、第２端とを含む第１の配線と、（ｃ−
５）前記第１の配線に接続された入力端と、出力端とを
各々が含む複数の第２の信号伝達素子と、（ｃ−６）前
記複数の第２の信号伝達素子の前記出力端をそれぞれ異
なる点において接続する第２の配線と、（ｃ−７）前記
複数の出力端子に対応して設けられ、これを介して前記
出力端子がそれぞれ異なる点において前記第２の配線に
接続されるところの第３の信号伝達素子とを有し、前記
メッシュ状配線を挟んで対向して配置され、各々の前記
出力端子が前記メッシュ状配線に接続される信号供給手
段の少なくとも一対とを備える。そして、前記第１の配
線の異なる点において、前記複数の第２の信号伝達素子
の前記入力端が接続され、前記一対の信号供給手段のい
ずれの前記入力端子も、等距離だけ離れて前記主信号伝
達手段の前記出力端に接続される。
【００１６】この発明の第２の態様にかかる信号供給回
路は、第１の態様において、前記信号供給手段が２対備
えられて前記メッシュ状配線を囲み、全ての前記信号供
給手段の前記入力端子は、等距離だけ離れて前記主信号
伝達手段の前記出力端に接続される。
路は、第１の態様において、前記信号供給手段が２対備
えられて前記メッシュ状配線を囲み、全ての前記信号供
給手段の前記入力端子は、等距離だけ離れて前記主信号
伝達手段の前記出力端に接続される。
【００１７】この発明の第３の態様にかかる信号供給回
路は、（ａ）入力信号が入力される入力端と、出力端と
を含む主信号伝達素子と、（ｂ）各々が、（ｂ−１）一
対の入力端子と、（ｂ−２）複数対の出力端子と、（ｂ
−３）前記入力端子に接続された入力端と、出力端とを
含む一対の第１の信号伝達素子と、（ｂ−４）一の前記
第１の信号伝達素子の前記出力端に接続された第１端
と、他の前記第１の信号伝達素子の前記出力端に接続さ
れた第２端とを含む第１の配線と、（ｂ−５）前記第１
の配線に接続された入力端と、出力端とを各々が含む複
数の第２の信号伝達素子と、（ｂ−６）前記複数の第２
の信号伝達素子の前記出力端をそれぞれ異なる点におい
て接続する第２の配線と、（ｂ−７）前記出力端子の対
に対応して設けられ、これを介して前記出力端子が一対
毎にそれぞれ異なる点において前記第２の配線に接続さ
れるところの第３の信号伝達素子とを有し、一方向に配
列される複数の第１の信号供給手段と、（ｃ）各々が
（ｃ−１）前記主信号伝達素子の前記出力端に接続され
た入力端子と、（ｃ−２）前記第１の信号供給手段に対
応して設けられ、前記第１の信号供給手段の前記入力端
に各々が接続される出力端子の複数と、（ｃ−３）前記
入力端子に接続された入力端と、出力端とを含む第４の
信号伝達素子と、（ｃ−４）前記第４の信号伝達素子の
出力端に接続された第１端と、第２端とを含む第３の配
線と、（ｃ−５）前記第３の配線に接続された入力端
と、出力端とを各々が含む複数の第５の信号伝達素子
と、（ｃ−６）前記複数の第５の信号伝達素子の前記出
力端をそれぞれ異なる点において接続する第４の配線
と、（ｃ−７）前記複数の出力端子に対応して設けら
れ、これを介して前記出力端子がそれぞれ異なる点にお
いて前記第４の配線に接続されるところの第６の信号伝
達素子とを有し、前記第１の信号供給手段の配列を挟ん
で対向して配置される第２の信号供給手段の一対とを備
える。そして、前記第１の配線の異なる点において、前
記複数の第２の信号伝達素子の前記入力端が接続され、
前記第３の配線の異なる点において、前記複数の第５の
信号伝達素子の前記入力端が接続され、前記一対の第２
の信号供給手段のいずれの前記入力端子も、等距離だけ
離れて前記主信号伝達手段の前記出力端に接続される。
路は、（ａ）入力信号が入力される入力端と、出力端と
を含む主信号伝達素子と、（ｂ）各々が、（ｂ−１）一
対の入力端子と、（ｂ−２）複数対の出力端子と、（ｂ
−３）前記入力端子に接続された入力端と、出力端とを
含む一対の第１の信号伝達素子と、（ｂ−４）一の前記
第１の信号伝達素子の前記出力端に接続された第１端
と、他の前記第１の信号伝達素子の前記出力端に接続さ
れた第２端とを含む第１の配線と、（ｂ−５）前記第１
の配線に接続された入力端と、出力端とを各々が含む複
数の第２の信号伝達素子と、（ｂ−６）前記複数の第２
の信号伝達素子の前記出力端をそれぞれ異なる点におい
て接続する第２の配線と、（ｂ−７）前記出力端子の対
に対応して設けられ、これを介して前記出力端子が一対
毎にそれぞれ異なる点において前記第２の配線に接続さ
れるところの第３の信号伝達素子とを有し、一方向に配
列される複数の第１の信号供給手段と、（ｃ）各々が
（ｃ−１）前記主信号伝達素子の前記出力端に接続され
た入力端子と、（ｃ−２）前記第１の信号供給手段に対
応して設けられ、前記第１の信号供給手段の前記入力端
に各々が接続される出力端子の複数と、（ｃ−３）前記
入力端子に接続された入力端と、出力端とを含む第４の
信号伝達素子と、（ｃ−４）前記第４の信号伝達素子の
出力端に接続された第１端と、第２端とを含む第３の配
線と、（ｃ−５）前記第３の配線に接続された入力端
と、出力端とを各々が含む複数の第５の信号伝達素子
と、（ｃ−６）前記複数の第５の信号伝達素子の前記出
力端をそれぞれ異なる点において接続する第４の配線
と、（ｃ−７）前記複数の出力端子に対応して設けら
れ、これを介して前記出力端子がそれぞれ異なる点にお
いて前記第４の配線に接続されるところの第６の信号伝
達素子とを有し、前記第１の信号供給手段の配列を挟ん
で対向して配置される第２の信号供給手段の一対とを備
える。そして、前記第１の配線の異なる点において、前
記複数の第２の信号伝達素子の前記入力端が接続され、
前記第３の配線の異なる点において、前記複数の第５の
信号伝達素子の前記入力端が接続され、前記一対の第２
の信号供給手段のいずれの前記入力端子も、等距離だけ
離れて前記主信号伝達手段の前記出力端に接続される。
【００１８】望ましくは、（ｄ）前記第２の信号供給手
段に挟まれ、前記第１の信号供給手段が配列される領域
に設けられ、（ｄ−１）前記第２の信号供給手段の前記
出力端子に接続される辺と、（ｄ−２）前記第１の信号
供給手段の前記出力端子に接続される内部配線とを有す
るメッシュ状配線を更に備える。
段に挟まれ、前記第１の信号供給手段が配列される領域
に設けられ、（ｄ−１）前記第２の信号供給手段の前記
出力端子に接続される辺と、（ｄ−２）前記第１の信号
供給手段の前記出力端子に接続される内部配線とを有す
るメッシュ状配線を更に備える。
【００１９】
【作用】 この発明の第１の態様にかかる信号供給回路に
おいては、信号供給手段がメッシュ状配線に入力信号を
伝達し、更にメッシュ状配線によって入力信号が分配さ
れるので、一層スキューを低減することができる。
おいては、信号供給手段がメッシュ状配線に入力信号を
伝達し、更にメッシュ状配線によって入力信号が分配さ
れるので、一層スキューを低減することができる。
【００２０】特にこの発明の第２の態様にかかる信号供
給回路においては、第１の態様における信号供給手段を
２対設けるので、更にスキューを低減することができ
る。
給回路においては、第１の態様における信号供給手段を
２対設けるので、更にスキューを低減することができ
る。
【００２１】この発明の第３の態様にかかる信号供給回
路においては、第１の信号供給手段の出力端子数を固定
しないことにより、メガセル等の大きな領域を占有する
論理素子が存在してもスキューを低減しつつ入力信号の
伝達を確保することができる。
路においては、第１の信号供給手段の出力端子数を固定
しないことにより、メガセル等の大きな領域を占有する
論理素子が存在してもスキューを低減しつつ入力信号の
伝達を確保することができる。
【００２２】
【実施例】Ｂ．実施例の説明： （Ｂ−１）第１実施例： 図１はこの発明の第１実施例にかかる信号供給回路４０
０ａの構成及びこれと同期回路群３００ａとの接続関係
を示す回路図である。
０ａの構成及びこれと同期回路群３００ａとの接続関係
を示す回路図である。
【００２３】同期回路群３００ａは、信号が与えられる
べき３２個の同期回路３０１〜３３２を有している。図
面の煩雑をさけるため同期回路３０１〜３３２の符号の
全部が図示されているわけではないが、左から右へと順
に同期回路３０１〜３３２が直線上に等間隔に配置され
ている。これらの同期回路３０１〜３３２は同一の入力
容量を有している。同期回路３０１〜３３２の各々は入
力端及び出力端を有しており、その出力端には論理回路
９が接続される。
べき３２個の同期回路３０１〜３３２を有している。図
面の煩雑をさけるため同期回路３０１〜３３２の符号の
全部が図示されているわけではないが、左から右へと順
に同期回路３０１〜３３２が直線上に等間隔に配置され
ている。これらの同期回路３０１〜３３２は同一の入力
容量を有している。同期回路３０１〜３３２の各々は入
力端及び出力端を有しており、その出力端には論理回路
９が接続される。
【００２４】信号供給回路４００ａは４つのドライバ回
路１ａ，４０１，４０２，４０３を有している。ドライ
バ回路１ａには同期回路３０１〜３３２に与えられるべ
き入力信号が入力される。入力信号は例えば“Ｈ”，
“Ｌ”の排他的論理をとる２値の信号である。そしてド
ライバ回路１ａの出力が第１の配線５の左端に与えられ
る。第１の配線５の左端及び右端並びにその中央にはそ
れぞれドライバ回路４０１，４０３，４０２が設けられ
ている。そしてこれらの出力は第２の配線６に与えられ
る。第２の配線６には同期回路３０１〜３３２の各々の
入力端が接続される。特にドライバ回路４０１と第２の
配線６とが接続されるノードにおいて同期回路３０６の
入力端が接続され、ドライバ回路４０３と第２の配線６
とが接続されるノードにおいて同期回路３２７の入力端
が接続される。そして第２の配線６において同期回路３
１６，３１７のそれぞれが接続されるノードの中間のノ
ードにドライバ４０２の出力端が接続される。
路１ａ，４０１，４０２，４０３を有している。ドライ
バ回路１ａには同期回路３０１〜３３２に与えられるべ
き入力信号が入力される。入力信号は例えば“Ｈ”，
“Ｌ”の排他的論理をとる２値の信号である。そしてド
ライバ回路１ａの出力が第１の配線５の左端に与えられ
る。第１の配線５の左端及び右端並びにその中央にはそ
れぞれドライバ回路４０１，４０３，４０２が設けられ
ている。そしてこれらの出力は第２の配線６に与えられ
る。第２の配線６には同期回路３０１〜３３２の各々の
入力端が接続される。特にドライバ回路４０１と第２の
配線６とが接続されるノードにおいて同期回路３０６の
入力端が接続され、ドライバ回路４０３と第２の配線６
とが接続されるノードにおいて同期回路３２７の入力端
が接続される。そして第２の配線６において同期回路３
１６，３１７のそれぞれが接続されるノードの中間のノ
ードにドライバ４０２の出力端が接続される。
【００２５】換言すれば、ドライバ回路４０１，４０
２，４０３はそれらの間隔が均等に、かつ各ドライバ回
路４０１、４０２、４０３の担当する出力容量がほぼ均
等になる位置に配置が行なわれる。第１の配線５と第２
の配線６は平行に配線される。
２，４０３はそれらの間隔が均等に、かつ各ドライバ回
路４０１、４０２、４０３の担当する出力容量がほぼ均
等になる位置に配置が行なわれる。第１の配線５と第２
の配線６は平行に配線される。
【００２６】図２は図１に示された回路図の代表的なノ
ードにおいて、その電位が立ち上がる様子を示す波形図
である。電位Ｖ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 ，Ｖ5 はそれぞれ
入力信号、ドライバ回路４０１の出力端、ドライバ回路
４０３の出力端、同期回路３０６の出力端、同期回路３
３２の出力端の電位である。また、Ｖ0 は、各ドライバ
回路と同期回路に共通するしきい値電圧を示し、ここで
は“Ｈ”，“Ｌ”に対応する２値の中間の値に設定され
ている。
ードにおいて、その電位が立ち上がる様子を示す波形図
である。電位Ｖ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 ，Ｖ5 はそれぞれ
入力信号、ドライバ回路４０１の出力端、ドライバ回路
４０３の出力端、同期回路３０６の出力端、同期回路３
３２の出力端の電位である。また、Ｖ0 は、各ドライバ
回路と同期回路に共通するしきい値電圧を示し、ここで
は“Ｈ”，“Ｌ”に対応する２値の中間の値に設定され
ている。
【００２７】ドライバ回路１ａには図２のようにして立
ち上がる電位Ｖ1 が与えられるので、電位Ｖ1 が電位Ｖ
0 に達した後、ドライバ回路１ａの最も近くに位置する
ドライバ回路４０１の出力端の電位Ｖ2 が上昇し始め
る。ドライバ回路４０１が信号の遷移を伝達（以下、単
に「伝達動作」という。信号の伝達は随時行っているの
であるが、以下では特に信号の遷移に関してこの用語を
用いる）し始めた当初においては、ドライバ回路１ａに
関してドライバ回路４０１よりも遠くに位置する他のド
ライバ回路４０２，４０３は、まだ伝達動作を行ってい
ない。このためドライバ回路４０１は、第２の配線６に
逆の論理を与えているドライバ回路４０２，４０３に単
独で逆らって伝達動作、即ち第２の配線６に接続された
容量を充電または放電しなければならない。このため、
電位Ｖ2 は比較的緩慢に上昇し始める。
ち上がる電位Ｖ1 が与えられるので、電位Ｖ1 が電位Ｖ
0 に達した後、ドライバ回路１ａの最も近くに位置する
ドライバ回路４０１の出力端の電位Ｖ2 が上昇し始め
る。ドライバ回路４０１が信号の遷移を伝達（以下、単
に「伝達動作」という。信号の伝達は随時行っているの
であるが、以下では特に信号の遷移に関してこの用語を
用いる）し始めた当初においては、ドライバ回路１ａに
関してドライバ回路４０１よりも遠くに位置する他のド
ライバ回路４０２，４０３は、まだ伝達動作を行ってい
ない。このためドライバ回路４０１は、第２の配線６に
逆の論理を与えているドライバ回路４０２，４０３に単
独で逆らって伝達動作、即ち第２の配線６に接続された
容量を充電または放電しなければならない。このため、
電位Ｖ2 は比較的緩慢に上昇し始める。
【００２８】第１の配線５において発生するスキューに
依存してドライバ回路４０１の伝達動作の時期から順次
遅れるが、ドライバ回路４０２，４０３は伝達動作を行
い始める。このため第２の配線６に接続された容量はド
ライバ回路４０１のみならず、ドライバ回路４０２，４
０３によっても充電または放電される。従って電位Ｖ2
の上昇は時間経過に従って急峻となってゆく。
依存してドライバ回路４０１の伝達動作の時期から順次
遅れるが、ドライバ回路４０２，４０３は伝達動作を行
い始める。このため第２の配線６に接続された容量はド
ライバ回路４０１のみならず、ドライバ回路４０２，４
０３によっても充電または放電される。従って電位Ｖ2
の上昇は時間経過に従って急峻となってゆく。
【００２９】一方、第１の配線５において発生するスキ
ューによってドライバ回路４０１の伝達動作の開始から
遅延時間τ1 だけ遅れて、ドライバ回路４０３が最後に
伝達動作を開始する。ドライバ回路４０３が第２の配線
６に信号の遷移を伝達する際には、それまでに伝達動作
を開始したドライバ回路４０１、４０２と共に第２の配
線６に接続された容量を充電または放電する。しかもド
ライバ回路４０３に対抗して逆の論理を第２の配線６に
与えるドライバ回路も存在せず、ドライバ回路４０３の
出力端近傍に接続された容量の一部が既に充電または放
電されている。これらの理由のため、ドライバ回路４０
３の出力端の電位の遷移は、全てのドライバ回路の内で
最も急峻となる。
ューによってドライバ回路４０１の伝達動作の開始から
遅延時間τ1 だけ遅れて、ドライバ回路４０３が最後に
伝達動作を開始する。ドライバ回路４０３が第２の配線
６に信号の遷移を伝達する際には、それまでに伝達動作
を開始したドライバ回路４０１、４０２と共に第２の配
線６に接続された容量を充電または放電する。しかもド
ライバ回路４０３に対抗して逆の論理を第２の配線６に
与えるドライバ回路も存在せず、ドライバ回路４０３の
出力端近傍に接続された容量の一部が既に充電または放
電されている。これらの理由のため、ドライバ回路４０
３の出力端の電位の遷移は、全てのドライバ回路の内で
最も急峻となる。
【００３０】以上のことから、信号供給回路４００ａが
出力する信号の内、最も早期に遷移し始めるもの（電位
Ｖ2 ）も最も遅れて遷移し始めるもの（電位Ｖ3 ）も、
遷移の終了付近ではその遷移が急峻となるものの、当初
はその遷移が緩慢であるという点において共通する。し
かし、後から遷移し始めるもの（電位Ｖ3 ）の方が、こ
れに先行して遷移し始めるもの（電位Ｖ2 ）と比較し
て、遷移中において早期に急峻になってゆく。このた
め、遷移し初めてから一定の電位に到達するのに必要な
時間は、電位Ｖ2 に関して必要な時間の方が電位Ｖ3 に
関して必要な時間よりも長い。この結果、信号の遷移が
進むにつれて電位Ｖ2 ，Ｖ3 の波形の時間差は減少する
ことになる。
出力する信号の内、最も早期に遷移し始めるもの（電位
Ｖ2 ）も最も遅れて遷移し始めるもの（電位Ｖ3 ）も、
遷移の終了付近ではその遷移が急峻となるものの、当初
はその遷移が緩慢であるという点において共通する。し
かし、後から遷移し始めるもの（電位Ｖ3 ）の方が、こ
れに先行して遷移し始めるもの（電位Ｖ2 ）と比較し
て、遷移中において早期に急峻になってゆく。このた
め、遷移し初めてから一定の電位に到達するのに必要な
時間は、電位Ｖ2 に関して必要な時間の方が電位Ｖ3 に
関して必要な時間よりも長い。この結果、信号の遷移が
進むにつれて電位Ｖ2 ，Ｖ3 の波形の時間差は減少する
ことになる。
【００３１】よってしきい値電位に達する時刻に関して
は、既述のようにこれが信号振幅の半分程度の電位に設
定されるので、電位Ｖ2 ，Ｖ3 における時間差ｄ1 を小
さく抑えることができる。
は、既述のようにこれが信号振幅の半分程度の電位に設
定されるので、電位Ｖ2 ，Ｖ3 における時間差ｄ1 を小
さく抑えることができる。
【００３２】信号供給回路４００ａの出力はこのように
して得られるので、最も早い時刻においてその入力端が
しきい値電位Ｖ0 に達する同期回路３０６の出力端の電
位Ｖ4 と、時間差ｄ1 及び第２の配線６において生じる
スキューのためにその入力端がしきい値電位Ｖ0 に達す
る時刻が最も遅くなる同期回路３２７の出力端の電位Ｖ
5 と、がそれぞれしきい値電位Ｖ0 に達する時刻の差ｄ
2 も小さく抑えることができる。但し同期回路３０６，
３２７においては波形の整形がなされるので、電位Ｖ
4 ，Ｖ5 は直線に近い形状で遷移している。
して得られるので、最も早い時刻においてその入力端が
しきい値電位Ｖ0 に達する同期回路３０６の出力端の電
位Ｖ4 と、時間差ｄ1 及び第２の配線６において生じる
スキューのためにその入力端がしきい値電位Ｖ0 に達す
る時刻が最も遅くなる同期回路３２７の出力端の電位Ｖ
5 と、がそれぞれしきい値電位Ｖ0 に達する時刻の差ｄ
2 も小さく抑えることができる。但し同期回路３０６，
３２７においては波形の整形がなされるので、電位Ｖ
4 ，Ｖ5 は直線に近い形状で遷移している。
【００３３】なお、同期回路間のスキューの全てを最も
小さく抑制するためのドライバ回路の個数には最適値が
存在する。ドライバ回路の個数を最適値よりも小さく設
定した場合には第２の配線６内で発生するスキューが大
きくなり、最適値よりも大きく設定した場合には第１の
配線５内で発生するスキューが大きくなるからである。
小さく抑制するためのドライバ回路の個数には最適値が
存在する。ドライバ回路の個数を最適値よりも小さく設
定した場合には第２の配線６内で発生するスキューが大
きくなり、最適値よりも大きく設定した場合には第１の
配線５内で発生するスキューが大きくなるからである。
【００３４】図３は同期回路３０１〜３３２のすべての
出力端におけるスキュー（任意単位）を示すグラフであ
る。信号供給回路４００ａにおいて設けるドライバ回路
の個数をパラメータとし、その値として１，２，３，５
を採用している。但し、同期回路は均等間隔に配置さ
れ、ドライバ回路も均等間隔に配置され、第１及び第２
の配線５，６も迂回経路を有していない場合を示してい
る。図３からはドライバ回路の個数の最適値は３である
ことがわかる。
出力端におけるスキュー（任意単位）を示すグラフであ
る。信号供給回路４００ａにおいて設けるドライバ回路
の個数をパラメータとし、その値として１，２，３，５
を採用している。但し、同期回路は均等間隔に配置さ
れ、ドライバ回路も均等間隔に配置され、第１及び第２
の配線５，６も迂回経路を有していない場合を示してい
る。図３からはドライバ回路の個数の最適値は３である
ことがわかる。
【００３５】ドライバ回路の個数の最適値は第１及び第
２の配線５，６間で配置されたドライバ回路の位置にも
依存する。また配線抵抗、配線容量、ドライバ回路の入
力容量及び出力容量、ドライバ回路の駆動能力、同期回
路の入力容量等の影響も受けている。このため一該にド
ライバ回路数を固定することはできず、実使用に際して
は、シミュレーション等により、この数を見積る作業が
必要となる。
２の配線５，６間で配置されたドライバ回路の位置にも
依存する。また配線抵抗、配線容量、ドライバ回路の入
力容量及び出力容量、ドライバ回路の駆動能力、同期回
路の入力容量等の影響も受けている。このため一該にド
ライバ回路数を固定することはできず、実使用に際して
は、シミュレーション等により、この数を見積る作業が
必要となる。
【００３６】なお第１実施例とツリー方式との差異に関
して付け加える。同期回路群３００ａに含まれる同期回
路数が２個の場合、信号供給回路４００ａが含むことに
なるドライバ回路数は１個となり、図２１を用いて示さ
れた従来のツリー方式と類似した形となる。
して付け加える。同期回路群３００ａに含まれる同期回
路数が２個の場合、信号供給回路４００ａが含むことに
なるドライバ回路数は１個となり、図２１を用いて示さ
れた従来のツリー方式と類似した形となる。
【００３７】しかしながら本発明においては、ツリー方
式のようにドライバ１ａの出力端を第１の配線５の中間
において接続する必要はなく、図１に示されたように第
１の配線５の左端に接続することができる。すなわち第
１の配線の延長上にドライバ１ａの出力端を配置させる
ことができるので、図２１に示された配線２０６が不要
となる。
式のようにドライバ１ａの出力端を第１の配線５の中間
において接続する必要はなく、図１に示されたように第
１の配線５の左端に接続することができる。すなわち第
１の配線の延長上にドライバ１ａの出力端を配置させる
ことができるので、図２１に示された配線２０６が不要
となる。
【００３８】しかも同期回路群３００ａに含まれる同期
回路数が多い場合、同期回路が均等に配置されていない
場合、第２の配線６が長い場合でさえ、ツリー方式と異
なり信号供給回路４００ａの占める領域はほとんど拡大
されない。そしてドライバ回路群４００ａの中でそれぞ
れのドライバ回路数、サイズ等を調整することで、各同
期回路に遅延時間差のほとんどない信号供給を可能にす
る点において第１実施例は従来のツリー方式と比較して
優れている。
回路数が多い場合、同期回路が均等に配置されていない
場合、第２の配線６が長い場合でさえ、ツリー方式と異
なり信号供給回路４００ａの占める領域はほとんど拡大
されない。そしてドライバ回路群４００ａの中でそれぞ
れのドライバ回路数、サイズ等を調整することで、各同
期回路に遅延時間差のほとんどない信号供給を可能にす
る点において第１実施例は従来のツリー方式と比較して
優れている。
【００３９】既に「（Ａ−２）ツリー方式を用いた従来
の技術」において説明されたように、３２個の同期回路
に対してツリー配線２００ａが６層の配線２０１〜２０
６を必要とするのに対し、第１実施例において示された
信号供給回路４００ａは第１及び第２の配線５，６とド
ライバ回路４０１，４０２，４０３のみを必要とする。
の技術」において説明されたように、３２個の同期回路
に対してツリー配線２００ａが６層の配線２０１〜２０
６を必要とするのに対し、第１実施例において示された
信号供給回路４００ａは第１及び第２の配線５，６とド
ライバ回路４０１，４０２，４０３のみを必要とする。
【００４０】図４及び図５は、それぞれトランジスタア
レイにおいて構成されたツリー配線２００ａと信号供給
回路４００ａの一部を示す平面図である。ツリー配線２
００ａはトランジスタアレイの列８０〜８６の間に存在
する配線許可領域において配線２０１〜２０６が敷設さ
れるので、少なくともトランジスタアレイ５列（８１〜
８５）分の領域が必要となる。これに対し信号供給回路
４００ａにおいてはドライバ回路４０１がトランジスタ
アレイの２列８１，８２で実現でき、他のドライバ回路
４０２，４０３も同一の２列８１，８２において構成さ
れるので、ツリー配線２００ａよりも狭い領域で実現す
ることができる。
レイにおいて構成されたツリー配線２００ａと信号供給
回路４００ａの一部を示す平面図である。ツリー配線２
００ａはトランジスタアレイの列８０〜８６の間に存在
する配線許可領域において配線２０１〜２０６が敷設さ
れるので、少なくともトランジスタアレイ５列（８１〜
８５）分の領域が必要となる。これに対し信号供給回路
４００ａにおいてはドライバ回路４０１がトランジスタ
アレイの２列８１，８２で実現でき、他のドライバ回路
４０２，４０３も同一の２列８１，８２において構成さ
れるので、ツリー配線２００ａよりも狭い領域で実現す
ることができる。
【００４１】なお、図１では同期回路が均等に配置され
た場合を示した。均等に配置された場合には、容易に同
期回路に対してのスキューを低減することができるが、
均等に配置されない場合においてもこの発明の効果を得
ることができる。図６は不均等に配置された同期回路を
有する同期回路群３００ｃに信号供給回路４００ｆを接
続した場合を示す回路図である。ここでは信号供給回路
４００ｆは６個のドライバ回路４０１〜４０５，１ａを
備えている。このような場合でも、ドライバ回路の配
置、数等を調整することで上記と同様の効果を得ること
ができる。
た場合を示した。均等に配置された場合には、容易に同
期回路に対してのスキューを低減することができるが、
均等に配置されない場合においてもこの発明の効果を得
ることができる。図６は不均等に配置された同期回路を
有する同期回路群３００ｃに信号供給回路４００ｆを接
続した場合を示す回路図である。ここでは信号供給回路
４００ｆは６個のドライバ回路４０１〜４０５，１ａを
備えている。このような場合でも、ドライバ回路の配
置、数等を調整することで上記と同様の効果を得ること
ができる。
【００４２】また、第１実施例は図１に示されたような
同期回路が直線上に配置された場合に限定するものでは
ない。同期回路間の入力端を一本の配線で結ぶことがで
きれば、図１と同様な構成をとることができ、したがっ
て同様の効果を得ることができる。
同期回路が直線上に配置された場合に限定するものでは
ない。同期回路間の入力端を一本の配線で結ぶことがで
きれば、図１と同様な構成をとることができ、したがっ
て同様の効果を得ることができる。
【００４３】（Ｂ−２）第２実施例： 図７はこの発明の第２実施例にかかる信号供給回路４０
０ｂの構成及びこれと同期回路群３００ａとの接続関係
を示す回路図である。
０ｂの構成及びこれと同期回路群３００ａとの接続関係
を示す回路図である。
【００４４】信号供給回路４００ｂは信号供給回路４０
０ａに追加してドライバ回路１ｂを設けた構成を有して
いる。ドライバ回路１ｂにはドライバ回路１ａと同一の
入力信号が与えられ、ドライバ回路１ｂの出力端は第１
の配線５の右端においてドライバ回路４０３の入力端と
共に接続されている。
０ａに追加してドライバ回路１ｂを設けた構成を有して
いる。ドライバ回路１ｂにはドライバ回路１ａと同一の
入力信号が与えられ、ドライバ回路１ｂの出力端は第１
の配線５の右端においてドライバ回路４０３の入力端と
共に接続されている。
【００４５】このように第１の配線５の左端及び右端の
それぞれからドライブ回路１ａ，１ｂを介して入力信号
を与えることにより、ドライブ回路４０１，４０３は略
同時に伝達動作を開始する。そしてドライブ回路４０２
は第１の配線５によって生じるスキューに依存して遅延
し、伝達動作を開始する。
それぞれからドライブ回路１ａ，１ｂを介して入力信号
を与えることにより、ドライブ回路４０１，４０３は略
同時に伝達動作を開始する。そしてドライブ回路４０２
は第１の配線５によって生じるスキューに依存して遅延
し、伝達動作を開始する。
【００４６】ドライブ回路４０１，４０３の２つが同時
に伝達動作を開始するので、第１実施例の場合と比較し
て、第２の配線６に接続された容量のうち各々が担当す
るものは小さくなる。またドライブ回路４０１，４０３
が伝達動作を開始したときに、これと異なる論理を第２
の配線６に与えているのはドライブ回路４０２のみであ
る。従って第２実施例においては、ドライブ回路４０
１，４０２，４０３の出力端の電位が電位Ｖ0 に達する
時間の差を第１実施例よりも一層効果的に短縮すること
ができ、各同期回路の出力端におけるスキューも一層短
縮することができるという効果がある。
に伝達動作を開始するので、第１実施例の場合と比較し
て、第２の配線６に接続された容量のうち各々が担当す
るものは小さくなる。またドライブ回路４０１，４０３
が伝達動作を開始したときに、これと異なる論理を第２
の配線６に与えているのはドライブ回路４０２のみであ
る。従って第２実施例においては、ドライブ回路４０
１，４０２，４０３の出力端の電位が電位Ｖ0 に達する
時間の差を第１実施例よりも一層効果的に短縮すること
ができ、各同期回路の出力端におけるスキューも一層短
縮することができるという効果がある。
【００４７】（Ｂ−３）第３実施例： 図８はこの発明の第３実施例を示す回路図であり、信号
供給回路４００ｃの構成及びこれと同期回路群３００ｂ
の接続関係を示している。
供給回路４００ｃの構成及びこれと同期回路群３００ｂ
の接続関係を示している。
【００４８】同期回路群３００ｂは直線上に均等に配置
された同期回路３０１〜３２８を有している。第１実施
例と同様に、図面の煩雑をさけるため同期回路３０１〜
３２８の符号の全部が図示されているわけではないが、
左から右へと順に同期回路３０１〜３２８が直線上に等
間隔に配置されている。これらの同期回路３０１〜３２
８は同一の入力容量を有している。同期回路３０１〜３
３２の各々は入力端及び出力端を有しており、その出力
端には論理回路９が接続される。
された同期回路３０１〜３２８を有している。第１実施
例と同様に、図面の煩雑をさけるため同期回路３０１〜
３２８の符号の全部が図示されているわけではないが、
左から右へと順に同期回路３０１〜３２８が直線上に等
間隔に配置されている。これらの同期回路３０１〜３２
８は同一の入力容量を有している。同期回路３０１〜３
３２の各々は入力端及び出力端を有しており、その出力
端には論理回路９が接続される。
【００４９】信号供給回路４００ｃは、ドライバ回路１
ａ，４０１〜４０４、並びに２つの第１の配線５ａ，５
ｂ、第２の配線６及びツリー配線２００ｂを有してい
る。第１の実施例において示された信号供給回路４００
ａとは異なり、信号供給回路４００ｃにおいてはドライ
バ回路４０１〜４０４の入力端は単一の配線には接続さ
れない。これらは等間隔に配置されるものの、第１の配
線５ａの左端及び右端にそれぞれドライバ回路４０１，
４０２の入力端が接続され、第１の配線５ｂの左端及び
右端にそれぞれドライバ回路４０３，４０４の入力端が
接続されている。
ａ，４０１〜４０４、並びに２つの第１の配線５ａ，５
ｂ、第２の配線６及びツリー配線２００ｂを有してい
る。第１の実施例において示された信号供給回路４００
ａとは異なり、信号供給回路４００ｃにおいてはドライ
バ回路４０１〜４０４の入力端は単一の配線には接続さ
れない。これらは等間隔に配置されるものの、第１の配
線５ａの左端及び右端にそれぞれドライバ回路４０１，
４０２の入力端が接続され、第１の配線５ｂの左端及び
右端にそれぞれドライバ回路４０３，４０４の入力端が
接続されている。
【００５０】ツリー配線２００ｂの左側及び右側の出力
端は、それぞれ第１の配線５ａの右端及び第１の配線５
ｂの左端に接続されている。ツリー配線の入力端にはド
ライバ１ａを介して入力信号が与えられる。
端は、それぞれ第１の配線５ａの右端及び第１の配線５
ｂの左端に接続されている。ツリー配線の入力端にはド
ライバ１ａを介して入力信号が与えられる。
【００５１】ツリー配線２００ｂによって第１の配線５
ａの右端及び第１の配線５ｂの左端にはほぼ同時に信号
の遷移が伝達されるので、ドライバ回路４０２，４０３
はほぼ同時に伝達動作を開始する。そして第１実施例に
おいて示されたように動作してドライバ回路４０１，４
０２の出力端における時間差は抑制され、同時にドライ
バ回路４０３，４０４の出力端における時間差も抑制さ
れる。従って第１実施例と同様の動作が並行して２組行
われるので、より一層スキューを低減することができる
という効果がある。
ａの右端及び第１の配線５ｂの左端にはほぼ同時に信号
の遷移が伝達されるので、ドライバ回路４０２，４０３
はほぼ同時に伝達動作を開始する。そして第１実施例に
おいて示されたように動作してドライバ回路４０１，４
０２の出力端における時間差は抑制され、同時にドライ
バ回路４０３，４０４の出力端における時間差も抑制さ
れる。従って第１実施例と同様の動作が並行して２組行
われるので、より一層スキューを低減することができる
という効果がある。
【００５２】第３実施例も同期回路の数が増大する程、
単なるツリー配線を用いて信号供給を行う場合と比較し
てその効果が顕著となる。
単なるツリー配線を用いて信号供給を行う場合と比較し
てその効果が顕著となる。
【００５３】（Ｂ−４）第４実施例： 図９はこの発明の第４実施例を示す回路図であり、信号
供給回路４００ｄの構成及びこれと同期回路群３００ａ
の接続関係を示している。
供給回路４００ｄの構成及びこれと同期回路群３００ａ
の接続関係を示している。
【００５４】信号供給回路４００ｄは、ドライバ回路１
ａ，４０１〜４０４及び第１の配線５並びにツリー配線
２００ｃ〜２００ｊを有している。第１の実施例におい
て示された信号供給回路４００ａと同様にしてドライバ
回路４０１〜４０４の入力端が第１の配線５に接続さ
れ、出力端が第２の配線６に接続される。そしてドライ
バ１ａが第１の配線５の左端に接続される。
ａ，４０１〜４０４及び第１の配線５並びにツリー配線
２００ｃ〜２００ｊを有している。第１の実施例におい
て示された信号供給回路４００ａと同様にしてドライバ
回路４０１〜４０４の入力端が第１の配線５に接続さ
れ、出力端が第２の配線６に接続される。そしてドライ
バ１ａが第１の配線５の左端に接続される。
【００５５】ツリー配線２００ｃ〜２００ｊの各々の入
力端は第２の配線６に均等間隔で接続されており、それ
ぞれの出力端は同期回路群３００ａの有する同期回路の
入力端に接続されている。よって第４実施例は、従来の
ツリー配線２００ａの一部に第１実施例を適用した構成
であると考えることができる。このような場合において
も第１実施例と同様にしてスキューを低減することが可
能である。また図５に鑑みれば、第４実施例において要
求されるトランジスタアレイの列は４列であり、図４に
示された従来のツリー配線２００ａの場合よりも１列少
ない領域で実現できる。
力端は第２の配線６に均等間隔で接続されており、それ
ぞれの出力端は同期回路群３００ａの有する同期回路の
入力端に接続されている。よって第４実施例は、従来の
ツリー配線２００ａの一部に第１実施例を適用した構成
であると考えることができる。このような場合において
も第１実施例と同様にしてスキューを低減することが可
能である。また図５に鑑みれば、第４実施例において要
求されるトランジスタアレイの列は４列であり、図４に
示された従来のツリー配線２００ａの場合よりも１列少
ない領域で実現できる。
【００５６】（Ｂ−５）第５実施例： 図１０はこの発明の第５実施例を示す回路図であり、信
号供給回路５００の構成及びこれと同期回路群６００の
接続関係を示している。信号供給回路５００は信号供給
回路４００ｅと、第１実施例で示された信号供給回路４
００ａとを有している。
号供給回路５００の構成及びこれと同期回路群６００の
接続関係を示している。信号供給回路５００は信号供給
回路４００ｅと、第１実施例で示された信号供給回路４
００ａとを有している。
【００５７】信号供給回路４００ｅは１２個のドライバ
回路４０４〜４１５を有している。図面の煩雑をさける
ためドライバ回路４０４〜４１５の符号の全部が図示さ
れているわけではないが、左から右へと順にドライバ回
路４０４〜４１５が直線上に等間隔に配置されている。
第２の配線６は信号供給回路４００ａ，４００ｅで共有
されており、これらの入力端は第２の配線６に接続され
ている。ドライバ回路４０４の入力端は第２の配線６の
左端に、ドライバ回路４１５の入力端は第２の配線６の
右端に、それぞれ接続されている。信号供給回路４００
ｅは第３の配線７をも有しており、ドライバ回路４０４
〜４１５の出力端が第３の配線７において等間隔で接続
されている。
回路４０４〜４１５を有している。図面の煩雑をさける
ためドライバ回路４０４〜４１５の符号の全部が図示さ
れているわけではないが、左から右へと順にドライバ回
路４０４〜４１５が直線上に等間隔に配置されている。
第２の配線６は信号供給回路４００ａ，４００ｅで共有
されており、これらの入力端は第２の配線６に接続され
ている。ドライバ回路４０４の入力端は第２の配線６の
左端に、ドライバ回路４１５の入力端は第２の配線６の
右端に、それぞれ接続されている。信号供給回路４００
ｅは第３の配線７をも有しており、ドライバ回路４０４
〜４１５の出力端が第３の配線７において等間隔で接続
されている。
【００５８】同期回路群６００は、同期回路群３００
ａ，３００ｂと同様に直線上に配列された複数の同期回
路を有している。これらの入力端は第３の配線７に等間
隔に接続されており、これらの出力端は論理回路９に接
続されている。
ａ，３００ｂと同様に直線上に配列された複数の同期回
路を有している。これらの入力端は第３の配線７に等間
隔に接続されており、これらの出力端は論理回路９に接
続されている。
【００５９】第５実施例においては第１実施例の構成を
２段設けた構成となっており、第２の配線において低減
されたスキューは第３の配線７において更に抑制される
ことになる。図１１は図１０に示された回路図の代表的
なノードにおいて、その電位が立ち上がる様子を示す波
形図である。電位Ｖ1 ，Ｖ2 ，Ｖ3 ，Ｖ6 ，Ｖ7 ，Ｖ
8 ，Ｖ9 はそれぞれ入力信号、ドライバ回路４０１の出
力端、ドライバ回路４０３の出力端、ドライバ回路４０
４の出力端、ドライバ回路４１５の出力端、同期回路群
６００の左端に位置する同期回路の出力端、同期回路群
６００の右端に位置する同期回路の出力端、の電位であ
る。
２段設けた構成となっており、第２の配線において低減
されたスキューは第３の配線７において更に抑制される
ことになる。図１１は図１０に示された回路図の代表的
なノードにおいて、その電位が立ち上がる様子を示す波
形図である。電位Ｖ1 ，Ｖ2 ，Ｖ3 ，Ｖ6 ，Ｖ7 ，Ｖ
8 ，Ｖ9 はそれぞれ入力信号、ドライバ回路４０１の出
力端、ドライバ回路４０３の出力端、ドライバ回路４０
４の出力端、ドライバ回路４１５の出力端、同期回路群
６００の左端に位置する同期回路の出力端、同期回路群
６００の右端に位置する同期回路の出力端、の電位であ
る。
【００６０】第２の配線６において電位Ｖ2 ，Ｖ3 が電
位Ｖ0 に達する時間差ｄ1 は、第１の配線５におけるス
キューτ1 よりも低減される。よって第３の配線におけ
るスキューτ2 も、第１の配線５におけるスキューτ1
よりも低減される。このため第３の配線７において電位
Ｖ6 ，Ｖ7 が電位Ｖ0 に達する時間差ｄ3 は、第２の配
線６において電位Ｖ2 ，Ｖ3 が電位Ｖ0 に達する時間差
ｄ1 よりも短くなる。このため、同期回路６００の左端
及び右端のそれぞれに位置する同期回路の出力端の電位
Ｖ8 ，Ｖ9 が電位Ｖ0 に達する時間差ｄ4 は、図２にお
いて示された第１実施例の場合（時間差ｄ2 ）よりも更
に短くすることができる。
位Ｖ0 に達する時間差ｄ1 は、第１の配線５におけるス
キューτ1 よりも低減される。よって第３の配線におけ
るスキューτ2 も、第１の配線５におけるスキューτ1
よりも低減される。このため第３の配線７において電位
Ｖ6 ，Ｖ7 が電位Ｖ0 に達する時間差ｄ3 は、第２の配
線６において電位Ｖ2 ，Ｖ3 が電位Ｖ0 に達する時間差
ｄ1 よりも短くなる。このため、同期回路６００の左端
及び右端のそれぞれに位置する同期回路の出力端の電位
Ｖ8 ，Ｖ9 が電位Ｖ0 に達する時間差ｄ4 は、図２にお
いて示された第１実施例の場合（時間差ｄ2 ）よりも更
に短くすることができる。
【００６１】図１０では第１実施例による構成を２段設
けた構成を示しているが、更に第１実施例による構成を
３段以上設ければ、一層同期回路の出力端におけるスキ
ューは改善される。
けた構成を示しているが、更に第１実施例による構成を
３段以上設ければ、一層同期回路の出力端におけるスキ
ューは改善される。
【００６２】なお第１実施例と同様にして、同期回路は
必ずしも等間隔に配列されなくても第５実施例の効果を
得ることができる。図１２は非等間隔に配列された同期
回路を有する同期回路群６００ａに対し、信号供給回路
５００ａを接続した構成を示す回路図である。信号供給
回路５００ａは信号供給回路５００と同様に第１〜第３
の配線５〜７を有し、第１の配線５と第２の配線６との
間、及び第２の配線６と第３の配線７との間、にそれぞ
れドライバ回路を有している。
必ずしも等間隔に配列されなくても第５実施例の効果を
得ることができる。図１２は非等間隔に配列された同期
回路を有する同期回路群６００ａに対し、信号供給回路
５００ａを接続した構成を示す回路図である。信号供給
回路５００ａは信号供給回路５００と同様に第１〜第３
の配線５〜７を有し、第１の配線５と第２の配線６との
間、及び第２の配線６と第３の配線７との間、にそれぞ
れドライバ回路を有している。
【００６３】第５実施例とツリー方式との差異に関して
付け加える。同期回路群６００に含まれる同期回路数が
４個の場合、信号供給回路４００ａ，４００ｅが含むこ
とになるドライバ回路数はそれぞれ１及び２個となり、
図２１を用いて示された従来のツリー方式と基本的に同
じ形となる。しかし第１〜第３の配線により２段階にス
キューが低減されており、各同期回路とドライバ回路の
配線経路の環境の差（これらの配線に対して近接して存
在する配線の有無等）の配線遅延に対する影響が吸収さ
れるため、より信頼性の高いスキュー管理が可能とな
る。従って、ツリー方式と比較してその効果は高い。
付け加える。同期回路群６００に含まれる同期回路数が
４個の場合、信号供給回路４００ａ，４００ｅが含むこ
とになるドライバ回路数はそれぞれ１及び２個となり、
図２１を用いて示された従来のツリー方式と基本的に同
じ形となる。しかし第１〜第３の配線により２段階にス
キューが低減されており、各同期回路とドライバ回路の
配線経路の環境の差（これらの配線に対して近接して存
在する配線の有無等）の配線遅延に対する影響が吸収さ
れるため、より信頼性の高いスキュー管理が可能とな
る。従って、ツリー方式と比較してその効果は高い。
【００６４】しかも同期回路群６００に含まれる同期回
路数が多い場合、ツリー方式とは異なり、同期回路が均
等に配置されていない場合や、第３の配線７が長い場合
でさえ信号供給回路５００の占める領域はほとんど拡大
されない。そして信号供給回路４００ａ，４００ｅのそ
れぞれでのドライバ回路数、サイズ等を調整すること
で、各同期回路に遅延時間差のほとんどない信号供給を
可能にする点において第５実施例は従来のツリー方式と
比較して優れている。
路数が多い場合、ツリー方式とは異なり、同期回路が均
等に配置されていない場合や、第３の配線７が長い場合
でさえ信号供給回路５００の占める領域はほとんど拡大
されない。そして信号供給回路４００ａ，４００ｅのそ
れぞれでのドライバ回路数、サイズ等を調整すること
で、各同期回路に遅延時間差のほとんどない信号供給を
可能にする点において第５実施例は従来のツリー方式と
比較して優れている。
【００６５】（Ｂ−６）第６実施例： 図１３はこの発明の第６実施例を示すブロック図であ
る。メインドライバ１０の出力端に信号供給回路１１
１，１１２の両方の入力端１１ａが共通して接続されて
いる。メインドライバ１０の出力端から信号供給回路１
１１の入力端１１ａまでの距離と、メインドライバ１０
の出力端から信号供給回路１１２の入力端１１ａまでの
距離とは等しく配置される。
る。メインドライバ１０の出力端に信号供給回路１１
１，１１２の両方の入力端１１ａが共通して接続されて
いる。メインドライバ１０の出力端から信号供給回路１
１１の入力端１１ａまでの距離と、メインドライバ１０
の出力端から信号供給回路１１２の入力端１１ａまでの
距離とは等しく配置される。
【００６６】メッシュ状の信号供給配線１３の最上辺の
近傍には信号供給回路１１１の出力端１１ｂが、また最
下辺の近傍には信号供給回路１１２の出力端１１ｂが、
それぞれ接続されている。そして信号供給配線１３は図
示されない論理回路が点在するロジックエリア９１の上
に張りめぐらされ、これを介してロジックエリア９１の
論理回路に信号が供給される。
近傍には信号供給回路１１１の出力端１１ｂが、また最
下辺の近傍には信号供給回路１１２の出力端１１ｂが、
それぞれ接続されている。そして信号供給配線１３は図
示されない論理回路が点在するロジックエリア９１の上
に張りめぐらされ、これを介してロジックエリア９１の
論理回路に信号が供給される。
【００６７】図１４は信号供給回路１１１，１１２の構
成を示すブロック図である。いずれも同一の構成を有し
ており、図１に示された信号供給回路４００ａとドライ
バ群３９とを有している。ドライバ群３９は、図１にお
いて同期回路群３００ａを構成して示された同期素子が
ドライバに置換された構成を有している。信号供給回路
４００ａの出力の各々はドライバ群３９を構成するドラ
イバの入力端に接続されており、ドライバ群３９を構成
するドライバの出力がドライバ群３９の出力端１１ｂに
与えられる。
成を示すブロック図である。いずれも同一の構成を有し
ており、図１に示された信号供給回路４００ａとドライ
バ群３９とを有している。ドライバ群３９は、図１にお
いて同期回路群３００ａを構成して示された同期素子が
ドライバに置換された構成を有している。信号供給回路
４００ａの出力の各々はドライバ群３９を構成するドラ
イバの入力端に接続されており、ドライバ群３９を構成
するドライバの出力がドライバ群３９の出力端１１ｂに
与えられる。
【００６８】まずメインドライバ１０の入力端に与えら
れた入力信号はほぼ等しい距離を伝達するため、信号供
給回路１１１，１１２のいずれの入力端１１ａにもほぼ
同時に信号が供給される。そして第１実施例において示
されたように、信号供給回路４００ａはほぼ同時にドラ
イバ群３９を構成するドライバの入力端に入力信号を伝
達する。よって、信号供給回路１１１，１１２のいずれ
の出力端１１ｂにおいてもほぼ同時に入力信号が伝達さ
れる。
れた入力信号はほぼ等しい距離を伝達するため、信号供
給回路１１１，１１２のいずれの入力端１１ａにもほぼ
同時に信号が供給される。そして第１実施例において示
されたように、信号供給回路４００ａはほぼ同時にドラ
イバ群３９を構成するドライバの入力端に入力信号を伝
達する。よって、信号供給回路１１１，１１２のいずれ
の出力端１１ｂにおいてもほぼ同時に入力信号が伝達さ
れる。
【００６９】従って、信号供給配線１３の最上辺及び最
下辺に対してほとんど同時に入力信号が伝達されるの
で、ロジックエリア９１内に点在する論理回路において
存在する配線長の差は、最大でも信号供給配線１３の最
上辺と最下辺の間の距離の半分程度になる。よって、論
理回路が存在する位置に依存するスキューを低減するこ
とができる。
下辺に対してほとんど同時に入力信号が伝達されるの
で、ロジックエリア９１内に点在する論理回路において
存在する配線長の差は、最大でも信号供給配線１３の最
上辺と最下辺の間の距離の半分程度になる。よって、論
理回路が存在する位置に依存するスキューを低減するこ
とができる。
【００７０】また、信号供給配線１３を駆動するドライ
バ（ドライバ群３９を構成するドライバ）を数多く配置
できるので、各々のドライバの駆動すべき容量が分散さ
れる。このためドライバサイズを小さくすることがで
き、また各ドライバで発生するノイズを抑制することが
できる。さらにまた、ドライバが出力する電流量が緩和
されるので、ドライバ出力端近辺の信号供給配線１３、
即ち最上辺と最下辺の配線を細く設定できるので、信号
供給配線１３の容量を低減することができる。
バ（ドライバ群３９を構成するドライバ）を数多く配置
できるので、各々のドライバの駆動すべき容量が分散さ
れる。このためドライバサイズを小さくすることがで
き、また各ドライバで発生するノイズを抑制することが
できる。さらにまた、ドライバが出力する電流量が緩和
されるので、ドライバ出力端近辺の信号供給配線１３、
即ち最上辺と最下辺の配線を細く設定できるので、信号
供給配線１３の容量を低減することができる。
【００７１】勿論、この実施例は信号供給回路１１１，
１１２を信号供給配線１３の最上辺と最下辺近傍に設け
ることに限定されない。最右辺及び最左辺近傍に設け、
これらに信号供給回路１１１，１１２を接続しても上記
と同様の効果が得られる。
１１２を信号供給配線１３の最上辺と最下辺近傍に設け
ることに限定されない。最右辺及び最左辺近傍に設け、
これらに信号供給回路１１１，１１２を接続しても上記
と同様の効果が得られる。
【００７２】（Ｂ−７）第７実施例： 図１５はこの発明の第７実施例を示すブロック図であ
る。メインドライバ１０ａの出力端にはサブドライバ１
０ｂ，１０ｃの入力端が共通して接続されている。ロジ
ックエリア９１はほぼ正方形であり、メインドライバ１
０ａの出力端とサブドライバ１０ｂの入力端との間の距
離、及びメインドライバ１０ａの出力端とサブドライバ
１０ｃの入力端との間の距離はいずれもほぼロジックエ
リア９１の一辺の長さに等しい。そしてサブドライバ１
０ｂ，１０ｃはロジックエリア９１の相対するコーナー
近傍に配置されている。信号供給回路１１１，１１２の
出力端１１ｂは第６実施例と同様に、それぞれ信号供給
配線１３の最上辺及び最下辺に接続されている。しかし
第６実施例とは異なり、信号供給回路１１１，１１２の
出力端１１ａはそれぞれサブドライバ１０ｂ，１０ｃの
出力端に接続されている。
る。メインドライバ１０ａの出力端にはサブドライバ１
０ｂ，１０ｃの入力端が共通して接続されている。ロジ
ックエリア９１はほぼ正方形であり、メインドライバ１
０ａの出力端とサブドライバ１０ｂの入力端との間の距
離、及びメインドライバ１０ａの出力端とサブドライバ
１０ｃの入力端との間の距離はいずれもほぼロジックエ
リア９１の一辺の長さに等しい。そしてサブドライバ１
０ｂ，１０ｃはロジックエリア９１の相対するコーナー
近傍に配置されている。信号供給回路１１１，１１２の
出力端１１ｂは第６実施例と同様に、それぞれ信号供給
配線１３の最上辺及び最下辺に接続されている。しかし
第６実施例とは異なり、信号供給回路１１１，１１２の
出力端１１ａはそれぞれサブドライバ１０ｂ，１０ｃの
出力端に接続されている。
【００７３】信号供給配線１３の最左辺及び最右辺の近
傍にはそれぞれ信号供給回路１１３，１１４が配置され
ている。これらはいずれも信号供給回路１１１，１１２
と類似の構成を有している。但しこれらが有するドライ
バの数は、信号供給回路１１１，１１２のそれと同一で
もよいし、異なってもよい。信号供給回路１１３の出力
端１１ｂは信号供給配線１３の最左辺に接続され、信号
供給回路１１４の出力端１１ｂは信号供給配線１３の最
右辺に接続されている。そして信号供給回路１１３の入
力端１１ａはサブドライバ１０ｂの出力端に接続され、
信号供給回路１１４の入力端１１ａはサブドライバ１０
ｃの出力端に接続されている。
傍にはそれぞれ信号供給回路１１３，１１４が配置され
ている。これらはいずれも信号供給回路１１１，１１２
と類似の構成を有している。但しこれらが有するドライ
バの数は、信号供給回路１１１，１１２のそれと同一で
もよいし、異なってもよい。信号供給回路１１３の出力
端１１ｂは信号供給配線１３の最左辺に接続され、信号
供給回路１１４の出力端１１ｂは信号供給配線１３の最
右辺に接続されている。そして信号供給回路１１３の入
力端１１ａはサブドライバ１０ｂの出力端に接続され、
信号供給回路１１４の入力端１１ａはサブドライバ１０
ｃの出力端に接続されている。
【００７４】このように構成された場合には、メインド
ライバ１０ａの入力端に入力した入力信号は、ほぼ同時
にサブドライバ１０ｂ，１０ｃの入力端に伝達され、信
号供給回路１１１，１１２，１１３，１１４のいずれの
入力端１１ａにもほぼ同時に伝達される。よって第６実
施例と同様にしてロジックエリア９１に点在する論理回
路（図示しない）に対し、ほぼ同時に入力信号を伝達す
ることができる。
ライバ１０ａの入力端に入力した入力信号は、ほぼ同時
にサブドライバ１０ｂ，１０ｃの入力端に伝達され、信
号供給回路１１１，１１２，１１３，１１４のいずれの
入力端１１ａにもほぼ同時に伝達される。よって第６実
施例と同様にしてロジックエリア９１に点在する論理回
路（図示しない）に対し、ほぼ同時に入力信号を伝達す
ることができる。
【００７５】第７実施例においては、第６実施例よりも
多くのドライバで信号供給配線１３を駆動するので、ド
ライバのサイズをより小さくし、ノイズを緩和し、また
信号供給配線１３の容量を低減することができる。しか
もその上、信号供給配線１３を周囲の四方から駆動する
ので、ロジックエリア９１に点在する論理回路への信号
供給経路を確保し易い。これは信号供給配線１３のメッ
シュの一つよりも大きなサイズを有するメガセルをロジ
ックエリア９１に配置する場合に特に有効である。メガ
セルを配置する為に信号供給配線１３の一部を切り抜い
ても論理回路への信号供給経路を確保できるので、メガ
セルのレイアウトの自由度が向上する。
多くのドライバで信号供給配線１３を駆動するので、ド
ライバのサイズをより小さくし、ノイズを緩和し、また
信号供給配線１３の容量を低減することができる。しか
もその上、信号供給配線１３を周囲の四方から駆動する
ので、ロジックエリア９１に点在する論理回路への信号
供給経路を確保し易い。これは信号供給配線１３のメッ
シュの一つよりも大きなサイズを有するメガセルをロジ
ックエリア９１に配置する場合に特に有効である。メガ
セルを配置する為に信号供給配線１３の一部を切り抜い
ても論理回路への信号供給経路を確保できるので、メガ
セルのレイアウトの自由度が向上する。
【００７６】（Ｂ−８）第８実施例： 図１６はこの発明の第８実施例を示すブロック図であ
る。第８実施例は、第６実施例の信号供給配線１３を、
信号供給回路１２１〜１２８に置換した構成を有してい
る。図１７は信号供給回路１２１〜１２８の構成を示す
ブロック図である。信号供給回路１２１〜１２８は、図
７において示された信号供給回路４００ｂと図１４にお
いて示されたドライバ群３９を備えている。ドライバ群
３９は信号供給回路４００ｂの同期回路として機能して
おり、ドライバ群３９の入力端は、それぞれ信号供給回
路４００ｂの出力端に接続されている。
る。第８実施例は、第６実施例の信号供給配線１３を、
信号供給回路１２１〜１２８に置換した構成を有してい
る。図１７は信号供給回路１２１〜１２８の構成を示す
ブロック図である。信号供給回路１２１〜１２８は、図
７において示された信号供給回路４００ｂと図１４にお
いて示されたドライバ群３９を備えている。ドライバ群
３９は信号供給回路４００ｂの同期回路として機能して
おり、ドライバ群３９の入力端は、それぞれ信号供給回
路４００ｂの出力端に接続されている。
【００７７】ドライバ群３９の出力端にはそれぞれ２つ
の出力線が接続されており、その一方は信号供給回路１
２１〜１２８の各々において第１の出力端群１２ｃを構
成し、他方は第２の出力端群１２ｄを構成している。信
号供給回路１２１〜１２８のうち、隣接するものの一方
の第１の出力端群１２ｃと、他方の第２の出力端群１２
ｄとは、対応して接続される。信号供給回路４００ｂの
入力端１２ａ，１２ｂはそれぞれ図７に示されたドライ
バ１ａ，１ｂの入力端に接続されている。
の出力線が接続されており、その一方は信号供給回路１
２１〜１２８の各々において第１の出力端群１２ｃを構
成し、他方は第２の出力端群１２ｄを構成している。信
号供給回路１２１〜１２８のうち、隣接するものの一方
の第１の出力端群１２ｃと、他方の第２の出力端群１２
ｄとは、対応して接続される。信号供給回路４００ｂの
入力端１２ａ，１２ｂはそれぞれ図７に示されたドライ
バ１ａ，１ｂの入力端に接続されている。
【００７８】信号供給回路１１１の出力端１１ｂは第６
実施例と同様に、ほぼ同時に入力信号を信号供給回路１
２１〜１２８の入力端１２ｂに伝達する。また、信号供
給回路１１２の出力端１１ｂは第６実施例と同様に、ほ
ぼ同時に入力信号を信号供給回路１２１〜１２８の入力
端１２ａに伝達する。信号供給回路１２１〜１２８は第
２実施例からわかるようにほぼ同時にドライブ群３９に
入力信号を伝達するので、第６実施例と同様にしてロジ
ックエリア９１に点在する論理回路（図示しない）に対
し、ほぼ同時に入力信号を伝達することができる。
実施例と同様に、ほぼ同時に入力信号を信号供給回路１
２１〜１２８の入力端１２ｂに伝達する。また、信号供
給回路１１２の出力端１１ｂは第６実施例と同様に、ほ
ぼ同時に入力信号を信号供給回路１２１〜１２８の入力
端１２ａに伝達する。信号供給回路１２１〜１２８は第
２実施例からわかるようにほぼ同時にドライブ群３９に
入力信号を伝達するので、第６実施例と同様にしてロジ
ックエリア９１に点在する論理回路（図示しない）に対
し、ほぼ同時に入力信号を伝達することができる。
【００７９】第８実施例においては、第６実施例よりも
多くのドライバで論理回路を駆動するので、ドライバの
サイズをより小さくし、ノイズを緩和することができ
る。しかもその上、ロジックエリア９１に複数のドライ
バを配置することができるので、これに点在する論理回
路への信号供給経路を非常に短くすることができる。よ
って、全論理回路の間におけるスキューを極めて小さい
値に抑えることが可能である。
多くのドライバで論理回路を駆動するので、ドライバの
サイズをより小さくし、ノイズを緩和することができ
る。しかもその上、ロジックエリア９１に複数のドライ
バを配置することができるので、これに点在する論理回
路への信号供給経路を非常に短くすることができる。よ
って、全論理回路の間におけるスキューを極めて小さい
値に抑えることが可能である。
【００８０】勿論、この実施例において信号供給回路１
１１，１１２を信号供給配線１３の最上辺と最下辺近傍
に設けることに限定されない。これらを最右辺及び最左
辺近傍に設け、信号供給回路１２１〜１２８をこれらに
接続しても上記と同様の効果が得られる。
１１，１１２を信号供給配線１３の最上辺と最下辺近傍
に設けることに限定されない。これらを最右辺及び最左
辺近傍に設け、信号供給回路１２１〜１２８をこれらに
接続しても上記と同様の効果が得られる。
【００８１】（Ｂ−９）第９実施例： 図１８はこの発明の第９実施例を示すブロック図であ
る。第９実施例は、第８実施例の信号供給回路１２１〜
１２８を信号供給回路１２９に置換した構成を有してい
る。
る。第９実施例は、第８実施例の信号供給回路１２１〜
１２８を信号供給回路１２９に置換した構成を有してい
る。
【００８２】信号供給回路１２９は信号供給回路１２１
〜１２８と同様に構成されているがいるが、その長さは
固定されない。このため、ロジックエリア９１において
メガセルＭＣのように信号供給回路１２１の第１の出力
端１２ｃや第２の出力端１２ｄの間隔よりも大きい寸法
を有する論理回路が配置された場合であっても、第８実
施例と同様の効果を得ることができる。換言すれば、設
計段階においてロジックエリア９１にメガセルＭＣを挿
入する事に対して自由度が高いという効果がある。
〜１２８と同様に構成されているがいるが、その長さは
固定されない。このため、ロジックエリア９１において
メガセルＭＣのように信号供給回路１２１の第１の出力
端１２ｃや第２の出力端１２ｄの間隔よりも大きい寸法
を有する論理回路が配置された場合であっても、第８実
施例と同様の効果を得ることができる。換言すれば、設
計段階においてロジックエリア９１にメガセルＭＣを挿
入する事に対して自由度が高いという効果がある。
【００８３】なお、信号供給回路１２９のうち長さの異
なるもの同士の遅延時間はその内部のドライバのサイズ
を調整することによってほとんど同じ値にすることがで
きる。
なるもの同士の遅延時間はその内部のドライバのサイズ
を調整することによってほとんど同じ値にすることがで
きる。
【００８４】（Ｂ−１０）第１０実施例： 図１９はこの発明の第１０実施例を示すブロック図であ
る。第１０実施例は、第９実施例に更にメッシュ状の信
号供給配線１３１を追加した構成を有している。信号供
給配線１３１の内部配線は、信号供給回路１２９の出力
端と重なる点において電気的に接続されている。また、
信号供給配線１３１の最上辺及び最下辺はそれぞれ信号
供給回路１１１，１１２の出力端に接続されている。
る。第１０実施例は、第９実施例に更にメッシュ状の信
号供給配線１３１を追加した構成を有している。信号供
給配線１３１の内部配線は、信号供給回路１２９の出力
端と重なる点において電気的に接続されている。また、
信号供給配線１３１の最上辺及び最下辺はそれぞれ信号
供給回路１１１，１１２の出力端に接続されている。
【００８５】このような構成においては、信号供給配線
１３１が信号供給回路１２９の出力端におけるわずかな
スキューさえも改善するので、ドライバの特性のばらつ
きや、論理回路の粗密に対してもスキューの拡大を抑制
することができるという効果がある。
１３１が信号供給回路１２９の出力端におけるわずかな
スキューさえも改善するので、ドライバの特性のばらつ
きや、論理回路の粗密に対してもスキューの拡大を抑制
することができるという効果がある。
【００８６】
【発明の効果】以上のように、本発明によれば同期回路
数が多い場合でも信号の供給に必要な領域を小さく抑え
ることができ、かつ各同期回路への信号を低スキューで
供給できるという効果がある。
数が多い場合でも信号の供給に必要な領域を小さく抑え
ることができ、かつ各同期回路への信号を低スキューで
供給できるという効果がある。
【図１】本発明の第１実施例の構成を示す回路図であ
る。
る。
【図２】本発明の第１実施例の動作を説明する波形図で
ある。
ある。
【図３】本発明の第１実施例の動作を説明するグラフで
ある。
ある。
【図４】本発明の第１実施例の効果を示す平面図であ
る。
る。
【図５】本発明の第１実施例の効果を示す平面図であ
る。
る。
【図６】本発明の第１実施例の変形を示す回路図であ
る。
る。
【図７】本発明の第２実施例を示す回路図である。
【図８】本発明の第３実施例を示す回路図である。
【図９】本発明の第４実施例を示す回路図である。
【図１０】本発明の第５実施例を示す回路図である。
【図１１】本発明の第５実施例の動作を説明する波形図
である。
である。
【図１２】本発明の第５実施例の変形を示す回路図であ
る。
る。
【図１３】本発明の第６実施例を示すブロック図であ
る。
る。
【図１４】本発明の第６実施例を示すブロック図であ
る。
る。
【図１５】本発明の第７実施例を示すブロック図であ
る。
る。
【図１６】本発明の第８実施例を示すブロック図であ
る。
る。
【図１７】本発明の第８実施例を示すブロック図であ
る。
る。
【図１８】本発明の第９実施例を示すブロック図であ
る。
る。
【図１９】本発明の第１０実施例を示すブロック図であ
る。
る。
【図２０】従来の技術を示す回路図である。
【図２１】従来の技術を示す回路図である。
１ａ，１ｂ，４０１〜４１５ ドライバ回路 ５ 第１の配線 ６ 第２の配線 ７ 第３の配線 １３ 信号供給配線 １１１〜１１４，１２１〜１２９，４００ａ〜４００
ｆ，５００，５００ａ信号供給回路 ２００ｂ〜２００ｊ ツリー配線
ｆ，５００，５００ａ信号供給回路 ２００ｂ〜２００ｊ ツリー配線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−250660（ＪＰ，Ａ) 特開 昭64−25626（ＪＰ，Ａ) 特開 平２−77150（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04
Claims (4)
- 【請求項１】 （ａ）入力信号が入力される入力端と、
出力端とを含む主信号伝達素子と、 （ｂ）メッシュ状配線と、 （ｃ）各々が、 （ｃ−１）前記主信号伝達素子の前記出力端に接続され
た入力端子と、 （ｃ−２）複数の出力端子と、 （ｃ−３）前記入力端子に接続された入力端と、出力端
とを含む第１の信号伝達素子と、 （ｃ−４）前記第１の信号伝達素子の出力端に接続され
た第１端と、第２端とを含む第１の配線と、 （ｃ−５）前記第１の配線に接続された入力端と、出力
端とを各々が含む複数の第２の信号伝達素子と、 （ｃ−６）前記複数の第２の信号伝達素子の前記出力端
をそれぞれ異なる点において接続する第２の配線と、 （ｃ−７）前記複数の出力端子に対応して設けられ、こ
れを介して前記出力端子がそれぞれ異なる点において前
記第２の配線に接続されるところの第３の信号伝達素子
と を有し、 前記メッシュ状配線を挟んで対向して配置され、 前記出力端子が前記メッシュ状配線に接続される信号供
給手段の少なくとも一対と を備え、 前記第１の配線の異なる点において、前記複数の第２の
信号伝達素子の前記入力端が接続され、 前記一対の信号供給手段のいずれの前記入力端子も、等
距離だけ離れて前記主信号伝達手段の前記出力端に接続
される信号供給回路。 - 【請求項２】 前記信号供給手段は２対備えられて前記
メッシュ状配線を囲み、 全ての前記信号供給手段の前記入力端子は、等距離だけ
離れて前記主信号伝達手段の前記出力端に接続される、
請求項１記載の信号供給回路。 - 【請求項３】 （ａ）入力信号が入力される入力端と、
出力端とを含む主信号伝達素子と、 （ｂ）各々が、 （ｂ−１）一対の入力端子と、 （ｂ−２）複数対の出力端子と、 （ｂ−３）前記入力端子に接続された入力端と、出力端
とを含む一対の第１の信号伝達素子と、 （ｂ−４）一の前記第１の信号伝達素子の前記出力端に
接続された第１端と、他の前記第１の信号伝達素子の前
記出力端に接続された第２端とを含む第１の配線と、 （ｂ−５）前記第１の配線に接続された入力端と、出力
端とを各々が含む複数の第２の信号伝達素子と、 （ｂ−６）前記複数の第２の信号伝達素子の前記出力端
をそれぞれ異なる点において接続する第２の配線と、 （ｂ−７）前記出力端子の対に対応して設けられ、これ
を介して前記出力端子が一対毎にそれぞれ異なる点にお
いて前記第２の配線に接続されるところの第３の信号伝
達素子と を有し、 一方向に配列される複数の第１の信号供給手段と、 （ｃ）各々が、 （ｃ−１）前記主信号伝達素子の前記出力端に接続され
た入力端子と、 （ｃ−２）前記第１の信号供給手段に対応して設けら
れ、前記第１の信号供給手段の前記入力端に各々が接続
される出力端子の複数と、 （ｃ−３）前記入力端子に接続された入力端と、出力端
とを含む第４の信号伝達素子と、 （ｃ−４）前記第４の信号伝達素子の出力端に接続され
た第１端と、第２端とを含む第３の配線と、 （ｃ−５）前記第３の配線に接続された入力端と、出力
端とを各々が含む複数の第５の信号伝達素子と、 （ｃ−６）前記複数の第５の信号伝達素子の前記出力端
をそれぞれ異なる点において接続する第４の配線と、 （ｃ−７）前記複数の出力端子に対応して設けられ、こ
れを介して前記出力端子がそれぞれ異なる点において前
記第４の配線に接続されるところの第６の信号伝達素子
と、 を有し、 前記第１の信号供給手段の配列を挟んで対向して配置さ
れる第２の信号供給手段の一対と を備え、 前記第１の配線の異なる点において、前記複数の第２の
信号伝達素子の前記入力端が接続され、 前記第３の配線の異なる点において、前記複数の第５の
信号伝達素子の前記入力端が接続され、 前記一対の第２の信号供給手段のいずれの前記入力端子
も、等距離だけ離れて前記主信号伝達手段の前記出力端
に接続される信号供給回路。 - 【請求項４】 （ｄ）前記第２の信号供給手段に挟ま
れ、前記第１の信号供給手段が配列される領域に設けら
れ、 （ｄ−１）前記第２の信号供給手段の前記出力端子に接
続される辺と、 （ｄ−２）前記第１の信号供給手段の前記出力端子に接
続される内部配線とを有するメッシュ状配線 を更に備える、請求項３記載の信号供給回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30925093A JP3318084B2 (ja) | 1993-05-07 | 1993-12-09 | 信号供給回路 |
| US08/233,271 US5578955A (en) | 1993-05-07 | 1994-04-26 | Signal supply circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-106762 | 1993-05-07 | ||
| JP10676293 | 1993-05-07 | ||
| JP30925093A JP3318084B2 (ja) | 1993-05-07 | 1993-12-09 | 信号供給回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002125911A Division JP2003045977A (ja) | 1993-05-07 | 2002-04-26 | 信号供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0799249A JPH0799249A (ja) | 1995-04-11 |
| JP3318084B2 true JP3318084B2 (ja) | 2002-08-26 |
Family
ID=26446869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30925093A Expired - Lifetime JP3318084B2 (ja) | 1993-05-07 | 1993-12-09 | 信号供給回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5578955A (ja) |
| JP (1) | JP3318084B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052012A (en) * | 1998-06-29 | 2000-04-18 | Cisco Technology, Inc. | Method and apparatus for clock uncertainly minimization |
| US6874030B1 (en) | 2000-11-13 | 2005-03-29 | Cisco Technology, Inc. | PPP domain name and L2TP tunnel selection configuration override |
| US7325058B1 (en) | 2000-11-13 | 2008-01-29 | Cisco Technology, Inc. | Method and system for controlling subscriber access in a network capable of establishing connections with a plurality of domain sites |
| US7139276B1 (en) | 2001-02-27 | 2006-11-21 | Cisco Technology, Inc. | Load sharing between L2TP tunnels |
| US7023879B1 (en) | 2001-03-09 | 2006-04-04 | Cisco Technology, Inc. | Dynamic multi-hop ingress to egress L2TP tunnel mapping |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH083773B2 (ja) * | 1987-02-23 | 1996-01-17 | 株式会社日立製作所 | 大規模半導体論理回路 |
| JPH0824143B2 (ja) * | 1989-02-08 | 1996-03-06 | 株式会社東芝 | 集積回路の配置配線方式 |
| US5124578A (en) * | 1990-10-01 | 1992-06-23 | Rockwell International Corporation | Receiver designed with large output drive and having unique input protection circuit |
| US5264746A (en) * | 1991-05-16 | 1993-11-23 | Nec Corporation | Logic circuit board with a clock observation circuit |
| US5307381A (en) * | 1991-12-27 | 1994-04-26 | Intel Corporation | Skew-free clock signal distribution network in a microprocessor |
| US5396129A (en) * | 1992-05-25 | 1995-03-07 | Matsushita Electronics Corporation | Semiconductor integrated circuit apparatus comprising clock signal line formed in a ring shape |
-
1993
- 1993-12-09 JP JP30925093A patent/JP3318084B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-26 US US08/233,271 patent/US5578955A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799249A (ja) | 1995-04-11 |
| US5578955A (en) | 1996-11-26 |
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