KR100386619B1 - 에스램 셀 어레이 - Google Patents

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KR100386619B1
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권태우
이경하
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Abstract

본 발명은 동시에 선택되는 셀들에서 흐르는 전류를 균일하게 분산시켜 VSS 노드에서의 전압 상승을 최소화하여 소자의 동작 특성 및 신뢰성을 향상시킬 수 있도록한 에스램 셀 어레이에 관한 것으로, 제 1 도전형 웰 영역 그리고 상기 제 1 도전형 웰 영역내에 형성되어 Vcc 공급 라인으로 사용되는 제 2 도전형 웰 영역들;상기 제 2 도전형 웰 영역내에 형성되는 제 1,2 활성 영역;상기 제 1 도전형 웰 영역내에 형성되고 상기 제 1,2 활성 영역에 대응하여 Y 방향의 상하에 각각 하나씩 위치하는 제 3,4,5,6 활성 영역;상기 제 1,2 활성 영역의 분리 영역을 Y 방향으로 지나는 부분과 이 부분을 제 3,4 활성 영역과 제 5,6 활성 영역상에서 X 방향으로 교차하는 부분으로 이루어지는 Vss 라인;제 2 도전형 웰 영역내에 형성되는 Vcc 픽업 영역과 제 1,2 활성 영역을 연결하는 Vcc 내부 배선;상기 제 1,2,3,4,5,6 활성 영역상에 4개의 단위 셀을 형성하기 위한 도전성 라인들;상기 Y 방향으로 지나는 Vss 라인과 오버랩되지 않고 단위 셀을 Y 방향으로 지나는 비트 라인 및 /비트 라인들; 그리고 X 방향으로 지나는 Vss 라인과 오버랩되지 않고 제 3,4 활성 영역과 제 5,6 활성 영역을 X 방향으로 지나는 워드 라인들을 포함한다.

Description

에스램 셀 어레이{SRAM cell array}
본 발명은 반도체 메모리에 관한 것으로, 특히 동시에 선택되는 셀들에서 흐르는 전류를 균일하게 분산시켜 VSS 노드에서의 전압 상승을 최소화하여 소자의 동작 특성 및 신뢰성을 향상시킬 수 있도록한 에스램 셀 어레이에 관한 것이다.
일반적으로 SRAM은 리플레쉬(refresh) 동작이 필요없고, 동작 타이밍 조정이 용이하다는 편리함 때문에 마이크로 컴퓨터와 엑세스 시간 및 싸이클 시간을 같게 할수 있고 바이폴라 램과 같이 고속 동작을 실현할 수 있도록 되어 있다.
또 대형 계산기의 버퍼 메모리, 슈퍼 컴퓨터의 메인 메모리, 제어 메모리 등에 광범위하게 사용되고 있다.
이와 같은 SRAM은 플립 플롭 형태를 기본으로 하고 있으며, 그 부하 소자에 따라 E/D형 SRAM, CMOS형 SRAM, 고저항 부하형SRAM으로 구분된다. 이중 CMOS형 SRAM은 부하소자로 PMOS를 사용하고 있으며 소비 전력이 가장 적고 동작 타이밍 설정 측면에서 유리하다.
그러므로 최근에는 SRAM 셀의 특성을 개선하기 위하여 주로 full CMOS 타입의 SRAM 셀을 채택하고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 에스램 셀 어레이에 관하여 설명하면 다음과 같다.
도 1은 일반적인 SRAM 셀의 회로 구성도이다.
그리고 도 2a는 종래 기술의 SRAM에서 비트,워드 라인을 형성하기 전의 레이 아웃도이고, 도 2b는 종래 기술의 SRAM에서 비트,워드 라인을 형성한 후의 레이 아웃도이다.
기본적으로 SRAM 셀은 도 1에서와 같이, 2개의 NMOS 액세스 트랜지스터(N3)(N4)와 2개의 NMOS 드라이버 트랜지스터(N1)(N2) 그리고 2개의 PMOS 로드 트랜지스터(P1)(P2)로 단위 셀이 구성되고 6개의 트랜지스터는 서로 교차 접속되는 플립 플롭 형태를 갖는다.
그리고 셀 내의 VCC 및 VSS의 공급 및 비트 라인, /비트 라인, 내부 배선(Interconnect)등을 위해 금속 배선을 배치하는데, 금속 배선의 형성시의 공정 난이도가 증가하여 소자의 고집적화에 어려움이 있다.
레이 아웃 구성은 도 2a와 도 2b에서와 같이, p형 웰 영역(1)과, 상기 p형 웰 영역(1)내에 형성된 n형 웰 영역(2)과, 상기 p형 웰 영역(1)에 정의되는 활성 영역(3a)(3b)(3c)(3d)과, 상기 n형 웰 영역(2)에 정의되는 활성 영역(4a)(4b)과, 상기 n형 웰 영역(2)의 중앙을 X 방향으로 가로질러 형성되는 Vcc 라인(5)과, 상기 Vcc 라인을 중앙에 두고 상기 p형 웰 영역(1)에 정의되는 활성 영역(3a)(3b) 그리고 활성 영역(3c)(3d)를 가로질러 구성되는 Vss 라인(6a)(6b)과, 각각의 단위셀에 구성되는 트랜지스터들을 플립 플롭 형태로 연결하기 위한 제 1,2 도전성 라인(7)(8)과, 상기 Vss 라인(6a)(6b)의 일측에 그에 동일한 방향(X)으로 형성되는워드 라인(9a)(9b)과, 2개의 NMOS 드라이버 트랜지스터(N1)(N2) 그리고 2개의 PMOS 로드 트랜지스터(P1)(P2)의 게이트 역할을 하는 제 3,4,5,6 도전성 라인(12a)(12b)(12c)(12d)과, 2개의 NMOS 액세스 트랜지스터(N3)(N4)의 한쪽 전극에 각각 연결되고 Y 방향으로 형성되는 비트 라인(10),/비트 라인(11)으로 구성된다.
여기서, n형 웰 영역(2)은 서로 이웃하는 단위 셀을 구성하기 위한 활성 영역들 즉, p형 웰 영역(1)에 형성된 활성 영역들이 형성되는 부분의 중앙에 위치한다.
그리고 워드 라인들은 2개의 NMOS 액세스 트랜지스터(N3)(N4)의 게이트로 사용된다.
도 3은 이와 같이 구성된 종래 기술의 SRAM의 등가 회로를 나타낸 것이다.
그리고 종래 기술의 SRAM의 VSS 노드에서의 전압 상승 문제를 설명하면 다음과 같다.
도 4a는 단위 SRAM 셀의 리드 동작시의 전류 흐름을 나타낸 회로 구성도이고, 도 4b는 리드 동작시의 SRAM 셀 어레이 전류 흐름을 등가적으로 나타낸 구성도이고, 도 4c는 리드 동작시의 n 번째 셀의 전류 감소를 설명하기 위한 동작도이다.
공정 진행시에 제 1,2 다층의 금속 배선 공정을 사용하는데, 제 1 금속 배선으로 Vcc 라인,Vss 라인,부분적이 내부 배선(도 2a와 도 2b의 제 1,2 도전성 라인)을 구성하고, 제 2 금속 배선으로 비트 라인과 /비트 라인을 구성한다.
단위 메모리 셀은 X 방향과 Y 방향으로 연속적으로 수십 ~ 수백개씩 배치되고, X 방향으로 연속적으로 배치된 n개의 셀들은 동일 워드 라인에 의해 동시에 on/off 동작으로 하므로 n개의 셀 각각에서는 도 4b에서와 같이 Vcc로 프리차지된 비트 라인에서 Low 노드를 거쳐 Vss 라인으로 전류(i)가 흐른다.
도 4c에서와 같이, n번째 셀의 Vss 노드에서는 n의 제곱에 비례하는 전압 상승이 발생하여 셀의 전류를 감소시키는 문제가 발생한다.
n 번째 셀의 Vss 레벨은 Vss_n = nir + (n-1)ir + ........+ir = irn(n+1)/2 으로 계산된다.
여기서, i는 셀 전류[A/cell]이고, r은 Vss 라인 저항[Ohm/cell]이다.
이와 같은 Vss의 전압 상승은 Vgs의 감소로 이어지고 이는 결국 셀 전류의 감소를 가져온다.
이와 같이 어레이 수의 증가에 따라 기하급수적인 Vss 전압 상승이 일어나는 문제가 있어 어레이수에 제한을 받으며 이를 해결하기 위한 방법중의 하나가 Vss 스트래핑(strapping) 영역을 삽입하는 방법이 있는데, 이는 칩 사이즈의 증가를 가져온다.
그리고 이와 같은 풀 CMOS 타입의 SRAM에서는 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어지는 CMOS 트랜지스터를 사용하기 때문에 래치 업 현상이 일어난다.
래치업 발생 현상은 CMOS 트랜지스터에서 기생 NPN, PNP 바이폴라 트랜지스터의 에미터, 베이스,콜렉터가 하나의 루프(loop)를 이루고, 이러한 하나의 루프에 외부에서 과도한 전하가 주입되면 기생 NPN, PNP 바이폴라트랜지스터가 서로 상대편 트랜지스터의 증폭작용을 도와서 공급 전원에서 접지 전원으로 전류가 과도하게 흐르는 현상이다.
이를 방지하기 위해서는 NMOS 트랜지스터와 PMOS 트랜지스터의 간격을 크게 유지하여하므로 SRAM 소자의 고집적화에 가장 큰 걸림돌이 될 뿐만 아니라, SRAM이 아닌 다른 소자에서도 소자의 신뢰성을 저하시키는 가장 큰 요인 중의 하나이다.
그러나 이와 같은 종래 기술의 에스램 셀 어레이는 다음과 같은 문제가 있다.
Vss 노드의 전압 상승으로 셀 전류가 감소하여 소자의 동작 속도 및 특성이 불안정하고, 풀 CMOS 구조를 채택하여 래치업에 의한 신뢰성 저하 문제가 있다.
본 발명은 이와 같은 종래 기술의 에스램 셀 어레이의 문제를 해결하기 위한 것으로, 동시에 선택되는 셀들에서 흐르는 전류를 균일하게 분산시켜 VSS 노드에서의 전압 상승을 최소화하여 소자의 동작 특성 및 신뢰성을 향상시킬 수 있도록한 에스램 셀 어레이를 제공하는데 그 목적이 있다.
도 1은 일반적인 SRAM 셀의 회로 구성도
도 2a는 종래 기술의 SRAM에서 비트,워드 라인을 형성하기 전의 레이 아웃도
도 2b는 종래 기술의 SRAM에서 비트,워드 라인을 형성한 후의 레이 아웃도
도 3은 종래 기술의 단위 SRAM의 등가 회로도
도 4a내지 도 4c는 종래 기술의 SRAM의 VSS 노드에서의 전압 상승 문제를 나타낸 동작 회로도
도 5는 본 발명의 SRAM에서 비트,워드 라인을 형성하기 전의 레이 아웃도
도 6은 본 발명의 SRAM에서 비트,워드 라인을 형성한 후의 레이 아웃도
도 7은 도 6의 A-A'선에 따른 단면 구성도
도 8은 본 발명에 따른 단위 SRAM의 등가 회로도
도면의 주요 부분에 대한 부호의 설명
51. p형 웰 영역 52. n형 웰 영역
53a.53b.53c.53d.54a.54b. 활성 영역
55a. Vcc 픽업 영역 55b. Vcc 내부 배선
56. Vss 라인 57. 제 1 도전성 라인
58. 제 2 도전성 라인 59a.59b. 워드 라인
60. 비트 라인 61. /비트 라인
62a.62b.62c.62d. 제 3,4,5,6 도전성 라인
이와 같은 목적을 달성하기 위한 본 발명에 따른 에스램 셀 어레이는 제 1 도전형 웰 영역 그리고 상기 제 1 도전형 웰 영역내에 형성되어 Vcc 공급 라인으로 사용되는 제 2 도전형 웰 영역들;상기 제 2 도전형 웰 영역내에 형성되는 제 1,2 활성 영역;상기 제 1 도전형 웰 영역내에 형성되고 상기 제 1,2 활성 영역에 대응하여 Y 방향의 상하에 각각 하나씩 위치하는 제 3,4,5,6 활성 영역;상기 제 1,2 활성 영역의 분리 영역을 Y 방향으로 지나는 부분과 이 부분을 제 3,4 활성 영역과 제 5,6 활성 영역상에서 X 방향으로 교차하는 부분으로 이루어지는 Vss 라인;제 2 도전형 웰 영역내에 형성되는 Vcc 픽업 영역과 제 1,2 활성 영역을 연결하는 Vcc 내부 배선;상기 제 1,2,3,4,5,6 활성 영역상에 4개의 단위 셀을 형성하기 위한 도전성 라인들;상기 Y 방향으로 지나는 Vss 라인과 오버랩되지 않고 단위 셀을 Y 방향으로 지나는 비트 라인 및 /비트 라인들; 그리고 X 방향으로 지나는 Vss 라인과 오버랩되지 않고 제 3,4 활성 영역과 제 5,6 활성 영역을 X 방향으로 지나는 워드 라인들을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 에스램 셀 어레이에 관하여 상세히 설명하면 다음과 같다.
도 5는 본 발명의 SRAM에서 비트,워드 라인을 형성하기 전의 레이 아웃도이고, 도 6은 본 발명의 SRAM에서 비트,워드 라인을 형성한 후의 레이 아웃도이다.
본 발명은 기판내의 n형 웰 영역을 통하여 각 셀마다 Vcc가 공급되도록 하고, Vcc 공급용 금속 배선을 각 셀의 내부로 한정한 것이다.
이와 같은 구성을 여유 간격을 갖는 Y 방향으로 Vss 배선을 상호 연결하여 동시에 선택되는 n개의 셀에서 흐르는 전류를 균일하게 분산시킬 수 있도록한 것이다.
본 발명에 따른 SRAM 셀 어레이의 레이 아웃 구성은 도 5와 도 6에서와 같이, 제 1 도전형 예를들면, p형 웰 영역(51)과, 상기 p형 웰 영역(51)내에 형성되어 Vcc의 공급 라인으로 사용되는 제 2 도전형 예를들면, n형 웰 영역(52)과, 상기p형 웰 영역(51)에 정의되는 활성 영역(53a)(53b)(53c)(53d)과, 상기 n형 웰 영역(52)에 정의되는 활성 영역(54a)(54b)과, 4개의 단위 셀당 하나가 구성되어 해당되는 4개의 셀에 Vcc를 공급하는 Vcc 픽업 영역(55a)과, 상기 Vcc 픽업 영역(55a)과 n형 웰 영역(52)내의 활성 영역(54a)을 연결하는 Vcc 내부 배선(55b)과, 단위 셀과 그에 이웃하는 단위셀의 중앙의 Y 방향으로 지나는 부분과 두 개의 셀 단위로 X 방향으로 교차되어 지나는 부분으로 이루어져 셀 어레이 전체적으로 그물 형태의 네트워크를 구성하는 Vss 라인(56)과, 각각의 단위셀에 구성되는 트랜지스터들을 플립 플롭 형태로 연결하기 위한 제 1,2 도전성 라인(57)(58)과, 상기 Vss 라인(56)의 X 방향으로 지나는 부분의 일측에 그에 동일한 방향(X)으로 형성되는 워드 라인(59a)(59b)과, 2개의 NMOS 드라이버 트랜지스터(N1)(N2) 그리고 2개의 PMOS 로드 트랜지스터(P1)(P2)의 게이트 역할을 하는 제 3,4,5,6 도전성 라인(62a)(62b)(62c)(62d)과, 2개의 NMOS 액세스 트랜지스터(N3)(N4)의 한쪽 전극에 각각 연결되고 Y 방향으로 형성되는 비트 라인(60),/비트 라인(61)으로 구성된다.
여기서, n형 웰 영역(52)은 서로 이웃하는 단위 셀을 구성하기 위한 활성 영역들 즉, p형 웰 영역(51)에 형성된 활성 영역들이 형성되는 부분의 중앙에 위치한다.
그리고 워드 라인들은 n형 웰 영역(52)의 길이 방향과 동일한 방향으로 형성되어 2개의 NMOS 액세스 트랜지스터(N3)(N4)의 게이트로 사용되고, X 방향으로 지나는 Vss 라인(56)은 p형 웰 영역(51)상에 형성되기 때문에 Y 방향을 기준으로 할때 2 단위 셀당 하나씩 지나도록 구성된다.
그리고 셀 어레이 전체적으로 그물 형태의 네트워크를 구성하는 Vss 라인(56)에 의해 n 번째 셀의 Vss 노드의 전압 상승은 억제된다.
그리고 제 1 금속 배선 형성 공정으로 Vcc 내부 배선,Vss 라인, 각 셀의 플립 플롭 구성을 위한 제 1,2 도전성 라인을 형성하고, 제 2 금속 배선 형성 공정으로 워드 라인,각 트랜지스터의 게이트로 사용되는 제 3,4,5,6 도전성 라인을 형성한다.
이상에서 설명한 본 발명에 따른 SRAM의 단위 셀은 기본적으로 제 1,2 NMOS 액세스 트랜지스터(N3)(N4)와 제 1,2 NMOS 드라이버 트랜지스터(N1)(N2) 그리고 제 1,2 PMOS 로드 트랜지스터(P1)(P2)로 단위 셀이 구성되고 6개의 트랜지스터는 서로 교차 접속되는 플립 플롭 형태를 갖는다.
여기서, 제 1,2 NMOS 액세스 트랜지스터(N3)(N4)와 제 1,2 NMOS 드라이버 트랜지스터(N1)(N2)는 p형 웰 영역(51)에 정의되는 활성 영역(53a)(53b)(53c)(53d)에 각각 형성된다.
그리고 제 1,2 PMOS 로드 트랜지스터(P1)(P2)는 n형 웰 영역(52)내의 활성 영역(54a)에 상하의 단위 셀에 대응하여 각각 형성된다. 즉, 하나의 활성 영역(54a)에 상부의 단위 셀에 대응하는 2개의 PMOS 로드 트랜지스터와 하부의 단위셀에 대응하는 2개의 PMOS 로드 트랜지스터가 형성된다.
여기서, 단위 셀은 제 1,2,3,4,5,6 도전성 라인(57)(58)(62a)(62b)(62c) (62d)을 포함하고, 제 1 도전성 라인(57)은 제 2 NMOS 액세스 트랜지스터의 한쪽전극, 제 2 PMOS 로드 트랜지스터의 한쪽 전극, 제 2 NMOS 드라이브 트랜지스터의 한쪽 전극들을 제 1 PMOS 로드 트랜지스터와 제 1 NMOS 드라이브 트랜지스터의 게이트에 공통으로 접속시키는 것이고, 제 2 도전성 라인(58)은 제 1 NMOS 액세스 트랜지스터의 한쪽 전극, 제 1 PMOS 로드 트랜지스터의 한쪽 전극, 제 1 NMOS 드라이브 트랜지스터의 한쪽 전극들을 제 2 PMOS 로드 트랜지스터와 제 2 NMOS 드라이브 트랜지스터의 게이트에 공통으로 접속시키는 것이다.
그리고 제 3,4,5,6 도전성 라인(62a)(62b)(62c)(62d)들은 각각 제 1,2 NMOS 드라이브 트랜지스터, 제 1,2 PMOS 로드 트랜지스터의 게이트로 사용되고, 워드 라인은 각각 제 1,2 NMOS 액세스 트랜지스터의 게이트로 사용된다.
그리고 Vcc 내부 배선(55b)에 의해 Vcc 픽업 영역(55a)과 연결되는 활성 영역(54a)(54b)은 제 1,2 PMOS 로드 트랜지스터의 일측 전극들이 공통으로 접속되는 부분이다.
그리고 Vss 라인(56)은 각각의 활성 영역(53a)(53b)(53c)(53d)의 제 1,2 NMOS 드라이브 트랜지스터의 일측 전극들이 공통으로 접속되는 부분에 콘택된다.
이와 같은 레이 아웃 구성을 갖는 본 발명에 따른 SRAM의 단면 구조 및 Vss 라인의 Y 방향으로 연결하는 것에 의한 동작시의 등가 회로를 설명하면 다음과 같다.
도 7은 도 6의 A-A'선에 따른 단면 구성도이고, 도 8은 본 발명에 따른 단위 SRAM의 등가 회로도이다.
본 발명의 SRAM의 단면 구조는 먼저, p형의 반도체 기판(71)의 표면내에 Vcc라인으로 사용되는 n형 웰 영역(72)과, 상기 n형 웰 영역(72)에 형성되어 활성 영역을 정의하는 소자격리 영역(73)과, 상기 소자 격리 영역(73)에 의해 정의된 활성 영역에 형성되어 해당 셀에 Vcc를 공급하는 Vcc 픽업 영역(74)과, 상기 Vcc 픽업 영역(74)과 해당 셀의 2개의 PMOS 로드 트랜지스터(P1)(P2)의 한쪽 전극에 Vcc를 인가하기 위한 p+ 영역을 연결하기 위해 해당 셀의 내부로 한정되는 Vcc 내부 배선(75)와, Vcc 내부 배선과 동일한 공정으로 동일층에 형성되는 Vss 라인(76)과, 상기 각층들을 전기적으로 분리하는 층간 절연층(77)과, 또 다른 배선 공정으로 형성되는 비트 라인(78a),/비트 라인(78b)으로 구성된다.
이와 같이 구성된 본 발명에 따른 SRAM 셀 어레이는 전체적으로 그물 형태의 네트워크를 구성하는 Vss 라인에 의해 n 번째 셀의 Vss 노드의 전압 상승은 억제된다.
그리고 n형 웰 영역을 Vcc 공급 라인으로 사용하고 Vcc를 픽업하여 활성 영역으로 공급하는 역할을 하는 부분을 2개의 셀당 하나 형성하여 래치업 특성을 향상시킬 수 있다.
이와 같은 본 발명에 따른 에스램 셀 어레이는 다음과 같은 효과가 있다.
기판내의 n형 웰 영역을 통하여 각 셀마다 Vcc가 공급되도록 하고, Vcc 공급용 금속 배선을 각 셀의 내부로 한정하여 동작 안정성 및 속도 측면에서 유리한 효과를 갖는다.
또한, Y 방향으로 Vss 배선을 상호 연결하여 동시에 선택되는 n개의 셀에서흐르는 전류를 균일하게 분산시킬 수 있도록하여 Vss 노드에서의 전압 상승을 억제하여 각 셀에서의 셀 전류의 감소를 억제할 수 있다.
따른 효과로는 셀 어레이 내에 Vcc 픽업 영역을 구성하여 웰 픽업 특성을 향상시킬 수 있다. 이는 래치 업에 따른 신뢰성을 높이는 효과를 갖는다.

Claims (9)

  1. 제 1 도전형 웰 영역 그리고 상기 제 1 도전형 웰 영역내에 형성되어 Vcc 공급 라인으로 사용되는 제 2 도전형 웰 영역들;
    상기 제 2 도전형 웰 영역내에 형성되는 제 1,2 활성 영역;
    상기 제 1 도전형 웰 영역내에 형성되고 상기 제 1,2 활성 영역에 대응하여 Y 방향의 상하에 각각 하나씩 위치하는 제 3,4,5,6 활성 영역;
    상기 제 1,2 활성 영역의 분리 영역을 Y 방향으로 지나는 부분과 이 부분을 제 3,4 활성 영역과 제 5,6 활성 영역상에서 X 방향으로 교차하는 부분으로 이루어지는 Vss 라인;
    제 2 도전형 웰 영역내에 형성되는 Vcc 픽업 영역과 제 1,2 활성 영역을 연결하는 Vcc 내부 배선;
    상기 제 1,2,3,4,5,6 활성 영역상에 4개의 단위 셀을 형성하기 위한 도전성 라인들;
    상기 Y 방향으로 지나는 Vss 라인과 오버랩되지 않고 단위 셀을 Y 방향으로 지나는 비트 라인 및 /비트 라인들; 그리고 X 방향으로 지나는 Vss 라인과 오버랩되지 않고 제 3,4 활성 영역과 제 5,6 활성 영역을 X 방향으로 지나는 워드 라인들을 포함하는 것을 특징으로 하는 에스램 셀 어레이.
  2. 제 1 항에 있어서, 제 3,4,5,6 활성 영역에 각각 형성되는 제 1,2 NMOS 액세스 트랜지스터, 제 1,2 활성 영역에 각각 형성되는 제 1,2 PMOS 로드 트랜지스터, 제 3,4,5,6 활성 영역에 각각 형성되는 제 1,2 NMOS 드라이브 트랜지스터를 포함하여 4개의 단위 셀이 구성되는 것을 특징으로 하는 에스램 셀 어레이.
  3. 제 1 항 또는 제 2 항에 있어서, 단위 셀은 제 1,2,3,4,5,6 도전성 라인을 포함하고,
    제 1 도전성 라인은 제 2 NMOS 액세스 트랜지스터의 한쪽 전극, 제 2 PMOS 로드 트랜지스터의 한쪽 전극, 제 2 NMOS 드라이브 트랜지스터의 한쪽 전극들을 제 1 PMOS 로드 트랜지스터와 제 1 NMOS 드라이브 트랜지스터의 게이트에 공통으로 접속시키는 것을 특징으로 하는 에스램 셀 어레이.
  4. 제 1 항 또는 제 2 항에 있어서, 단위 셀은 제 1,2,3,4,5,6 도전성 라인을 포함하고,
    제 2 도전성 라인은 제 1 NMOS 액세스 트랜지스터의 한쪽 전극, 제 1 PMOS 로드 트랜지스터의 한쪽 전극, 제 1 NMOS 드라이브 트랜지스터의 한쪽 전극들을 제 2 PMOS 로드 트랜지스터와 제 2 NMOS 드라이브 트랜지스터의 게이트에 공통으로 접속시키는 것을 특징으로 하는 에스램 셀 어레이.
  5. 제 1 항 또는 제 2 항에 있어서, 단위 셀은 제 1,2,3,4,5,6 도전성 라인을 포함하고,
    제 3,4,5,6 도전성 라인들은 각각 제 1,2 NMOS 드라이브 트랜지스터, 제 1,2 PMOS 로드 트랜지스터의 게이트로 사용되고, 워드 라인은 각각 제 1,2 NMOS 액세스 트랜지스터의 게이트로 사용되는 것을 특징으로 하는 에스램 셀 어레이.
  6. 제 1 항에 있어서, Vcc 내부 배선에 의해 Vcc 픽업 영역과 연결되는 제 1,2 활성 영역은 제 1,2 PMOS 로드 트랜지스터의 일측 전극들이 공통으로 접속되는 부분인 것을 특징으로 하는 에스램 셀 어레이.
  7. 제 1 항에 있어서, Vss 라인은 각각의 제 3,4,5,6 활성 영역의 제 1,2 NMOS 드라이브 트랜지스터의 일측 전극들이 공통으로 접속되는 부분에 콘택되는 것을 특징으로 하는 에스램 셀 어레이.
  8. 제 1 항에 있어서, 비트 라인,/비트 라인은 각각의 제 3,4,5,6 활성 영역의 제 1,2 NMOS 액세스 트랜지스터의 타측 전극이 형성되는 부분에 콘택되는 것을 특징으로 하는 에스램 셀 어레이.
  9. 제 1 항에 있어서, Vcc 내부 배선과 Vss 라인은 동일 금속 배선 형성 공정으로 동일층에 형성되는 것을 특징으로 하는 에스램 셀 어레이.
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