JPH05152524A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05152524A JPH05152524A JP3317216A JP31721691A JPH05152524A JP H05152524 A JPH05152524 A JP H05152524A JP 3317216 A JP3317216 A JP 3317216A JP 31721691 A JP31721691 A JP 31721691A JP H05152524 A JPH05152524 A JP H05152524A
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- JP
- Japan
- Prior art keywords
- fets
- gate widths
- gate
- gate width
- semiconductor integrated
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 単一基板上に２種類以上のゲート幅のＦＥＴ
を用いる半導体集積回路において、ゲート幅の長い方の
ＦＥＴを並列に接続し、その個数を変えることにより、
等価的にゲート幅の異なるＦＥＴを作ることにより、狭
チャネル効果によるゲート幅の異なるＦＥＴ間の閾値の
差などＦＥＴパラメータの差により生じる回路内の部分
的動作不良をなくすことができるとともに、製造時の工
数を削減する。 【構成】 ２種類以上のゲート幅を有する電界効果トラ
ンジスタを用いる半導体集積回路において、ゲート幅が
異なる２種類以上の電界効果トランジスタＱ 11と、
Ｑ21，Ｑ22，Ｑ23，Ｑ24，Ｑ25 が１フィンガー又はマ
ルチフィンガーの電界効果トランジスタで構成され、前
記フィンガー長が１０μｍ以下で、かつ互いに等しくな
るように形成する。
を用いる半導体集積回路において、ゲート幅の長い方の
ＦＥＴを並列に接続し、その個数を変えることにより、
等価的にゲート幅の異なるＦＥＴを作ることにより、狭
チャネル効果によるゲート幅の異なるＦＥＴ間の閾値の
差などＦＥＴパラメータの差により生じる回路内の部分
的動作不良をなくすことができるとともに、製造時の工
数を削減する。 【構成】 ２種類以上のゲート幅を有する電界効果トラ
ンジスタを用いる半導体集積回路において、ゲート幅が
異なる２種類以上の電界効果トランジスタＱ 11と、
Ｑ21，Ｑ22，Ｑ23，Ｑ24，Ｑ25 が１フィンガー又はマ
ルチフィンガーの電界効果トランジスタで構成され、前
記フィンガー長が１０μｍ以下で、かつ互いに等しくな
るように形成する。
Description
【０００１】
【産業上の利用分野】本発明は、２種類以上のゲート幅
を有する電界効果トランジスタ（以下、ＦＥＴという）
が形成される半導体集積回路に関するものである。
を有する電界効果トランジスタ（以下、ＦＥＴという）
が形成される半導体集積回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば『低消費電流スペースＧａＡｓＳＣＦＬ プリス
ケーラ』 長谷川克也 外，ＥＤ８５−１５０，Ｐ．６
１〜６７に開示されるものがあった。図３はかかる従来
の電界効果トランジスタを用いた半導体集積回路の構成
図である。
例えば『低消費電流スペースＧａＡｓＳＣＦＬ プリス
ケーラ』 長谷川克也 外，ＥＤ８５−１５０，Ｐ．６
１〜６７に開示されるものがあった。図３はかかる従来
の電界効果トランジスタを用いた半導体集積回路の構成
図である。
【０００３】この図に示すように、ＩＣの中で使われる
ＦＥＴのゲート幅は、１つのＩＣの中の各部分でそれぞ
れ要求される駆動能力や増幅率を満足するように変えら
れる。このため１つのＩＣの中に様々なゲート幅のＦＥ
Ｔが混在して使用されてきた。図３において、ＩＣの内
には回路２１と回路２２の２つの抵抗負荷型のインバー
タが入っており、それぞれのインバータの入力は、入力
端子Ｉ21に接続され、回路２１の出力は出力端子Ｏ
21に、回路２２の出力端子はＯ22に接続されている。回
路２１の負荷抵抗Ｒ21は１５ｋΩ、スイチングトランジ
スタＴ21のゲート幅は２μｍ、回路２２の負荷抵抗Ｒ22
は３ｋΩ、スイチングトランジスタＴ22のゲート幅は１
０μｍである。ここで、回路２１と回路２２は、同じ構
成のレシオ回路であり、負荷抵抗とゲート幅の積は一定
に保たれている。このため、入力端子Ｉ21の入力電圧に
対する回路２１の出力端子Ｏ21と、回路２２の出力端子
Ｏ22の出力電圧は等しくなる。
ＦＥＴのゲート幅は、１つのＩＣの中の各部分でそれぞ
れ要求される駆動能力や増幅率を満足するように変えら
れる。このため１つのＩＣの中に様々なゲート幅のＦＥ
Ｔが混在して使用されてきた。図３において、ＩＣの内
には回路２１と回路２２の２つの抵抗負荷型のインバー
タが入っており、それぞれのインバータの入力は、入力
端子Ｉ21に接続され、回路２１の出力は出力端子Ｏ
21に、回路２２の出力端子はＯ22に接続されている。回
路２１の負荷抵抗Ｒ21は１５ｋΩ、スイチングトランジ
スタＴ21のゲート幅は２μｍ、回路２２の負荷抵抗Ｒ22
は３ｋΩ、スイチングトランジスタＴ22のゲート幅は１
０μｍである。ここで、回路２１と回路２２は、同じ構
成のレシオ回路であり、負荷抵抗とゲート幅の積は一定
に保たれている。このため、入力端子Ｉ21の入力電圧に
対する回路２１の出力端子Ｏ21と、回路２２の出力端子
Ｏ22の出力電圧は等しくなる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の電界効果トランジスタを用いた半導体集積回路で
は、ＦＥＴの閾値が狭チャネル効果により、ゲート幅に
依存して変化する。図４はゲート長０．５μｍのＷ−Ａ
ｌゲートセルフアラインプロセスにより作成したディプ
レション型ＦＥＴ（以下、Ｄ−ＦＥＴという）の閾値の
ゲート幅依存性を表している。ここで、横軸はゲート幅
ｗg （μｍ）、縦軸は閾値ｖth（ｍＶ）である。
成の電界効果トランジスタを用いた半導体集積回路で
は、ＦＥＴの閾値が狭チャネル効果により、ゲート幅に
依存して変化する。図４はゲート長０．５μｍのＷ−Ａ
ｌゲートセルフアラインプロセスにより作成したディプ
レション型ＦＥＴ（以下、Ｄ−ＦＥＴという）の閾値の
ゲート幅依存性を表している。ここで、横軸はゲート幅
ｗg （μｍ）、縦軸は閾値ｖth（ｍＶ）である。
【０００５】この図から明らかなように、ゲート幅が小
さくなると、閾値が高くなることが分かる。このため、
次のような問題点が生じる。 （１）設計時にゲート幅の異なるＦＥＴ間の特性に関し
て、寸法比以外の特性の差を考慮する必要が生じる。ま
た、その差が大きい時は、単位ゲート幅当りの特性が異
なった別の種類のＦＥＴとみなす必要があり、回路のＦ
ＥＴの種類が増えたことと同様になり、設計の工程が増
える。
さくなると、閾値が高くなることが分かる。このため、
次のような問題点が生じる。 （１）設計時にゲート幅の異なるＦＥＴ間の特性に関し
て、寸法比以外の特性の差を考慮する必要が生じる。ま
た、その差が大きい時は、単位ゲート幅当りの特性が異
なった別の種類のＦＥＴとみなす必要があり、回路のＦ
ＥＴの種類が増えたことと同様になり、設計の工程が増
える。
【０００６】（２）製造時にゲート幅による特性変動を
管理する必要があり、製造工数が増える。また、ゲート
幅の異なるＦＥＴ間の特性差が許容内に入るように、管
理できない場合は、活性層の形成を含め、ゲート幅によ
り工程を分け、別々に管理する必要が生じ、製造の工
数、工程が増える。本発明は、以上述べたように、１つ
のＩＣの中で複数種類のゲート幅のＦＥＴを同時に使用
すると、狭チャネル効果により異なったゲート幅のＦＥ
Ｔ間で特性の差を生じ、製造時にそれらのＦＥＴの特性
パラメータを同時に設計値に合わせることができない。
管理する必要があり、製造工数が増える。また、ゲート
幅の異なるＦＥＴ間の特性差が許容内に入るように、管
理できない場合は、活性層の形成を含め、ゲート幅によ
り工程を分け、別々に管理する必要が生じ、製造の工
数、工程が増える。本発明は、以上述べたように、１つ
のＩＣの中で複数種類のゲート幅のＦＥＴを同時に使用
すると、狭チャネル効果により異なったゲート幅のＦＥ
Ｔ間で特性の差を生じ、製造時にそれらのＦＥＴの特性
パラメータを同時に設計値に合わせることができない。
【０００７】また、ＦＥＴの特性パラメータを合わせる
ためには、ゲート幅により製造工程を分ける必要が生
じ、製造の工程、工数が増加するという問題点が生ず
る。これらの問題点を除去するため、２種類以上のゲー
ト幅のＦＥＴを用いる半導体集積回路において、１種類
のゲート幅のＦＥＴを並列に接続し、その個数を変える
ことにより、等価的にゲート幅の異なるＦＥＴを作るこ
とにより、狭チャネル効果によるゲート幅の異なるＦＥ
Ｔ間の閾値の差など、ＦＥＴパラメータの差により生じ
る回路内の部分的動作不良をなくすことができるととも
に、製造時の工数を削減することができる半導体集積回
路を提供することを目的とする。
ためには、ゲート幅により製造工程を分ける必要が生
じ、製造の工程、工数が増加するという問題点が生ず
る。これらの問題点を除去するため、２種類以上のゲー
ト幅のＦＥＴを用いる半導体集積回路において、１種類
のゲート幅のＦＥＴを並列に接続し、その個数を変える
ことにより、等価的にゲート幅の異なるＦＥＴを作るこ
とにより、狭チャネル効果によるゲート幅の異なるＦＥ
Ｔ間の閾値の差など、ＦＥＴパラメータの差により生じ
る回路内の部分的動作不良をなくすことができるととも
に、製造時の工数を削減することができる半導体集積回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、単一の基板上に２種類以上のゲート幅を
有する電界効果トランジスタを形成する半導体集積回路
において、ゲート幅が長い方の電界効果トランジスタを
１種類のゲート幅の電界効果トランジスタとして並列に
接続し、その個数を変えることにより、等価的にゲート
幅の異なる電界効果トランジスタを形成するようにした
ものである。
成するために、単一の基板上に２種類以上のゲート幅を
有する電界効果トランジスタを形成する半導体集積回路
において、ゲート幅が長い方の電界効果トランジスタを
１種類のゲート幅の電界効果トランジスタとして並列に
接続し、その個数を変えることにより、等価的にゲート
幅の異なる電界効果トランジスタを形成するようにした
ものである。
【０００９】
【作用】本発明によれば、上記したように、複数の種類
のゲート幅のＦＥＴを用いる半導体集積回路において、
それらＦＥＴをゲート幅の異なる単体のＦＥＴで構成す
る代わりに、ゲート幅の短い１種類のゲート幅のＦＥＴ
を並列に接続し、その個数を変えて等価的にゲート幅を
変えるようにしたので、狭チャネル効果によるゲート幅
の異なるＦＥＴ間の閾値の差など、ＦＥＴパラメータの
差により生じる回路内の部分的動作不良を排除すること
ができる。また、ＩＣ作成時に、ゲート幅の異なるＦＥ
Ｔの特性を管理する必要がなくなり、製造時の工数を削
減することができる。
のゲート幅のＦＥＴを用いる半導体集積回路において、
それらＦＥＴをゲート幅の異なる単体のＦＥＴで構成す
る代わりに、ゲート幅の短い１種類のゲート幅のＦＥＴ
を並列に接続し、その個数を変えて等価的にゲート幅を
変えるようにしたので、狭チャネル効果によるゲート幅
の異なるＦＥＴ間の閾値の差など、ＦＥＴパラメータの
差により生じる回路内の部分的動作不良を排除すること
ができる。また、ＩＣ作成時に、ゲート幅の異なるＦＥ
Ｔの特性を管理する必要がなくなり、製造時の工数を削
減することができる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す半
導体集積回路の構成図である。この図において、ＩＣの
中に回路１１、回路１２の２つのインバータ回路が入っ
ており、回路１１のインバータにおいて、負荷抵抗Ｒ11
（１５ｋΩ）の一方の端は電源端子ＶDDに接続し、もう
一方の端はエンハンスメント電界効果トランジスタＱ11
（以下、Ｅ−ＦＥＴという）のドレインとＦＥＴのドレ
イン・ソースを短絡して構成したショットキダイオード
Ｑ12のゲートと第１の出力端子Ｏ11に接続し、Ｅ−ＦＥ
ＴＱ11のゲートは入力端子Ｉ11に接続し、Ｅ−ＦＥＴＱ
11のソースとショットキダイオードＱ12のドレインとソ
ースはＧＮＤに接続する。
ながら詳細に説明する。図１は本発明の実施例を示す半
導体集積回路の構成図である。この図において、ＩＣの
中に回路１１、回路１２の２つのインバータ回路が入っ
ており、回路１１のインバータにおいて、負荷抵抗Ｒ11
（１５ｋΩ）の一方の端は電源端子ＶDDに接続し、もう
一方の端はエンハンスメント電界効果トランジスタＱ11
（以下、Ｅ−ＦＥＴという）のドレインとＦＥＴのドレ
イン・ソースを短絡して構成したショットキダイオード
Ｑ12のゲートと第１の出力端子Ｏ11に接続し、Ｅ−ＦＥ
ＴＱ11のゲートは入力端子Ｉ11に接続し、Ｅ−ＦＥＴＱ
11のソースとショットキダイオードＱ12のドレインとソ
ースはＧＮＤに接続する。
【００１１】一方、回路１２のインバータにおいて、負
荷抵抗Ｒ12（３ｋΩ）の一方の端は電源端子ＶDDに接続
し、もう一方の端はゲート幅２μｍの５つのＥ−ＦＥＴ
Ｑ21，Ｑ22，Ｑ23，Ｑ24，Ｑ25のドレインとＦＥＴのド
レインと、ソースを短絡して構成したショットキダイオ
ードＱ26のゲートと、第２の出力端子Ｏ12に接続した５
つのＥ−ＦＥＴＱ21，Ｑ22，Ｑ23，Ｑ24，Ｑ25のゲート
は、入力端子Ｉ11に接続し、Ｅ−ＦＥＴＱ21，Ｑ22，Ｑ
23，Ｑ24，Ｑ25のソースとショットキダイオードＱ26の
ドレインとソースはＧＮＤに接続する。動作は入力端子
Ｉ11の入力電圧をローレベルからハイレベルに変化させ
ると、第１，第２工程の出力端子Ｏ11，Ｏ12には、反転
した電圧レベルが出力される。
荷抵抗Ｒ12（３ｋΩ）の一方の端は電源端子ＶDDに接続
し、もう一方の端はゲート幅２μｍの５つのＥ−ＦＥＴ
Ｑ21，Ｑ22，Ｑ23，Ｑ24，Ｑ25のドレインとＦＥＴのド
レインと、ソースを短絡して構成したショットキダイオ
ードＱ26のゲートと、第２の出力端子Ｏ12に接続した５
つのＥ−ＦＥＴＱ21，Ｑ22，Ｑ23，Ｑ24，Ｑ25のゲート
は、入力端子Ｉ11に接続し、Ｅ−ＦＥＴＱ21，Ｑ22，Ｑ
23，Ｑ24，Ｑ25のソースとショットキダイオードＱ26の
ドレインとソースはＧＮＤに接続する。動作は入力端子
Ｉ11の入力電圧をローレベルからハイレベルに変化させ
ると、第１，第２工程の出力端子Ｏ11，Ｏ12には、反転
した電圧レベルが出力される。
【００１２】ところで、回路１２のインバータは回路１
１のインバータに対し、負荷抵抗は１／５，駆動用トラ
ンジスタのゲート幅は合計で５倍であるから、入力端子
Ｉ11の入力電圧に対する出力端子Ｏ11とＯ12でみた出力
電圧は同じになる。図２は出力端子Ｏ11とＯ12の入力端
子Ｉ11の入力電圧に対する伝達特性のＡＳＴＡＰを用い
たシュミレーション結果であり、２つの特性が一致して
いるのが分かる。図２において、横軸は入力電圧Ｖ
in（Ｖ）、縦軸は出力電圧Ｖout （Ｖ）を示している。
１のインバータに対し、負荷抵抗は１／５，駆動用トラ
ンジスタのゲート幅は合計で５倍であるから、入力端子
Ｉ11の入力電圧に対する出力端子Ｏ11とＯ12でみた出力
電圧は同じになる。図２は出力端子Ｏ11とＯ12の入力端
子Ｉ11の入力電圧に対する伝達特性のＡＳＴＡＰを用い
たシュミレーション結果であり、２つの特性が一致して
いるのが分かる。図２において、横軸は入力電圧Ｖ
in（Ｖ）、縦軸は出力電圧Ｖout （Ｖ）を示している。
【００１３】これに対し、従来の図３の回路を用い、ゲ
ート幅２μｍと１０μｍのＦＥＴを同時に作成した場
合、ゲート幅２μｍと１０μｍのＦＥＴの特性の差か
ら、現実には出力端子Ｏ11と出力端子Ｏ12の伝達特性は
一致しない。図５はゲート長０．５μｍのＷ−Ａｌゲー
トセルフアラインプロセスを用いて作成したゲート幅１
０μｍと２μｍのＦＥＴ特性の実測結果である。ここで
は、横軸にゲート電圧（Ｖ）、縦軸に電流√Ｉdss 示
し、ゲート幅Ｗｇが１０μｍと２μｍの場合を示してい
る。
ート幅２μｍと１０μｍのＦＥＴを同時に作成した場
合、ゲート幅２μｍと１０μｍのＦＥＴの特性の差か
ら、現実には出力端子Ｏ11と出力端子Ｏ12の伝達特性は
一致しない。図５はゲート長０．５μｍのＷ−Ａｌゲー
トセルフアラインプロセスを用いて作成したゲート幅１
０μｍと２μｍのＦＥＴ特性の実測結果である。ここで
は、横軸にゲート電圧（Ｖ）、縦軸に電流√Ｉdss 示
し、ゲート幅Ｗｇが１０μｍと２μｍの場合を示してい
る。
【００１４】この図から明らかなように、１０μｍのＦ
ＥＴの閾値は、２μｍの閾値より１８０ｍＶ低い。この
閾値の差を、図３の回路を用いてシュミレーションした
結果を図６に示す。図６において、横軸は入力電圧Ｖin
（Ｖ）、縦軸は出力電圧Ｖout （Ｖ）を示している。
ＥＴの閾値は、２μｍの閾値より１８０ｍＶ低い。この
閾値の差を、図３の回路を用いてシュミレーションした
結果を図６に示す。図６において、横軸は入力電圧Ｖin
（Ｖ）、縦軸は出力電圧Ｖout （Ｖ）を示している。
【００１５】この図から明らかなように、出力端子Ｏ21
と出力端子Ｏ22の特性は異なっており、ハイ側のノイズ
マージンはゲート幅１０μｍの方が２μｍより１３０ｍ
Ｖ程度小さくなり、無視できない回路特性の差が生じる
ことが分かる。なお、本発明は上記実施例に限定される
ものではなく、本発明の趣旨に基づいて種々の変形が可
能であり、これらを本発明の範囲から排除するものでは
ない。
と出力端子Ｏ22の特性は異なっており、ハイ側のノイズ
マージンはゲート幅１０μｍの方が２μｍより１３０ｍ
Ｖ程度小さくなり、無視できない回路特性の差が生じる
ことが分かる。なお、本発明は上記実施例に限定される
ものではなく、本発明の趣旨に基づいて種々の変形が可
能であり、これらを本発明の範囲から排除するものでは
ない。
【００１６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、単一の基板上に複数の種類のゲート幅のＦＥＴ
を形成する半導体集積回路において、１種類のゲート幅
のＦＥＴを並列に接続し、その個数を変えることによ
り、等価的にゲート幅の異なるＦＥＴを作るようにした
ので、次のような効果を奏することができる。
よれば、単一の基板上に複数の種類のゲート幅のＦＥＴ
を形成する半導体集積回路において、１種類のゲート幅
のＦＥＴを並列に接続し、その個数を変えることによ
り、等価的にゲート幅の異なるＦＥＴを作るようにした
ので、次のような効果を奏することができる。
【００１７】（１）狭チャネル効果によるゲート幅の異
なるＦＥＴ間の閾値の差などＦＥＴパラメータの差によ
り生じる回路内の部分的動作不良を排除することができ
る。 （２）ＩＣ作成時に、ゲート幅の異なるＦＥＴの特性を
管理する必要がなくなり、製造時の工数が削減される。
なるＦＥＴ間の閾値の差などＦＥＴパラメータの差によ
り生じる回路内の部分的動作不良を排除することができ
る。 （２）ＩＣ作成時に、ゲート幅の異なるＦＥＴの特性を
管理する必要がなくなり、製造時の工数が削減される。
【図１】本発明の実施例を示す半導体集積回路の構成図
である。
である。
【図２】本発明の実施例を示す半導体集積回路の特性図
である。
である。
【図３】従来の半導体集積回路の構成図である。
【図４】従来のＦＥＴの閾値のゲート幅依存性を示す特
性図である。
性図である。
【図５】従来の半導体集積回路のゲート幅とＦＥＴ特性
図である。
図である。
【図６】従来の半導体集積回路の特性図である。
１１ 回路 １２ 回路 Ｉ11 入力端子 Ｏ11 第１の出力端子 Ｏ12 第２の出力端子 Ｒ11 負荷抵抗（１５ｋΩ） Ｒ12 負荷抵抗（３ｋΩ） ＶDD 電源端子 Ｑ11，Ｑ21，Ｑ22，Ｑ23，Ｑ24，Ｑ25 エンハンスメ
ント電界効果トランジスタ（Ｅ−ＦＥＴ） Ｑ12，Ｑ26 ショットキダイオード
ント電界効果トランジスタ（Ｅ−ＦＥＴ） Ｑ12，Ｑ26 ショットキダイオード
Claims (2)
- 【請求項１】 単一の基板上に２種類以上のゲート幅を
有する電界効果トランジスタを形成する半導体集積回路
において、 ゲート幅が長い方の電界効果トランジスタを１種類のゲ
ート幅の電界効果トランジスタとして並列に接続し、そ
の個数を変えることにより、等価的にゲート幅の異なる
電界効果トランジスタを形成してなることを特徴とする
半導体集積回路。 - 【請求項２】 前記ゲート幅は１０μｍ以下であること
を特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317216A JPH05152524A (ja) | 1991-12-02 | 1991-12-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317216A JPH05152524A (ja) | 1991-12-02 | 1991-12-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152524A true JPH05152524A (ja) | 1993-06-18 |
Family
ID=18085770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317216A Withdrawn JPH05152524A (ja) | 1991-12-02 | 1991-12-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152524A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721144A (en) * | 1995-04-27 | 1998-02-24 | International Business Machines Corporation | Method of making trimmable modular MOSFETs for high aspect ratio applications |
| US6740937B1 (en) * | 2000-06-05 | 2004-05-25 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| JP2012531825A (ja) * | 2009-06-26 | 2012-12-10 | ザ リージェンツ オブ ユニバーシティー オブ ミシガン | ２トランジスタ方式による基準電圧発生器 |
-
1991
- 1991-12-02 JP JP3317216A patent/JPH05152524A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721144A (en) * | 1995-04-27 | 1998-02-24 | International Business Machines Corporation | Method of making trimmable modular MOSFETs for high aspect ratio applications |
| US5874764A (en) * | 1995-04-27 | 1999-02-23 | International Business Machines Corporation | Modular MOSFETS for high aspect ratio applications |
| US6740937B1 (en) * | 2000-06-05 | 2004-05-25 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| US6849903B2 (en) | 2000-06-05 | 2005-02-01 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| US7005709B2 (en) | 2000-06-05 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| US7291889B2 (en) | 2000-06-05 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| JP2012531825A (ja) * | 2009-06-26 | 2012-12-10 | ザ リージェンツ オブ ユニバーシティー オブ ミシガン | ２トランジスタ方式による基準電圧発生器 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |