JP2003511947A - プログラマブルロジックデバイス用ヘテロ型相互接続アーキテクチャ - Google Patents

プログラマブルロジックデバイス用ヘテロ型相互接続アーキテクチャ

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Abstract

(57)【要約】 本発明は、１又はそれ以上の機能ブロックと、相互接続リソースの複数のグループとからなり、選択されたタイプの各グループは、１又はそれ以上の前記機能ブロックとプログラムにより接続され、少なくとも１つのタイプの第１の数の相互接続リソースは、プログラマブルロジックデバイスの第１の動作パラメータに関し最適化され、同一型の第２の数の相互接続リソースは、第２の動作パラメータに関し最適化されるプログラマブルロジックデバイスに関する。例えば、動作パラメータは、速度、面積、電力、信頼性及び自由度を含んでもよい。

Description

【発明の詳細な説明】
【０００１】 技術分野 本発明は、プログラマブルロジックデバイスに関し、特にそのようなデバイス
に用いる改良された相互接続アーキテクチャに関する。
【０００２】 背景技術 プログラマブルロジックデバイス（ＰＬＤｓ）は、そのカスタマイズ性により
もたらされる自由度のため、集積回路を形成するのに広く使用されている。一般
的には、プログラマブルロジックデバイスは、フィールドプログラマブルゲート
アレイ（ＦＰＧＡｓ）、複合プログラマブルロジックデバイス（ＣＰＬＤｓ）、
単一プログラマブルロジックデバイス、及びレーザプログラマブルデバイスを含
む。アーキテクチャ的には、プログラマブルロジックデバイスは、論理ブロック
や入出力（Ｉ／Ｏ）ブロックを含み、これらはプログラム可能な相互接続構造や
ネットワークを介して接続可能である。
【０００３】 典型的なプログラマブルロジックデバイスは、集積回路チップであって、全体
的に又は部分的に1又はそれ以上の論理ブロックやＩ／Ｏやプログラム可能な経
路又は相互接続ネットワークからなり、これらはユーザによりプログラムされ、
論理ブロックとＩ／Ｏ回路間の相互接続を提供し、所望の論理機能を達成する。
プログラマブルロジックデバイスは、スタンドアローンデバイスであっても良く
、又、ＡＳＩＣｓ等の大規模集積回路に組込んでも良い。このようなデバイスの
典型的な形態が米国特許５，８２５，２０２及び米国特許５，６８７，３２５に
開示されている。
【０００４】 論理ブロックは、固定の論理機能で構成されても良く、又、それに代えて、プ
ログラム可能な相互接続や機能で構成されても良い。論理ブロックは、さらに分
割されサブブロックとして構成されても良く、又、共にグループ化されブロック
の１群として構成されても良い。ブロックは入出力回路を含んでも良い。典型的
には、Ｉ／Ｏ回路は、チップを外部回路に接続するか、又は組込みＦＰＧＡｓの
場合のようにチップの他の部品に接続する。Ｉ／Ｏブロックは、典型的にはチッ
プの周辺部に配置される。プログラマブルロジックデバイスは、通常、論理ブロ
ックの規則的配列として配置され、各論理ブロックは、同一タイプでも良く、又
、ＲＡＭブロック、参照用テーブル系ブロック、Ｐ−ターム系ブロック等の幾つ
かの異なるタイプでもよい。プログラム可能な相互接続ネットワークアレイの導
体は、典型的には、図１に概略的に示される論理ブロックアレイで画定される行
と列に沿って配置される。
【０００５】 プログラマブルロジックデバイスの相互接続構造は、予め作成された配線と予
め作成されたスイッチとからなり、これらがプログラムされることで異なる論理
ブロックを電気的に接続し、所望の機能を提供する。導体（配線）及び論理ブロ
ック間の接続及び異なる配線区分間の接続は、予め定められた相互接続点のプロ
グラム可能なスイッチにより行われる。プログラム可能なスイッチは、パストラ
ンジスタ、トリステートバッファ、フューズ、アンチフューズ、またはこれらの
組み合わせとして実現可能である。相互接続のレーザプログラミングは、所望の
場所で金属導体を焼切ることで達成される。状況により、スタティック又はダイ
ナミックランダムアクセスメモリ（ＳＲＡＭ又はＤＲＡＭ）、リードオンリーメ
モリ（ＲＯＭ）、電気的にプログラム可能なリードオンリーメモリ（ＥＰＲＯＭ
）、電気的に消去およびプログラム可能なリードオンリーメモリ（ＥＥＰＲＯＭ
）、フラッシュメモリ、又はその他のメモリ及びこれらメモリの組み合わせによ
り、スイッチの状態を制御することができる。様々なタイプのスイッチが知られ
ており、例えば米国特許４，８７０，３０２及び米国特許５，９５５，７５１に
記載されている。
【０００６】 プログラマブルロジックデバイスの設計に関連し、数多くのトレードオフが在
る。プログラマブルロジックデバイスのデザイナー又は設計者は、プログラマブ
ルロジックデバイスで実現される回路速度や、与えられた論理容量に必要な半導
体或いはシリコンの面積や、ユーザによりプログラムされたプログラマブルロジ
ックデバイスの電力消費量や、低い故障確率等の信頼性や、配線経路自由度とい
った様々な動作パラメータにより制約される。プログラマブルロジックデバイス
の設計者は、ユーザがデバイスをプログラムする際の多くの使用の全てを予め知
ることは出来ない。従って、プログラマブルロジックデバイスはできるだけ汎用
性を持つよう設計される。
【０００７】 例えば、プログラマブルロジックデバイスの設計者の目標は、プログラマブル
ロジックデバイスの表面積を最小にする一方で、論理容量を最大にすることであ
るかもしれない。すなわち、論理ブロックの数及び機能性を最大にするとともに
、十分な相互接続リソースと自由度を提供し、可能な限り回路の実現範囲を広げ
ることであるかもしれない。他の設計目標は、プログラマブルロジックデバイス
で実現される回路の速度を最大にすると共に、回路を実現するために必要な表面
積、論理ブロック及び相互接続リソースを最小にすることであるかもしれない。
例えば、プログラマブルロジックデバイスの設計者は、プログラム可能な接続ス
イッチの数を減らすことで速度を向上することが可能であるが、このことは配線
経路自由度を犠牲にすることになることを知っている。相互接続配線間の間隔を
更に広げることにより故障の回避すなわち信頼性が向上するが、面積を犠牲にす
ることになる。
【０００８】 従って、プログラマブルロジックデバイスのアーキテクチャの設計において注
目すべき１つの分野は、相互接続ネットワークのアーキテクチャである。目的は
、相互接続リソースに必要な表面積を最小にする一方で、速度は最大にし、プロ
グラマブルロジックデバイス上で回路を実現するために必要なプログラマブルロ
ジックデバイスのリソースを最小にすることである。相互接続アーキテクチャは
、相互接続導体、プログラム可能なスイッチ、これらと論理ブロックとの間のイ
ンターフェースを参照する。米国特許５，９０７，２４８は、様々な相互接続ア
ーキテクチャおよびその改良に関する背景技術を提供する。
【０００９】 しかしながら、プログラマブルロジックデバイスにおいて改良される回路は、
異なる要求に対する異なるパーツを有する。例えば、回路の幾つかのクリティカ
ルパスは、タイミング要求に合わせ速くなければならず、幾つかのパーツ、例え
ばクロック信号は、不良があってはならず、速度に敏感でないパーツは、できる
だけシリコンの領域を少なく又はプログラマブルロジックデバイスのリソースを
少なくするよう使用すべきである。
【００１０】 殆どのプログラマブルロジックデバイスのアーキテクチャは、この回路のヘテ
ロ性（異質性）を考慮していない。従来技術の殆どが、同質性の相互接続アーキ
テクチャを使用している。配線幅、配線間の間隔、バッファやスイッチに使用す
るトランジスタの寸法等のパラメータや、配線／スイッチ間のインターフェース
回路および論理ブロックは、プログラマブルロジックデバイス中で一定である。
更に、同質性のアーキテクチャは、回路記述をプログラマブルロジックデバイス
のアーキテクチャへ写像する際に使用するコンピュータ支援設計ツールに関して
は、より容易である。
【００１１】 現在の相互接続アーキテクチャによれば、単一のパラメータを変化させ、プロ
グラマブルロジックデバイスを最適化している。例えば、Ａｃｔｅｌの米国特許
５，０７３，７２９、Ａｌｔｅｒａの米国特許５，９００，７４３、Ｘｉｌｉｎ
ｘの米国特許５，８０１，５４６及び米国特許５，９０７，２４８には、プログ
ラマブルロジックデバイスのアーキテクチャが記載されており、最適化には、異
なる長さの相互接続配線を使用する点で限界がある。一方で、米国特許５，９４
２，９１３には、バッファした相互接続線とバッファしていない相互接続線とを
混成して使用する相互接続構造を開示する。双方の場合、最適化には、パラメー
タがたった１つしかないので限界がある。
【００１２】 しかしながら、これらアーキテクチャは、回路の異なるパーツ用の異なるプロ
グラマブルロジックデバイスの相互接続リソースが必要な回路を設計する際、ユ
ーザに対し十分な自由度を提供しないので限界がある。例えば、米国特許５，９
００，７４３には、多くの異なる長さを有する水平に延在する導体により、水平
に配置した論理領域間の相互接続を可能にする。ここで、導体は接続に好適な長
さに合わせてある。
【００１３】 従って、速度、電力、面積、自由度及び信頼性のような１又はそれ以上の選択
された動作パラメータに関し最適化される一方で、残りのパラメータにおける影
響を最小化するプログラマブルロジックデバイスのアーキテクチャの改良が必要
とされる。
【００１４】 発明の概要 本発明の利点は、１又はそれ以上の選択された動作パラメータに関し最適化さ
れる一方で、残りのパラメータにおける影響を最小にするプログラマブルロジッ
クデバイスのアーキテクチャを提供することにある。例えば、動作パラメータは
、速度、面積、電力、信頼性及び自由度を含む。
【００１５】 本発明によれば、(a) １又はそれ以上の機能ブロックと、(b) 相互接続リソー
スの複数のグループとからなり、選択された型の各グループは、前記1又はそれ
以上の機能ブロックへプログラムにより接続され、少なくとも１つのタイプの第
１の数の相互接続リソースは、プログラマブルロジックデバイスの第１の動作パ
ラメータに関し最適化され、同一型の第２の数の相互接続リソースは、第２の動
作パラメータに関し最適化される、プログラマブルロジックデバイスが提供され
る。
【００１６】 本発明の更なる実施の形態によれば、前記機能ブロックは、論理ブロックであ
る。
【００１７】 本発明の更なる実施の形態によれば、前記機能ブロックは、入出力回路である
。
【００１８】 一実施の形態によれば、相互接続リソースは、複数の相互接続導体（配線）を
含み、第１の数の導体が、第２の数の導体の導体間スペースより狭い隣接導体間
スペースを有するよう選択される。例えば、配線が部分的に１つのユニットと３
つのユニットとに分離される。分離された配線は、共に近接した配線よりずっと
低い結合容量を有する。低結合容量により配線の信号遅延が減少し、プログラマ
ブルロジックデバイスで実現される回路の到達速度が増加する。互いに近接した
配線は占有面積が少ないため、面積に関し最適化される。
【００１９】 更なる実施の形態によれば、相互接続リソースは、複数の相互接続導体を含み
、第１の数の導体が、第２の数の導体の幅と異なる幅を有するよう選択される。
大きな幅を有する配線は抵抗を減少させ、とりわけ長い配線においてその速度を
増加させる。狭い幅を有する配線は占有面積を減少させる。
【００２０】 更なる実施の形態によれば、相互接続リソースは、一群の相互接続導体（配線
）を含み、経路配線の一部は第１のサイズを有するスイッチで接続され、配線の
第２の部分は第２のサイズを有するスイッチで接続される。大きな寸法を有する
スイッチは、大きな駆動力を有し、経路配線容量を充放電するのに必要な時間を
減少させる。最終結果として速度が増加する。小さなスイッチは遅く、占有面積
が少ない。好適な実施の形態によれば、スイッチはパストランジスタで構成する
。代替の実施の形態によれば、スイッチはトリステートバッファで構成し、大き
なトランジスタを介すか、或いはトリステートバッファの段数（バッファサブブ
ロックの数）を変えることで速度の点で優れた構成となる。
【００２１】 更なる実施の形態によれば、相互接続リソースは、相互接続導体（配線）を結
合する複数のマルチプレクサ又はトリステートバッファスイッチを含み、第１の
数のマルチプレクサ又はトリステートバッファは、第２の数のマルチプレクサ又
はトリステートバッファと異なる回路トポロジーを有する。好適な実施の形態に
よれば、マルチプレクサ又はトリステートバッファスイッチは、幾つかのスイッ
チに関し最も高速にするような回路トポロジーを有すると共に、他のスイッチに
関しては最も面積効率の高いトポロジーを有する。例えば、１６：１マルチプレ
クサを、１６個の独立したパストランジスタ（単一段の１６：１マルチプレクサ
）で実現しても良いし、或いは４段に縦列接続した２：１マルチプレクサの１組
で実現しても良い。単一段の１６：１マルチプレクサは速度の点では好ましいが
、大きな面積を必要とする。
【００２２】 更なる実施の形態によれば、相互接続リソースは、相互接続導体（配線）を論
理ブロックの入力又は出力に接続するか、或いは相互接続導体の２つの異なる部
分を接続するための複数のプログラム可能なスイッチを含む。第１の数の配線は
、それらに接続された（少ない容量負荷でより速い）少数の経路スイッチを有し
、第２の数の配線は、それらに接続されたより数の多いスイッチを有する。従っ
て、幾つかの配線に接続される経路スイッチの数を減少させることで、配線の容
量負荷が減少する。例えば、幾つかの配線は、それらを駆動する２０個のプログ
ラム可能なスイッチを有していてもよく、他のものは、たった１０個でもよい。
少数のスイッチで駆動される配線は、より高速である。なぜなら、スイッチによ
る寄生負荷が少なく、配線ごとに必要なスイッチの面積が少ないからである。幾
つかの経路配線にのみ接続されるスイッチの数を減少することで、プログラマブ
ルロジックデバイスの自由度を削減することなく、配線に加わる負荷をより軽減
し、配線速度を増加させることが可能になる。この手法により幾つかの配線にの
み接続されるスイッチの数を減少することで、面積を抑制することが可能になる
。
【００２３】 更なる実施の形態によれば、相互接続リソースは、配線の一部が論理ブロック
又はＩ／Ｏブロックへの超高速経路を有し、かつ、第二の部分がより経路自由度
が高い複数の経路配線を含む。これは、非平衡のツリー状トポロジーに従い、経
路配線と論理ブロック（又はＩ／Ｏブロック）の入力ピンの間に、マルチプレク
サを結合することで達成される。
【００２４】 更なる実施の形態によれば、相互接続リソースは、論理ブロックの入力と相互
接続配線との間のインターフェースの２つのタイプの入力ピンを含む。１つの組
の入力ピンは、速度に関し最適化され、他のものは、経路自由度につき最適化さ
れる。超高速配線を論理ブロックの特殊入力ピンに接続することで、これら入力
ピンを少数の経路配線で駆動することが可能となり、従って、それらと経路配線
との間のマルチプレクサをより小さく（高速に）することができる。第２グルー
プのピンは多数の経路配線で駆動されるため、多数の配線を論理ブロックに接続
し、プログラマブルロジックデバイスの自由度を向上することができる。
【００２５】 更なる実施の形態によれば、相互接続リソースは、論理ブロックの出力又はＩ
／Ｏブロックの出力と相互接続配線との間のインターフェースに設けた２つの異
なるタイプのバッファを含む。各出力ピンは２つのグループのバッファに接続さ
れる。バッファの１つのグループは、より少ない段数のため、より低い内在する
遅延を有し、かつ、それに接続されるより少数の相互接続配線を有するため、よ
り低い全体的な遅延を有する。第２のグループは、それをロードするためのより
多くのプログラム可能なスイッチを有するため、低速であるが、経路自由度はよ
り高い。最終的に得られる効果は、速度臨界接続には、より高速かつ自由度の低
いバッファのグループが使用され、一方、非速度臨界接続には、より低速かつ自
由度の高いバッファのグループが使用される。その結果、プログラマブルロジッ
クデバイスに実現される回路の速度は増加される一方で、経路自由度は維持され
る。
【００２６】 他の実施の形態によれば、プログラマブルロジックデバイスが、配線間の間隔
が増加しているか、或いは配線間にグランドシールド線を有するか、或いは作動
信号を利用する多数配線を含むことで、意図しない遷移や配線不良を抑制する。
他の配線としては、小さな配線間隔を有し、シールド線のないものを利用するこ
とで、面積に関し最適化する。
【００２７】 本発明の他の実施の形態によれば、あるタイプの相互接続リソースを、２つ又
はそれ以上の動作パラメータに関し最適化してもよい。
【００２８】 他の実施の形態によれば、２つ又はそれ以上のタイプの相互接続リソースを、
各々、２つ又はそれ以上の動作パラメータに関し最適化してもよい。
【００２９】 本発明の実施例につき図面を参照して例示的に説明する。
【００３０】 好適な実施例の詳細な説明 便宜のため、説明中の数字は、図中と同一数字の構造体を参照する。
【００３１】 図１を参照すれば、先行技術に係る典型的なプログラマブルロジックデバイス
のアーキテクチャを数字１０で概略的に示す。プログラマブルロジックデバイス
は、規則的な配列になるよう配置した多数の論理ブロック１２と、論理ブロック
１２の間の垂直方向及び水平方向のチャネルに配置した相互接続配線１４からな
る。論理ブロック１２は、多くの機能のうちの１つを実行し、その実現に関して
は周知である。典型的には、論理ブロックは入力又は出力ピンを有する。プログ
ラマブルスイッチ１６を使用して、相互接続配線１４を論理ブロックの入力又は
出力ピンに接続する。プログラマブルスイッチ１７を相互接続配線１４の交点に
配置し、２つの異なる相互接続配線どうしを接続する。
【００３２】 プログラマブルロジックデバイスにおける相互接続ネットワークの詳細設計ま
たはアーキテクチャが、相互接続リソースの電気的特性に影響を与えるパラメー
タをとても広い範囲で考慮する必要があるという視点に、本発明は基づいている
。これら特性は、論理ブロックと相互接続配線間のインターフェース、相互接続
配線の幅及び配線間の間隔、各相互接続配線を他の相互接続配線に接続するため
に使用するプログラマブルスイッチのタイプ（パストランジスタ又はトリステー
トバッファ）、プログラマブルスイッチを構成するトランジスタの寸法、相互接
続ネットワーク内のプログラマブルスイッチの分布、プログラマブルロジックデ
バイスにおける相互接続配線１４の長さが異なるセグメントすなわち分割された
部分の分布を含む。各選択は、複合トレードオフの釣合いと他のパラメータとの
相互作用とに関係しており、Ｂｅｔｚ等による「ディープサブミクロンＦＰＧＡ
ｓのためのアーキテクチャおよびＣＡＤ」の第７章に、これらトレードオフがよ
り詳細に説明されており、参考例としてここに挙げておく。
【００３３】 従って、図２を参照すれば、本発明の一実施例に係るプログラマブルロジック
デバイスのアーキテクチャは、その概要が数字２０で表現される。論理ブロック
１２は規則的な配列になるよう配置され、相互接続リソースは、論理ブロック１
２の周りにネットワークを形成する行と列として概略的に示される。相互接続リ
ソースは、スイッチ、配線、及び論理ブロックに相互接続するインターフェース
を含む。図２の概略図において、速度に関し最適化される配線は濃い黒色の線で
示し、一方、面積密度に関し最適化される配線は淡い黒色の線で示す。高速配線
は、低速配線より更に互いの間隔を取っている。広く離間した配線２４は、全配
線の一部分であり、動作速度の向上のため互いに離間している。狭く離間した配
線２６は最小距離で離間させ、回路の正常動作を可能とし、プログラマブルロジ
ックデバイスの表面積を最適化する。
【００３４】 図３は、現実的なプログラマブルロジックデバイスのアーキテクチャで実現さ
れる際の２０個のベンチマーク回路の１組により達成する平均速度を示す。縦軸
は臨界経路遅延を示す。横軸は、広い間隔でレイアウトした経路トラックの一部
を示す。好適な実施例において、この幅は、２．５ミクロンオーダーのプログラ
マブルロジックデバイスの製造工程で許容される最小スペースより大きい。残り
のトラックは、回路の正常動作を可能とするための最小間隔でレイアウトする。
好適な実施例において、この最小幅は、０．５ミクロンオーダーのプログラマブ
ルロジックデバイスの製造工程で許容される最小スペースに等しい。
【００３５】 グラフから以下の事項を確認できる。全ての配線の間隔が広いプログラマブル
ロジックデバイスは、全ての配線の間隔が最小のプログラマブルロジックデバイ
スより１５％速い。しかしながら、トラックの約２０％の間隔が広い場合、１３
％の回路の速度向上が得られる。従って、経路トラックのたった２０％の間隔を
増大することで、必要な金属領域の面積の増加を最小にすると共に、達成可能な
速度上昇を殆ど全てもちあわせている。
【００３６】 ２０％が、ＦＰＧＡの速度を最大にし、面積を最小にするのに使用するのに最
適の割合であるとすると、必ずしも正確には２０％である必要はない。正確な割
合は、プログラマブルロジックデバイスの製造工程と、プログラマブルロジック
デバイスの設計者に依存する。プログラマブルロジックデバイスの設計者は、配
線を２０％広げるのに必要なスペースは、結果として得られる速度向上とのあま
りにも大きなトレードオフであり、従って、少ない割合の配線を広げることを決
定するかもしれない。逆に言えば、設計者は、面積の増加は高速を得るためのト
レードオフとして価値があるとして大きな割合の配線を広げる決定をするかもし
れない。従って、プログラマブルロジックデバイスは回路の様々な変更を実現す
るための自由度をもちあわせている。
【００３７】 代替の実施例において、好適な実施例で記載したのと同様の結果を達成するこ
とができる。前述したように、配線間の間隔に加え、回路速度に影響を与える要
因の幾つかは、配線幅、スイッチのサイズ、論理ブロックのサイズ、スイッチの
回路設計、論理ブロックと相互接続と間のインターフェースの回路設計等である
。前述と同様の方法で、これら要因全てに関し、面積の最小限の増加でプログラ
マブルロジックデバイスの速度向上が可能となる。
【００３８】 実施例の１つのシナリオとして、１つの相互接続リソースの一部が速度に関し
最適化され、残りの部分は面積に関し最適化される。残りの相互接続リソースは
、速度と面積との相互関係に基づき（リソースにより）一定幅又は一定間隔で実
現される。例えば、スイッチの一部のサイズを変えると共に、回路中の配線の幅
および配線の間隔を等しく保つことが可能となる。従って、前述したように、プ
ログラマブルロジックデバイスは最小面積で最大速度を達成すると共に、回路の
様々な設計変更を行うための自由度を持ち合わせる。回路上の全ての構成要素は
、完全に同一の効果を持ち合わせていないかもしれない。構成要素中で速度に関
し最適化する必要のある部分は、構成要素により異なるかもしれない。
【００３９】 更なる実施例において、複数の構成要素が同時に最適化される。例えば、スイ
ッチサイズの一部と配線幅の一部が共に増加され、可能な速度上昇のうち大部分
の速度上昇を得るために使用する面積を最適化する。この実施例は、二つの構成
要素の組み合わせに限定されない。むしろ、構成要素の数として可能な数の構成
要素の全てを同時に最適化してもよい。
【００４０】 図２を参照すれば、相互接続リソースは、複数の相互接続導体又は配線を含む
。選択された第１の部分の隣接する導体間の間隔は、残りの部分の導体間の間隔
より狭い。更に間隔を広げた配線は、近接した間隔の配線より結合容量がずっと
低い。より低い結合容量は、配線の信号遅延を減少させ、かつプログラマブルロ
ジックデバイスで実現される回路の達成可能な速度を増大させる。大きな金属ピ
ンにより増大した金属領域面積（減少した配線密度）が損失であり、このことは
、概ねプログラマブルロジックデバイスの面積を増大させる。
【００４１】 更なる実施例において、相互配線リソースは、第１及び第２のタイプの複数の
相互接続導体又は配線を含み、第１のタイプは、第２のタイプと導体幅が異なる
。大きな幅を有する配線は小さな抵抗を有し、とりわけ長い配線において大きな
速度を有する。大きな金属ピンにより増大した金属領域面積（減少した配線密度
）が損失であり、このことは、概ねプログラマブルロジックデバイスの面積を増
大させる。
【００４２】 更なる実施の形態によれば、相互接続リソースは、複数の相互接続導体又は配
線を含み、経路配線は第１又は第２のいずれかのタイプを有するスイッチで結合
される。第１のタイプのスイッチは、第２のタイプのスイッチとサイズが異なる
。これらスイッチの駆動力を増大することで、経路配線容量を充放電するのに必
要な時間が減少する。最終結果として速度が増加する。これら大きなスイッチが
必要とする活性領域の増大が損失であり、このことは、概ねプログラマブルロジ
ックデバイスの面積を増大させる。
【００４３】 図４(a) 及び図４(b) に概略的に示す更なる実施の形態によれば、相互接続リ
ソースは、相互接続導体又は配線を結合する複数のマルチプレクサ又はトリステ
ートバッファスイッチを含み、第１のタイプのマルチプレクサ又はトリステート
バッファは、第２のタイプのマルチプレクサ又はトリステートバッファと異なる
スイッチトポロジーを有する。好適な実施の形態によれば、マルチプレクサ又は
トリステートバッファスイッチは、幾つかのスイッチに関し最も高速にするよう
な回路トポロジーを有すると共に、他のスイッチに関しては最も面積効率の高い
トポロジーを有する。例えば、１６：１マルチプレクサを、１６個の独立したパ
ストランジスタ（単一段の１６：１マルチプレクサ）で実現しても良いし、或い
は４段に縦列接続した２：１マルチプレクサの１組で実現しても良い。単一段の
１６：１マルチプレクサは速度の点では好ましいが、大きな面積を必要とする。
【００４４】 更なる実施の形態によれば、図５に示すように、相互接続リソースは、相互接
続導体又は配線に接続する複数の経路スイッチを含む。第１又は第２のタイプの
スイッチは群を形成するよう配置され、それぞれ数が異なる。従って、幾つかの
経路配線に接続される経路スイッチの数を減少させることで、配線の容量負荷が
減少する。例えば、幾つかの経路配線は、それらを駆動する２０個の経路スイッ
チを有していてもよく、他のものは、たった１０個でもよい。少数のスイッチで
駆動される配線は、より高速である。なぜなら、スイッチによる寄生負荷が少な
く、配線ごとに必要なスイッチの面積が少ないからである。少数のスイッチに接
続される配線が経路自由度を減少させることは損失であり、多くの経路スイッチ
に経路配線を接続するよう多くの異なる構成に加えることは出来ない。仮にあま
りにも多くの配線の経路自由度が減少した場合、プログラマブルロジックデバイ
スの配線の可能性に非常に大きな影響がある。すなわち、多くの応用回路をプロ
グラマブルロジックデバイスの経路からはずすか（動作させないか）、或いは、
より多くの経路配線を自由度の減少を補償するためプログラマブルロジックデバ
イスに追加する必要がある。より多くの経路配線を自由度の減少を補償するため
プログラマブルロジックデバイスに追加することで、プログラマブルロジックデ
バイスの自由度が増加する。幾つかの経路配線にのみ接続されるスイッチの数を
減少することで、プログラマブルロジックデバイスの自由度を過度に削減するこ
となく、配線に加わる負荷をより軽くし、配線速度を増加させることが可能にな
る。この手法により、幾つかのスイッチの数を減少することで、面積を抑制する
ことが可能になる。
【００４５】 更なる実施の形態によれば、図６(a) 及び図６(b) に示すように、相互接続リ
ソースは、論理ブロック又はＩ／Ｏブロックへの超高速経路を有する複数の経路
配線を含む。これは、経路配線と論理ブロック（又はＩ／Ｏブロック）の入力ピ
ンの間のマルチプレクサが非平衡のツリー状トポロジーを有することで達成され
る。超高速経路は、正規の配線よりも少ない多重化の段数を介しマルチプレクサ
の入力へ接続される。最終的に得られる結果として、配線の幾つかの部分が論理
ブロックの入力ピンへの超高速経路を有する。経路配線の１部のみが、論理ブロ
ックの入力ピンへの超高速経路を利用するが、ツリーを非平衡とすることで、マ
ルチプレクサへの入力の複数の部分（常に半分未満）を超高速にすることは、単
純には可能ではない（図５参照）。
【００４６】 更なる実施の形態によれば、プログラマブルロジックデバイスが、論理ブロッ
クへの超高速経路を有する経路配線のグループを含む。論理ブロックは、超高速
経路への専用の入力を有する。論理ブロック上の特殊入力ピンにこれら配線を接
続することで、これら入力ピンを少数の経路配線で駆動することが可能となり、
従って、それらと経路配線との間のマルチプレクサをより小さく（高速に）する
ことができる。このような超高速入力ピンの数を制限し、（殆どの入力ピンは高
い自由度を有するので、マルチプレクサは大きくかつ低速であり）、図７に示す
ように、プログラマブルロジックデバイスの経路自由度を小さく保つ。
【００４７】 更なる実施の形態によれば、プログラマブルロジックデバイスは、論理ブロッ
ク又はＩ／Ｏブロックの出力ピンにより超低遅延で駆動する配線を含む。これは
、超内在遅延を有しかつ少ない段数を有する分離した出力ピンドライバを使用す
ることで達成可能である。段数が少ないので、出力バッファは、標準的な出力ピ
ンドライバより駆動力が低く、従って、論理ブロックドライバが通常駆動する配
線の副次的な１組のみを駆動することが重要である。より多くの段数を有する別
のドライバーを使用し、正規の経路配線を駆動し、図８に示すように、経路自由
度の損失を回避する。
【００４８】 更なる実施の形態によれば、故障を回避するため幾つかの配線を最適化するこ
とで、ヘテロ性を更に拡張する。この実施の形態においては、プログラマブルロ
ジックデバイスは、増大した間隔を有する配線を有するか、又はそれら配線の間
にグランドされたシールド配線を有するか、或いは差動信号を使用することで、
意図しない遷移や配線不良を抑制する。例えば、１配線上のスイッチ遷移により
、寄生結合による隣接する配線上の意図しない遷移を引き起こさないよう、閾値
以下で、プログラマブルロジックデバイスの隣接配線間のクロストークを低減す
ることがしばしば必要となる。意図しない遷移又は故障により、プログラマブル
ロジックデバイスで実現される回路が誤動作を起すこととなる。もし、（典型的
には配線間の間隔を増大するか、これら配線間にグランドされたシールド配線を
付加するか、或いは、差動信号を使用することで）相互接続配線の一部のみが故
障の無いよう設計される場合、プログラマブルロジックデバイスは、必要とする
面積の顕著な増加を伴わずに、高い信頼性を有する動作を行うことが可能となる
。この特徴を利用し、プログラマブルロジックデバイスの回路の配置配線を行う
ために使用するコンピュータ支援設計ツールは、経路配線に不良が無いことを認
識し、かつ、（ユーザが入力するか、或いは回路ネットリストを解析することで
、クロック信号や非同期制御信号のような）クリティカル信号を不良の無い配線
上のみに知的に経路するのに十分賢くなければならない。
【００４９】 本発明は、特定の実施の形態を参照して説明したが、当業者にとって、添付す
る請求の範囲に概要した本発明の精神や範囲を逸脱しない範囲で種々の変更が可
能であることは言うまでもない。
【図面の簡単な説明】
【図１】 先行技術に係る典型的なプログラマブルロジックデバイスのアーキテクチャの
ブロック図である。
【図２】 本発明の一実施例に係るプログラマブルロジックデバイスのアーキテクチャの
ブロック図である。
【図３】 回路の速度と、広く離間するよう分割したトラックとの相関関係を示すグラフ
である。
【図４（ａ）】 高速マルチプレクサの概略図である。
【図４（ｂ）】 低速マルチプレクサの概略図である。
【図５】 接続配線の数が異なるプログラマブルロジックデバイスのアーキテクチャの概
略図である。
【図６（ａ）】 平衡マルチプレクサの概略図である。
【図６（ｂ）】 本発明の一実施例に係る非平衡マルチプレクサの概略図である。
【図７】 論理ブロックへのヘテロ型入力を示す概略図である。
【図８】 論理ブロックの出力と経路配線との間のヘテロ型インターフェースの概略図で
ある。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１１月２３日（２００１．１１．２３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローズ，ジョナサン カナダ国、オンタリオ、エム５アール ３ シー７、トロント、アルバニー アベニュ ー 181 Ｆターム(参考） 5F064 AA08 BB26 BB28 BB37 DD03 DD07 EE03 EE08 EE09 EE12 EE14 EE15 EE43 EE47 5J042 AA10 BA01 BA02 BA04 CA00 CA02 CA07 CA27 DA00 DA06

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 (a) １又はそれ以上の機能ブロックと、 (b) 相互接続リソースの複数のグループとからなり、選択されたタイプ
    の各グループは、前記１又はそれ以上の機能ブロックへプログラムにより接続さ
    れ、少なくとも１つのタイプの第１の数の相互接続リソースは、ＰＬＤの第１の
    動作パラメータに関し最適化され、同一型の第２の数の相互接続リソースは、第
    ２の動作パラメータに関し最適化されるプログラマブルロジックデバイス。
  2. 【請求項２】 前記第１の動作パラメータは速度からなり、前記第２の動作
    パラメータは面積からなる請求項１記載のプログラマブルロジックデバイス。
  3. 【請求項３】 前記第１の動作パラメータは速度からなり、前記第２の動作
    パラメータは自由度からなる請求項１記載のプログラマブルロジックデバイス。
  4. 【請求項４】 前記第１の動作パラメータは速度からなり、前記第２の動作
    パラメータは電力からなる請求項１記載のプログラマブルロジックデバイス。
  5. 【請求項５】 (a) 複数の機能ブロックと、 (b) 論理ブロックを結合する電気的にヘテロな相互接続ネットワークとか
    らなり、ネットワークは、１又はそれ以上の相互接続リソース機能ブロックから
    なり、前記リソースの一部は第１の動作パラメータで最適化され、他の部分は第
    ２の動作パラメータで最適化されるプログラマブルロジックデバイスアーキテク
    チャ。
  6. 【請求項６】 (a) １又はそれ以上の論理ブロックを選択する工程と、 (b) 前記論理ブロックをアレイ状に配置する工程と、 (c) 相互接続リソースの第１の部分を選択し、この第１の部分がプログラ
    マブルロジックデバイスの第１の動作パラメータで最適化される工程と、 (d) 前記リソースの第２の部分を選択し、この第２の部分が前記ＰＬＤの
    第２の動作パラメータで最適化される工程と、 (e) 前記第１及び第２の部分を配置し前記論理ブロックに接続する工程と
    からなるプログラマブルロジックデバイスの設計方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005503668A (ja) * 2001-09-18 2005-02-03 ザイリンクス　インコーポレイテッド プログラマブルデバイスの一部にウェルバイアスを選択的にかけるための構造および方法
JP2008283526A (ja) * 2007-05-11 2008-11-20 National Institute Of Advanced Industrial & Technology マルチプレクサ回路
WO2012032937A1 (ja) * 2010-09-08 2012-03-15 日本電気株式会社 再構成可能回路

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6590419B1 (en) * 1999-10-12 2003-07-08 Altera Toronto Co. Heterogeneous interconnection architecture for programmable logic devices
US6465884B1 (en) * 2000-05-24 2002-10-15 Agere Systems Guardian Corp. Semiconductor device with variable pin locations
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US7024653B1 (en) * 2000-10-30 2006-04-04 Cypress Semiconductor Corporation Architecture for efficient implementation of serial data communication functions on a programmable logic device (PLD)
US6605962B2 (en) * 2001-05-06 2003-08-12 Altera Corporation PLD architecture for flexible placement of IP function blocks
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7154299B2 (en) * 2002-04-05 2006-12-26 Stmicroelectronics Pvt. Ltd. Architecture for programmable logic device
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
US7084666B2 (en) * 2002-10-21 2006-08-01 Viciciv Technology Programmable interconnect structures
US6831480B1 (en) * 2003-01-07 2004-12-14 Altera Corporation Programmable logic device multispeed I/O circuitry
US6930510B2 (en) 2003-03-03 2005-08-16 Xilinx, Inc. FPGA architecture with mixed interconnect resources optimized for fast and low-power routing and methods of utilizing the same
US7306977B1 (en) 2003-08-29 2007-12-11 Xilinx, Inc. Method and apparatus for facilitating signal routing within a programmable logic device
US7243312B1 (en) 2003-10-24 2007-07-10 Xilinx, Inc. Method and apparatus for power optimization during an integrated circuit design process
US7622947B1 (en) * 2003-12-18 2009-11-24 Nvidia Corporation Redundant circuit presents connections on specified I/O ports
DE102004006769B3 (de) * 2004-02-11 2005-08-11 Infineon Technologies Ag Auslesevorrichtung
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
ITMI20041675A1 (it) * 2004-08-30 2004-11-30 St Microelectronics Srl Blocco di commutazione e relativa matrice di commutazione, in particolare per architetture fpga.
US7181712B2 (en) * 2004-10-27 2007-02-20 Lsi Logic Corporation Method of optimizing critical path delay in an integrated circuit design
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US7274214B1 (en) 2005-06-14 2007-09-25 Xilinx, Inc. Efficient tile layout for a programmable logic device
US7276934B1 (en) 2005-06-14 2007-10-02 Xilinx, Inc. Integrated circuit with programmable routing structure including diagonal interconnect lines
US7804719B1 (en) 2005-06-14 2010-09-28 Xilinx, Inc. Programmable logic block having reduced output delay during RAM write processes when programmed to function in RAM mode
US7375552B1 (en) 2005-06-14 2008-05-20 Xilinx, Inc. Programmable logic block with dedicated and selectable lookup table outputs coupled to general interconnect structure
US7253658B1 (en) 2005-06-14 2007-08-07 Xilinx, Inc. Integrated circuit providing direct access to multi-directional interconnect lines in a general interconnect structure
US7256612B1 (en) 2005-06-14 2007-08-14 Xilinx, Inc. Programmable logic block providing carry chain with programmable initialization values
US7202698B1 (en) * 2005-06-14 2007-04-10 Xilinx, Inc. Integrated circuit having a programmable input structure with bounce capability
US7265576B1 (en) 2005-06-14 2007-09-04 Xilinx, Inc. Programmable lookup table with dual input and output terminals in RAM mode
US7268587B1 (en) 2005-06-14 2007-09-11 Xilinx, Inc. Programmable logic block with carry chains providing lookahead functions of different lengths
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
US7389485B1 (en) 2006-03-28 2008-06-17 Xilinx, Inc. Methods of routing low-power designs in programmable logic devices having heterogeneous routing architectures
US20070273403A1 (en) * 2006-05-26 2007-11-29 Tai-Cheng Wang Clock Tree For Programmable Logic Array Devices
US7724031B2 (en) * 2007-03-21 2010-05-25 Altera Corporation Staggered logic array block architecture
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8111577B2 (en) 2007-04-17 2012-02-07 Cypress Semiconductor Corporation System comprising a state-monitoring memory element
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US7737724B2 (en) * 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
CN101743692B (zh) * 2007-06-20 2016-08-03 雅格罗技公司 一种用于逻辑阵列的可编程互联网络
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
JP4636077B2 (ja) 2007-11-07 2011-02-23 ソニー株式会社 半導体集積回路
US8987868B1 (en) 2009-02-24 2015-03-24 Xilinx, Inc. Method and apparatus for programmable heterogeneous integration of stacked semiconductor die
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US7893712B1 (en) 2009-09-10 2011-02-22 Xilinx, Inc. Integrated circuit with a selectable interconnect circuit for low power or high performance operation
US9015023B2 (en) 2010-05-05 2015-04-21 Xilinx, Inc. Device specific configuration of operating voltage
KR20130066267A (ko) * 2011-12-12 2013-06-20 한국전자통신연구원 필드 프로그래머블 게이트 어레이의 스위치 블록 회로
US9000490B2 (en) 2013-04-19 2015-04-07 Xilinx, Inc. Semiconductor package having IC dice and voltage tuners
US20220171829A1 (en) 2019-03-11 2022-06-02 Untether Ai Corporation Computational memory
WO2020183396A1 (en) * 2019-03-11 2020-09-17 Untether Ai Corporation Computational memory
US11342944B2 (en) 2019-09-23 2022-05-24 Untether Ai Corporation Computational memory with zero disable and error detection
US11468002B2 (en) 2020-02-28 2022-10-11 Untether Ai Corporation Computational memory with cooperation among rows of processing elements and memory thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5543732A (en) * 1995-05-17 1996-08-06 Altera Corporation Programmable logic array devices with interconnect lines of various lengths
JPH08335636A (ja) * 1995-06-07 1996-12-17 Hitachi Ltd プログラマブル論理デバイス

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US5073729A (en) 1990-06-22 1991-12-17 Actel Corporation Segmented routing architecture
US5268598A (en) * 1991-04-25 1993-12-07 Altera Corporation High-density erasable programmable logic device architecture using multiplexer interconnections
US5544070A (en) * 1991-07-31 1996-08-06 Quicklogic Corporation Programmed programmable device and method for programming antifuses of a programmable device
US5367209A (en) * 1992-01-07 1994-11-22 Hauck Scott A Field programmable gate array for synchronous and asynchronous operation
EP0597087B1 (en) * 1992-06-02 1999-07-28 Hewlett-Packard Company Computer-aided design method for multilevel interconnect technologies
US5254886A (en) * 1992-06-19 1993-10-19 Actel Corporation Clock distribution scheme for user-programmable logic array architecture
US5648913A (en) 1993-03-29 1997-07-15 Xilinx, Inc. Frequency driven layout system and method for field programmable gate arrays
JP2674462B2 (ja) * 1993-04-13 1997-11-12 日本電気株式会社 半導体装置
US5504440A (en) 1994-01-27 1996-04-02 Dyna Logic Corporation High speed programmable logic architecture
US5689195A (en) * 1995-05-17 1997-11-18 Altera Corporation Programmable logic array integrated circuit devices
US5581199A (en) 1995-01-04 1996-12-03 Xilinx, Inc. Interconnect architecture for field programmable gate array using variable length conductors
US5794062A (en) * 1995-04-17 1998-08-11 Ricoh Company Ltd. System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization
US5900743A (en) * 1995-05-17 1999-05-04 Altera Corporation Programmable logic array devices with interconnect lines of various lengths
US5723883A (en) 1995-11-14 1998-03-03 In-Chip Gate array cell architecture and routing scheme
US5687325A (en) 1996-04-19 1997-11-11 Chang; Web Application specific field programmable gate array
US5825202A (en) 1996-09-26 1998-10-20 Xilinx, Inc. Integrated circuit with field programmable and application specific logic areas
US5880598A (en) * 1997-01-10 1999-03-09 Xilinx, Inc. Tile-based modular routing resources for high density programmable logic device
US5942913A (en) 1997-03-20 1999-08-24 Xilinx, Inc. FPGA repeatable interconnect structure with bidirectional and unidirectional interconnect lines
US5914616A (en) 1997-02-26 1999-06-22 Xilinx, Inc. FPGA repeatable interconnect structure with hierarchical interconnect lines
US6239615B1 (en) * 1998-01-21 2001-05-29 Altera Corporation High-performance interconnect
US5955751A (en) 1998-08-13 1999-09-21 Quicklogic Corporation Programmable device having antifuses without programmable material edges and/or corners underneath metal
EP1092268B1 (en) 1999-03-04 2008-04-23 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
US6407576B1 (en) * 1999-03-04 2002-06-18 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
US6590419B1 (en) * 1999-10-12 2003-07-08 Altera Toronto Co. Heterogeneous interconnection architecture for programmable logic devices
US6476635B1 (en) * 2000-06-28 2002-11-05 Cypress Semiconductor Corp. Programmable number of metal lines and effective metal width along critical paths in a programmable logic device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5543732A (en) * 1995-05-17 1996-08-06 Altera Corporation Programmable logic array devices with interconnect lines of various lengths
JPH08335636A (ja) * 1995-06-07 1996-12-17 Hitachi Ltd プログラマブル論理デバイス

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005503668A (ja) * 2001-09-18 2005-02-03 ザイリンクス　インコーポレイテッド プログラマブルデバイスの一部にウェルバイアスを選択的にかけるための構造および方法
JP2008283526A (ja) * 2007-05-11 2008-11-20 National Institute Of Advanced Industrial & Technology マルチプレクサ回路
WO2012032937A1 (ja) * 2010-09-08 2012-03-15 日本電気株式会社 再構成可能回路
JPWO2012032937A1 (ja) * 2010-09-08 2014-01-20 日本電気株式会社 再構成可能回路
US8878566B2 (en) 2010-09-08 2014-11-04 Nec Corporation Reconfigurable circuit

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