JP3073547B2

JP3073547B2 - クロック分配回路

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Publication number: JP3073547B2
Application number: JP03129915A
Authority: JP
Inventors: 治之田胡; 泰生山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-31
Filing date: 1991-05-31
Publication date: 2000-08-07
Anticipated expiration: 2015-08-07
Also published as: JPH04229634A

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】この発明は半導体チップ、特にＬ
ＳＩのチップ上に形成されるクロック分配回路に関す
る。

【０００３】

【従来の技術】ＬＳＩ上のクロック信号は、ＬＳＩ各部
の動作タイミングの基となるので、そのタイミング精度
の維持は重要で、設計上特に注意が払われてきた。クロ
ック信号線には多数のフリップフロップやラッチが接続
されており、それらに供給されるクロック信号のタイミ
ングにズレがあると、誤動作を引き起こす。クロック信
号のＬＳＩ各部でのタイミングのズレをクロックスキュ
ーと呼ぶ。

【０００４】図１７に従来のクロック分配配線の一例を
示す。

【０００５】外部クロック信号は入力バッファ７０１に
入力され、クロック幹線７０２を駆動する。クロック幹
線７０２には、クロック支線バッファ７０３〜７０７が
接続されている。各クロック支線バッファは、受持ちの
支線のフリップフロップやラッチを駆動する。このよう
なクロック分配系は、クロックツリーと呼ばれることが
ある。

【０００６】このようなクロック配線において、各支線
でのフリップフロップ、ラッチへ供給されるクロックの
タイミングを揃えるため、クロック支線バッファが駆動
する負荷を等しく設計する必要がある。

【０００７】ＬＳＩ技術の進展により、配線幅、配線間
隔が微細になってきており、配線の抵抗が無視できなく
なってきている。例えば、支線バッファ７０６の負荷は
フリップフロップ４個（７０６１〜７０６４）、支線バ
ッファ７０７の負荷は、フリップフロップ３個（７０７
１〜７０７３）である。負荷のバランスはほぼとれてい
るが、負荷の位置が異なる。

【０００８】クロック支線バッファ７０６，７０７付近
の等価回路を図１８に示す。また、フリップフロップ７
０６４，７０７１およびクロック幹線７０２のタイミン
グ波形を図１９，２０に示す。

【０００９】図１９，２０は、上からフリップフロップ
７０６４のＤ入力の波形、フリップフロップ７０７１の
Ｑ出力波形、フリップフロップ７０６４に入力されるタ
イミング信号波形、７０７１に入力されるタイミング信
号波形、およびクロック単線７０２におけるクロック信
号の波形を示している。

【００１０】図１９のフリップフロップ７０６４に入力
されるタイミング信号波形と７０７１に入力されるタイ
ミング信号波形は、同一波形であることを示している。
なお図中のＶDDは電流電圧を示す。

【００１１】ここで、図１９で示したようにクロックス
キューが小さい場合では、フリップフロップ７０７１の
Ｑ出力が変化する前に、フリップフロップ７０６４が入
力取り込みを終える。すなわち、クロック立ち上がり前
のフリップフロップ７０７１の出力がクロック立ち上が
り後のフリップフロップ７０６４の出力として現れる。

【００１２】しかしながら、図２０で示したようにクロ
ックが遅れた場合には、フリップフロップ７０６４に供
給されるクロック信号は、長いクロック配線の抵抗のた
めに、遅れが大きい。一方、フリップフロップ７０７１
に供給されるクロック信号は、クロック支線バッファの
近くのために、遅れが小さい。図１７から明らかなよう
に、フリップフロップ７０７１のＱ出力は、フリップフ
ロップ７０６４のＤ入力に直結されているため信号の遅
れが小さい。

【００１３】このように、クロック信号のスキューが信
号の遅れを上回ると、誤動作を引き起こす。すなわち、
図２０で示したように、フリップフロップ７０６４のク
ロックが遅れているため、フリップフロップ７０６４で
のＤ入力で入力取り込みが遅れる。その結果、フリップ
フロップ７０６４はフリップフロップ７０７１の変化し
た後の値を読み込むことになる。

【００１４】もしくは、フリップフロップ７０６４のＤ
ホールドタイム不足で、動作が不安定となる。これは、
いわゆる「筒抜け」と呼ばれる誤動作である。この誤動
作は、図１９，２０から明らかなようにクロック周波数
の高低には無関係である。

【００１５】これを防ぐためには、クロック支線に接続
されるフリップフロップの個数だけではなく接続位置ま
で、クロック支線間で等しくするなどの対策が考えられ
る。しかし、これは配置の自由度を大幅に制限し、コン
ピュータによる自動配置配線設計の負担が増える欠点が
あった。

【００１６】また、図２１に示すようにクロック配線１
００１をメッシュ状に配線し、配線の抵抗を下げる方法
も提案されている。これは配線抵抗の低下の面では優れ
ているが、反面、配線容量が増えるため動作速度の低下
や消費電力の増大を招く欠点があった。またクロック配
線をメッシュ状にするために自動配線設計への負担が増
大するなどの欠点があった。

【００１７】

【発明が解決しようとする課題】以上のように、従来の
クロック分配回路では、クロックスキューを低減させる
ために、クロックツリーの設計や調整が必要であった
り、メッシュ状のクロック配線のためクロック配線の配
線容量が増える欠点があった。

【００１８】本発明はこの問題を解決するためのもの
で、その目的はクロックスキューの少ないクロック分配
回路を提供することである。

【００１９】［発明の構成］

【００２０】

【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、半導体チップ上に隣接して並行に配
置された第１，第２のクロック配線と、前記第１のクロ
ック配線の一端を駆動する第１のクロックバッファと、
前記第１のクロックバッファと同一入力信号を受け、か
つ前記第１のクロック配線の一端とは反対側の端部に隣
接する前記第２のクロック配線の一端を駆動する第２の
クロックバッファと、前記第１，第２のクロック配線の
隣接する任意の位置で両配線間に接続される少なくとも
１個のクロック分岐回路とを具備し、前記クロック分岐
回路によって、前記第１のクロック配線信号と前記第２
のクロック配線信号とを、所望の比率あるいは一定の比
率によって混合してバッファされたクロック信号を出力
するようにしたことを特徴とするものである。

【００２１】また、第２の発明は、隣接して平行に配置
された前記第１，第２のクロック配線を、所望の間隔で
互いに交差させることにより、略等しい静電容量を持つ
ように設置したことを特徴とするものである。

【００２２】

【作用】第１の発明は、半導体チップ上に第１，第２の
クロック配線を隣接して並行に配置する。また、第２の
発明は、さらに所望の間隔で互いに交差させる。

【００２３】このように配置された第１，第２のクロッ
ク配線は、同一のクロック信号を受ける第１，第２のク
ロックバッファによって同一のタイミングで駆動されて
いるが、クロックバッファの接続は、第１，第２のクロ
ック配線間で、反対の端部に対してなされている。すな
わち、第１のクロック配線では、その配線の先端（ｘ＝
０）にクロックバッファが接続され、第２のクロック配
線ではその配線の終端（ｘ＝Ｌ）にクロックバッファが
接続されている。

【００２４】したがって、第１，第２のクロック配線間
の隣接する位置では、クロック信号の伝搬方向が異なる
ので、その遅れの度合いは反対となる。そのため、第
１，第２のクロック配線間の隣接する位置にクロック分
岐回路を接続し、第１のクロック配線信号と第２のクロ
ック配線信号とを混合してバッファされたクロック信号
を出力する。

【００２５】このとき、クロック分岐回路において、第
１のクロック配線信号と第２のクロック配線信号とを、
この回路が接続される位置までの、前記第１のクロック
バッファからの配線長と前記第２のクロックバッファか
らの配線長とに応じた比率によって混合する。あるい
は、この回路が接続される位置にはかかわらず、常に一
定の比率によって混合する。

【００２６】この混合されてバッファされたクロック信
号の遅れは、クロック配線の一端にクロックバッファを
接続した従来のクロック配線での遅れに対して著しく小
さくなる。その結果、クロックスキューが大幅に低下す
る。

【００２７】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。

【００２８】第１の発明図１は、第１の発明の一実施例
にかかるクロック分配回路の構成を示す図であり、図２
は図１の回路の動作原理を説明するための図である。

【００２９】図１において、１０１，１０２はＬＳＩチ
ップ上に、互いにほぼ隣接しかつ並行に配置された第
１，第２のクロック配線を示す。このクロック配線１０
１，１０２は、第１，第２のクロックバッファ１０３，
１０４を介して外部クロック信号に接続されている。ま
た第１のクロックバッファ１０３は図示するように第１
のクロック配線１０１の一端に接続され、これを駆動す
る。

【００３０】いまこの一端を配線の先端とすると、第２
のクロックバッファ１０４は、第２のクロック配線１０
２の終端に接続されている。なお、図示のように、第
１，第２のクロックバッファ１０３，１０４は同じ外部
クロック入力信号を受け、同一タイミングのクロック信
号を出力する。

【００３１】図１において、１０５は、第１，第２のク
ロック配線１０１，１０２の隣接する任意の位置に接続
されたクロック分岐回路を示す。各クロック分岐回路１
０５の出力側には、例えばフリップフロップやラッチ等
の各種回路要素１０６が、回路設計に基づいて接続され
ている。

【００３２】図２は、図１における第１，第２のクロッ
ク配線１０１，１０２を抽出し、説明の為に単純な形に
して示したものである。次にこの図２を参照しながら、
本発明のクロックスキューについて説明する。

【００３３】図２に示す第１のクロック配線１０１（Ｌ
ｃｗ）、第２のクロック配線１０２（Ｌｃｃｗ）におい
て、いま両配線の配線長をＬとする。ここで配線上の任
意の位置をｘとすると、位置ｘは、クロックバッファ１
０３の出力端を０とし、Ｌｃｗに沿って遠ざかるにした
がって増加し、Ｌｃｗの終端ではｘ＝Ｌとなるように定
義する。Ｌｃｗ上の途中の各位置ｘも、同図に示すよう
に、Ｌ／４，Ｌ／２，３Ｌ／４と表すことができる。

【００３４】一般にクロック配線は、分布ＲＣ有限長線
路と見なすことができる。この線路の位置ｘと時間ｔの
ステップ応答ｖ（ｘ，ｔ）は、篠崎寿夫、式部幹著「過
渡現象と波形解析」１９６５年出版、によれば次式で表
される。

【００３５】

【数１】

【００３６】ここで、ＬＳＩにおける具体例を検討する
ため、クロック配線Ｌｃｗ、Ｌｃｃｗを次のように想定
する。

【００３７】アルミニューム主体の金属配線とする。配
線の抵抗率ρ＝３×１０^-6Ωcm、配線幅ｗ＝０．８μ
m、配線厚さ０．３μm、配線長Ｌ＝２０mmこれらより、
次のパラメータを得ることができる。

【００３８】以上の条件における（１）式の計算結果を図３に示
す。ここで、Ｔｄをクロック信号波形が電源電圧ＶDDの
５０％に達するまでにかかる時間と定義する。

【００３９】同図から、クロック配線Ｌｃｗのクロック
バッファ１０３に近いｘ＝２mmではＴｄ（２mm）＝０．
１ns、終端に近いｘ＝１８mmではＴｄ（１８mm）＝１．
９nsにも達していることが分かる。その時間差は１．８
nsもあり、フリップフロップのホールド時間よりも大き
い。一方、クロック配線ＬｃｃｗはＬｃｗと反対回りな
ため、例えばクロック配線Ｌｃｃｗの位置ｘ＝２mmでの
クロック信号は、Ｌｃｗの位置ｘ＝１８mmのそれと同じ
である。

【００４０】そこで、これら２つのクロック信号を、ク
ロック分岐回路１０５によって混合する。以下に、この
クロック分岐回路１０５について、図４を用いて説明す
る。

【００４１】クロック分岐回路１０５は、第１のクロッ
ク信号と第２のクロック信号の中間電圧を分圧抵抗４０
１，４０２によって求め、Ｎチャンネルトランジスタ４
０３とＰチャンネルトランジスタ４０４からなるＣＭＯ
Ｓインバータに入力し、反転整形した出力Ｖｃｋを第３
のクロック信号として得る回路である。

【００４２】図５は、図４の回路の動作を説明するため
の図であって、遅れの小さい信号（Ｔｄ＝ｔ１）と、遅
れの大きい信号（Ｔｄ＝ｔ２）を配線Ｌｃｗ，Ｌｃｃｗ
に入力した例を示す。

【００４３】図５（ａ），（ｂ）は各入力信号の電圧波
形ＶLcw （ｘ），ＶLccw（ｘ）を示し、図５（ｃ）はＣ
ＭＯＳインバータのゲート電圧波形ＶG を示す。このゲ
ート電圧ＶG は、電圧ＶLcw （ｘ）とＶLccw（ｘ）の中
間電圧となるので、Ｔｄ＝ｔ３（ｔ１＜ｔ３かつｔ３＜
ｔ２）の信号を生じる。すなわち信号の遅れも２つの入
力信号のほぼ中間になる。ＣＭＯＳインバータ出力に
は、これを反転、整形した第３のクロック信号Ｖｃｋが
出力される。

【００４４】図５（ｄ）は、このＶｃｋ信号の波形を示
し、ｔ４はこの時の信号の遅れである。

【００４５】ここで、クロック分岐回路１０５におけ
る、ＶLcw （ｘ）とＶLccw（ｘ）との混合比をＷ１
（ｘ）及びＷ２（ｘ）とすると、ΔＶG ＝Ａ｛Ｗ１
（ｘ）×ΔＶLcw （ｘ）＋Ｗ２（ｘ）×ΔＶLccw
（ｘ）｝と表わせる。なお、Ｗ１（ｘ）＋Ｗ２（ｘ）＝
１、Ｗ１（ｘ）はｘの増加に対して一定または単調増加
関数、Ｗ２（ｘ）は逆に単調減少関数である。また、Ａ
は定数、Δは変動分である。

【００４６】このように混合比を可変できるクロック分
岐回路１０５を、図２で示したＬｃｗとＬｃｃｗの任意
の位置に接続したときの、ＣＭＯＳインバータのゲート
電圧ＶG を図６に示す。また、位置ｘと混合比との関係
を図７に示す。図７から分かるように、Ｗ１（ｘ）はｘ
の増加に対して単調増加であり、Ｗ２（ｘ）は逆に単調
減少である。

【００４７】図６において、ＶG （１０mm）はｘ＝１０
mmにおける電圧値である。ｘ＝１０mmは中間点のため、
ＬｃｗとＬｃｃｗの波形は等しくなる。このため、ｘ＝
１０mmでの混合比を、図７に示すように、Ｗ１（１０m
m）＝Ｗ２（１０mm）＝０．５とする。

【００４８】また、ＶG （２mm）はｘ＝２mmにおける電
圧値である。ｘ＝２mmでのＬｃｗの波形は、クロックバ
ッファ１０３から２mmしか離れていないため遅れが小さ
いが、Ｌｃｃｗの波形は、クロックバッファ１０４から
１８mmも離れているため遅れが大きい。そこで、これら
２つのクロック信号に対する混合比を、Ｗ１（２mm）＝
０．３３５、Ｗ２（２mm）＝０．６６５としてＶG （２
mm）を得ている。

【００４９】ｘ＝１８mmでは、Ｌｃｗの波形とＬｃｃｗ
の波形との遅れ方が、ｘ＝２mmでのそれとは逆になる。
このため、Ｗ１（１８mm）＝０．６６５、Ｗ２（１８m
m）＝０．３３５と設定することにより、ＶG（１８mm）
が得られる。同様に、ＶG （６mm）とＶG （１４mm）
を、最適な混合比を設定することによって得ている。

【００５０】図６から分かるように、クロック分岐回路
１０５に接続される各種ゲート回路の閾値Ｖｔｈ（通常
０．４〜０．６×ＶDD程度）では、位置ｘにかかわら
ず、Ｔｄ（ｘ）を約１．２ns一定にすることができる。
これにより、クロック分岐回路１０５から出力される信
号Ｖｃｋのスキューをゼロにでき、スキューのないクロ
ック信号をＬＳＩ内部に供給できる。

【００５１】このようにＴｄ（ｘ）を約１．２ns一定に
してＬＳＩ設計に適用するには、各クロック分岐回路１
０５の混合比Ｗ１（ｘ）、Ｗ２（ｘ）を、位置ｘに応じ
て設定する必要がある。

【００５２】そこで、クロックスキューが許容範囲内で
あれば良いことに着目し、混合比Ｗ１（ｘ）、Ｗ２
（ｘ）を位置ｘにかかわらず一定にすることも考えられ
る。

【００５３】図８は、Ｗ１（ｘ）＝Ｗ２（ｘ）＝０．５
に一定させたときのクロック波形を示したものである。
これによるクロックスキューは、Ｔｄ（２mm）＝Ｔｄ
（１８mm）＝０．８ns、Ｔｄ（１０mm）＝１．２nsとな
り、最大０．４nsである。これは、図３における時間差
１．８nsに比べて１／４以下のスキューであり、設計条
件によっては十分許容範囲内に入る。

【００５４】このように混合比を一定にすれば、クロッ
ク分岐回路１０５が１種類でよく、配置処理が簡単にな
る。

【００５５】なお、クロック配線の形状は、図１に示す
ものであっても、また図２に示すものであってもよく、
その配置形状には捕われない。この形状は基本的には、
図９に示すように互いに隣接し、かつ並行に配置された
２本のクロック配線６０１と６０２からなる。この各ク
ロック配線６０１，６０２は、同一のクロック信号で、
しかも互いに逆方向から駆動されることを特徴としてい
る。

【００５６】第２の発明第１の発明では、例えば、図１０のようにＧＮＤ配線が
第１のクロック配線１０１のすぐ近くに並行して配置さ
れている（ＢＢ´近傍）と、ＧＮＤ配線と第１のクロッ
ク配線１０１（Ｌｃｗ）とのカップリングのため、第１
のクロック配線１０１の配線容量が増える。一方、ＧＮ
Ｄ配線から遠い第２のクロック配線１０２（Ｌｃｃｗ）
の容量はほとんど増えない。

【００５７】つまり、第１のクロック配線１０１の容量
が第２のクロック配線１０２の容量より大きくなるた
め、クロック信号の遅れが所望値からずれ、クロック分
岐回路１０５の出力にスキューが生じる恐れがある。ま
た、クロック配線と基板間の絶縁膜厚が第１のクロック
配線１０１と第２のそれの間で異なるため、配線容量が
アンバランスになりクロックスキューが生じる可能性も
ある。

【００５８】そこで、このような他の配線の影響や絶縁
膜厚の不均一性によるスキューの発生を防ぐための第２
の発明を、以下に説明する。

【００５９】図１１は、第２の発明の実施例の構成を示
す図である。

【００６０】第１のクロック配線１０１（Ｌｃｗ）と第
２のクロック配線１０２（Ｌｃｃｗ）は、互いに逆方向
からクロックバッファ１０３，１０４で駆動されてい
る。ＬｃｗとＬｃｃｗは、所望の間隔で互いに交差して
設置されている。同図中ＡＡ´の拡大断面図を図１２、
配線容量の比較を図１３に示す。Ｌｃｗの容量は、基板
間容量Ｃ２とＧＮＤ配線とのカップリング容量Ｃ１の合
計であり、Ｌｃｃｗの容量は、基板間容量Ｃ４とＧＮＤ
配線とのカップリング容量Ｃ３の合計である。

【００６１】区間１ではＬｃｗのすぐ隣側にＧＮＤ配線
が走っているため、Ｌｃｗとの間のカップリング容量Ｃ
１は、Ｌｃｃｗのそれ（Ｃ３）に比べて大きくなる。反
対に、区間２ではＬｃｃｗがＧＮＤ配線により近いた
め、Ｃ３＞Ｃ１になる。クロック配線全長に渡って区間
１と区間２を等しい長さで設ければ、Ｌｃｗの容量とＬ
ｃｃｗの容量は平均化されてほぼ等しくなる。これによ
りクロック配線上の各点での遅れは所望の値となり、ク
ロック分岐回路１０５の出力のクロックスキューを防ぐ
ことができる。

【００６２】第２の発明が効果を示す別の例を図１４に
示す。同図に示すようにクロック配線下の絶縁膜厚が均
一でなく、紙面に向かって右側へ行くほど厚くなってい
る。このような膜厚不均一の傾向はＬＳＩ製造プロセス
ではよく現れる。区間１では膜厚ｔ１＜ｔ２ゆえＣ５＞
Ｃ６、反対に区間２では、膜厚ｔ１＞ｔ２ゆえＣ５＜Ｃ
６となる（図１５参照）。

【００６３】クロック配線全長に渡って区間１と区間２
を等しい長さで設ければ、Ｌｃｗの容量とＬｃｃｗの容
量は平均化されてほぼ等しくなる。これによりクロック
配線上の各点での遅れは所望の値となり、クロック分岐
回路の出力のクロックスキューを防ぐことができる。

【００６４】図１６は、第２の発明に加え、さらに第１
と第２のクロック配線容量を精密にマッチングさせる構
造を示す断面図である。この構造は、特に低いクロック
スキューや高速クロックが要求される時に適している。

【００６５】クロック配線の下に、一定電圧が印加され
る第３の配線となるＧＮＤ電位のプレートを敷くこと
で、クロック配線容量Ｃ７，Ｃ８がＧＮＤプレートとの
垂直距離でほぼ決まり、近くの他の配線や基板の影響を
受にくくなる。クロック配線を互いに交差させること
で、さらに絶縁膜厚の不均一性による配線容量を平均化
している。ＧＮＤプレートは、もちろん電源配線の一部
として使用でき、安定な一定電位でありさえすればＶＤ
Ｄでも、他の電圧でもよい。またクロック配線の上に被
るかたちでこのようなプレートを設けても同様の効果が
得られる。

【００６６】なお、この一定電位が印加される第３の配
線は、第２の発明だけでなく、第１の発明による第１，
第２のクロック配線下あるいは配線上に設けることも可
能である。また、第２の発明による第１，第２のクロッ
ク配線間に接続されるクロック分岐回路が、各クロック
配線信号を所望の比率あるいは一定の比率によって混合
してバッファすることは勿論である。

【００６７】以上述べた第１，第２の発明のクロック分
配回路は、特にゲートアレイ、スタンダードセルで代表
されるＡＳＩＣ（Application Specific IC ）に好適で
ある。ＡＳＩＣは、短い設計期間が要求されるため、設
計過程を極力自動化し、ＬＳＩ設計技術者の介入を避け
る必要がある。しかし従来のクロックツリー方式の分配
回路では、クロック支線バッファが駆動する負荷、配線
長のバランス等、ＬＳＩ設計技術者によるチェック、調
整を必要とする場合があった。

【００６８】これらの発明の方式では、クロック分岐回
路をクロック幹線のどこに接続しても、クロックスキュ
ーは従来より小さくできる。そのためクロック分配回路
の配置を自動配置配線プログラムに任せられ、ミスを減
らして設計効率を向上できる。

【００６９】また、配線Ｌｃｗ、Ｌｃｃｗに直接接続で
きるクロック分岐回路を内蔵したフリップフロップ、ラ
ッチ等をライブラリに準備してもよい。この場合、クロ
ック分岐回路１０５は不要であり、自動配置配線プログ
ラムも使用できる。

【００７０】さらに、配線ＬｃｗとＬｃｃｗは、それぞ
れ配線の持つ容量と抵抗を同じにするために、なるべく
近接し、かつ並行するようにレイアウトする必要があ
る。これは配線幅を可変できる機能を持つ最近の自動配
線プログラムを利用して次のように行う。

【００７１】クロック配線幅をＷ、クロック配線間隔を
Ｓとすると、初めにクロック配線を、２Ｗ＋Ｓの幅を持
つ１本の配線として自動配線を行い、後処理で２本のク
ロック配線に置き換える。こうすれば、２本のクロック
配線は並行するから、容量、抵抗はほとんど同じにでき
る。また、ペア配線機能を持つ自動配線プログラムを利
用しても、同様の結果が得られる。

【００７２】従来の配線方式に比べると、これらの発明
のクロック配線ではハードウエアの増加として、クロッ
クバッファが１つ、クロック配線が１本、クロック分岐
回路がいくつか増加するが、これらはＬＳＩ全体からみ
ればほとんど問題とならない。反対に、クロックスキュ
ーを従来のものに比べて充分低減できるので、経済的に
大きな効果が得られる。

【００７３】

【発明の効果】以上、説明したように、第１の発明によ
れば、クロックスキューを従来の回路に比べて大幅に低
減することができる。また、第２の発明によれば、クロ
ック配線以外の配線の影響や絶縁膜厚の不均一性による
クロックスキューの発生を防ぐことができる。

【００７４】これにより、ＬＳＩ回路の自動設計にあた
って設計上の制約が解除され、自動配置配線設計の作業
効率が向上する。さらに、これらの発明を実行する上で
のハードウエアの増加も作業効率の向上に伴う経済性に
比べて無視しうる程度であるため、充分に経済的であ
る。

【図面の簡単な説明】

【図１】第１の発明の一実施例にかかるクロック分配回
路の構成図である。

【図２】図１で示したクロック配線の一部を抽出した配
線図である。

【図３】本発明における分布ＲＣ有限長線路のステップ
応答を表すグラフである。

【図４】図１で示したクロック分岐回路の一実施例を示
す回路図である。

【図５】図４で示したクロック分岐回路の動作説明のた
めの波形図である。

【図６】クロック信号を混合した際のクロック分岐回路
のゲート電圧ＶG を表すグラフである。

【図７】クロック分岐回路が接続される位置と混合比と
の関係を表すグラフである。

【図８】混合比を一定にしたときのクロックスキューを
示すクロック波形図である。

【図９】第１の発明の特徴を簡略説明するための構成図
である。

【図１０】第１の発明の欠点を説明するための回路図で
ある。

【図１１】第２の発明のクロック分配回路の構成図であ
る。

【図１２】図１１のＡＡ´部分の断面拡大図である。

【図１３】図１２で示した配線容量の比較表である。

【図１４】絶縁膜厚が不均一であるときの図１１のＡＡ
´部分の断面拡大図である。

【図１５】図１４で示した配線容量の比較表である。

【図１６】第１，第２のクロック配線の下にＧＮＤプレ
ートを設けた場合の断面拡大図である。

【図１７】従来のクロック分配回路を示す構成図であ
る。

【図１８】図７で示した回路の一部分の詳細を示す回路
図である。

【図１９】図１７，１８で示した回路のクロックスキュ
ーが小さい場合の動作波形図である。

【図２０】図１９に対し、クロックが遅れた場合の動作
波形図である。

【図２１】図１７以外の従来のクロック分配回路を示す
構成図である。

【符号の説明】

１０２，１０３，６０１，６０２クロック配線１０３，１０４，７０１クロックバッファ１０５クロック分岐回路１０６フリップフロップまたはラッチ４０１，４０２分圧抵抗４０３Ｎチャンネルトランジスタ４０４ＰチャンネルトランジスタＣ１〜Ｃ８配線容量

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−41918（ＪＰ，Ａ) 特開昭62−217632（ＪＰ，Ａ) 特開昭62−169462（ＪＰ，Ａ) 特開平１−189137（ＪＰ，Ａ) 特開昭64−57736（ＪＰ，Ａ) 特開平１−238036（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】半導体チップ上に隣接して並行に配置さ
れた第１，第２のクロック配線と、前記第１のクロック
配線の一端を駆動する第１のクロックバッファと、前記
第１のクロックバッファと同一入力信号を受け、かつ前
記第１のクロック配線の一端とは反対側の端部に隣接す
る前記第２のクロック配線の一端を駆動する第２のクロ
ックバッファと、前記第１，第２のクロック配線の隣接
する任意の位置で両配線間に接続される少なくとも１個
のクロック分岐回路とを具備し、前記クロック分岐回路
によって、前記第１のクロック配線信号と前記第２のク
ロック配線信号とを、所望の比率によって混合してバッ
ファされたクロック信号を出力するようにしたことを特
徴とするクロック分配回路。
【請求項２】半導体チップ上に隣接して平行に配置さ
れ、かつ所望の間隔で互いに交差されることにより、略
等しい静電容量を持つように設置された第１，第２のク
ロック配線と、前記第１のクロック配線の一端を駆動す
る第１のクロックバッファと、前記第１のクロックバッ
ファと同一入力信号を受け、かつ前記第１のクロック配
線の一端とは反対側の端部に隣接する前記第２のクロッ
ク配線の一端を駆動する第２のクロックバッファと、前
記第１，第２のクロック配線の隣接する任意の位置で両
配線間に接続される少なくとも１個のクロック分岐回路
とを具備し、前記クロック分岐回路によって、前記第１
のクロック配線信号と前記第２のクロック配線信号と
を、所望の比率によって混合してバッファされたクロッ
ク信号を出力するようにしたことを特徴とするクロック
分配回路。
【請求項３】前記第１，第２のクロック配線は、一定
電圧が印加される第３の配線上あるいは配線下に配置さ
れたことを特徴とする請求項１および２記載のクロック
分配回路。
【請求項４】前記クロック分岐回路によって、前記第
１のクロック配線信号と前記第２のクロック配線信号と
を、前記第１，第２のクロック配線の隣接する任意の位
置にかかわらず一定の比率によって混合してバッファさ
れたクロック信号を出力するようにしたことを特徴とす
る請求項３記載のクロック分配回路。