JP3476453B1 - クロック信号供給回路 - Google Patents
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Abstract
【要約】
【課題】 各種条件のばらつきによる動作速度の低下を
抑制し、最悪条件下での性能低下が少ないクロック信号
供給回路を提供する。 【解決手段】 処理時間が一番長い論理回路ブロック１
２の前段のＦＦ２１，２２には、キャパシタを遅延素子
とする遅延バッファ４１，４２を介してクロック信号Ｃ
ＬＫが供給され、後段のＦＦ２３，２４には、この論理
回路ブロック１２と同様のトランジスタによるバッファ
を遅延素子とする遅延バッファ４３，４４を介してクロ
ック信号ＣＬＫが供給される。動作環境等の変動で論理
回路ブロック１２の処理時間が増加し、処理結果のデー
タの出力が遅れると、同じ動作環境等の変動によって、
ＦＦ２３，２４に供給されるクロック信号のタイミング
も遅延する。従って、動作環境等が変動しても、ＦＦ２
３は論理回路ブロック１２の処理結果を受け取ることが
できる。
抑制し、最悪条件下での性能低下が少ないクロック信号
供給回路を提供する。 【解決手段】 処理時間が一番長い論理回路ブロック１
２の前段のＦＦ２１，２２には、キャパシタを遅延素子
とする遅延バッファ４１，４２を介してクロック信号Ｃ
ＬＫが供給され、後段のＦＦ２３，２４には、この論理
回路ブロック１２と同様のトランジスタによるバッファ
を遅延素子とする遅延バッファ４３，４４を介してクロ
ック信号ＣＬＫが供給される。動作環境等の変動で論理
回路ブロック１２の処理時間が増加し、処理結果のデー
タの出力が遅れると、同じ動作環境等の変動によって、
ＦＦ２３，２４に供給されるクロック信号のタイミング
も遅延する。従って、動作環境等が変動しても、ＦＦ２
３は論理回路ブロック１２の処理結果を受け取ることが
できる。
Description
【０００１】
【０００２】本発明は、同期方式の半導体論理回路にク
ロック信号を供給するクロック信号供給回路に関するも
のである。
ロック信号を供給するクロック信号供給回路に関するも
のである。
【０００３】
【０００４】ＣＰＵ（中央処理装置）やＤＳＰ（ディジ
タル信号プロセッサ）等のシステムＬＳＩ（大規模集積
回路）の論理回路では、共通のクロック信号に同期して
各論理回路ブロックの動作を制御するために、同期回路
が一般的に使用されている。同期回路は、論理回路ブロ
ック間でのデータの受け渡しを、クロック信号に同期し
て行うための複数のＦＦ（フリップフロップ）と、これ
らのＦＦにクロック信号を供給するクロック信号供給回
路で構成されている。
タル信号プロセッサ）等のシステムＬＳＩ（大規模集積
回路）の論理回路では、共通のクロック信号に同期して
各論理回路ブロックの動作を制御するために、同期回路
が一般的に使用されている。同期回路は、論理回路ブロ
ック間でのデータの受け渡しを、クロック信号に同期し
て行うための複数のＦＦ（フリップフロップ）と、これ
らのＦＦにクロック信号を供給するクロック信号供給回
路で構成されている。
【０００５】図２（ａ），（ｂ）は、従来の論理回路に
おけるクロック信号供給回路の一部を示す構成図であ
り、同図（ａ）は回路構成図、及び同図（ｂ）は信号タ
イミング図である。
おけるクロック信号供給回路の一部を示す構成図であ
り、同図（ａ）は回路構成図、及び同図（ｂ）は信号タ
イミング図である。
【０００６】このクロック信号供給回路は、図２（ａ）
に示すように、論理回路ブロックＬＢの入力側と出力側
に設けられたＦＦ１，２に対して、入力端子３に与えら
れるクロック信号ＣＫを、同一のタイミングで供給する
ための回路である。
に示すように、論理回路ブロックＬＢの入力側と出力側
に設けられたＦＦ１，２に対して、入力端子３に与えら
れるクロック信号ＣＫを、同一のタイミングで供給する
ための回路である。
【０００７】クロック信号供給回路は、入力端子３と、
この入力端子３に接続されたクロック信号線４と、この
クロック信号線４の分岐点４１，４２からそれぞれ分岐
して、ＦＦ１，２の各クロック端子Ｃにクロック信号Ｃ
Ｋ１，ＣＫ２を供給する遅延バッファ５，６とで構成さ
れている。入力端子３の近くに配置されたＦＦ１には、
分岐点４１から４個のバッファ５ａ〜５ｄを縦続接続し
て構成された遅延バッファ５を介してクロック信号ＣＫ
１が供給され、この入力端子３から離れた箇所に配置さ
れたＦＦ２には、分岐点４２から３個のバッファ６ａ〜
６ｃを縦続接続して構成された遅延バッファ６を介して
クロック信号ＣＫ２が供給されるようになっている。
この入力端子３に接続されたクロック信号線４と、この
クロック信号線４の分岐点４１，４２からそれぞれ分岐
して、ＦＦ１，２の各クロック端子Ｃにクロック信号Ｃ
Ｋ１，ＣＫ２を供給する遅延バッファ５，６とで構成さ
れている。入力端子３の近くに配置されたＦＦ１には、
分岐点４１から４個のバッファ５ａ〜５ｄを縦続接続し
て構成された遅延バッファ５を介してクロック信号ＣＫ
１が供給され、この入力端子３から離れた箇所に配置さ
れたＦＦ２には、分岐点４２から３個のバッファ６ａ〜
６ｃを縦続接続して構成された遅延バッファ６を介して
クロック信号ＣＫ２が供給されるようになっている。
【０００８】各バッファ５ａ〜５ｄ，６ａ〜６ｃは、そ
れぞれインバータを直列に２段接続したもので、１個当
たりのクロック信号の伝搬遅延時間が一定の値となるよ
うに設計されている。そして、クロック信号線４の分岐
点４１，４２と、各ＦＦ１，２のクロック端子Ｃとの間
に挿入するバッファの数によって、これらのＦＦ１，２
のクロック端子Ｃにおけるクロック信号ＣＫ１，ＣＫ２
の位相が、ほぼ等しくなるように調整されている。
れぞれインバータを直列に２段接続したもので、１個当
たりのクロック信号の伝搬遅延時間が一定の値となるよ
うに設計されている。そして、クロック信号線４の分岐
点４１，４２と、各ＦＦ１，２のクロック端子Ｃとの間
に挿入するバッファの数によって、これらのＦＦ１，２
のクロック端子Ｃにおけるクロック信号ＣＫ１，ＣＫ２
の位相が、ほぼ等しくなるように調整されている。
【０００９】次に動作を説明する。図２（ｂ）に示すよ
うに、入力端子３に与えられたクロック信号ＣＫは、ク
ロック信号線４と遅延バッファ５を介して、所定の遅延
時間の後、クロック信号ＣＫ１としてＦＦ１のクロック
端子Ｃに供給される。同様に、クロック信号ＣＫは、ク
ロック信号線４と遅延バッファ６を介して、所定の遅延
時間の後、クロック信号ＣＫ２としてＦＦ２のクロック
端子Ｃに供給される。これにより、クロック信号ＣＫ
１，ＣＫ２は、ほぼ同じ位相でＦＦ１，２に供給され
る。
うに、入力端子３に与えられたクロック信号ＣＫは、ク
ロック信号線４と遅延バッファ５を介して、所定の遅延
時間の後、クロック信号ＣＫ１としてＦＦ１のクロック
端子Ｃに供給される。同様に、クロック信号ＣＫは、ク
ロック信号線４と遅延バッファ６を介して、所定の遅延
時間の後、クロック信号ＣＫ２としてＦＦ２のクロック
端子Ｃに供給される。これにより、クロック信号ＣＫ
１，ＣＫ２は、ほぼ同じ位相でＦＦ１，２に供給され
る。
【００１０】図示しない前段の論理回路ブロックから、
ＦＦ１のデータ端子Ｄに与えられたデータ信号ＤＴ１
は、クロック信号ＣＫ１のライズエッジＡでこのＦＦ１
に取り込まれ、データ信号ＤＴ２として出力端子Ｑから
出力される。ＦＦ１から出力されたデータ信号ＤＴ２
は、論理回路ブロックＬＢに与えられて所定の論理演算
処理が施され、処理時間ＴＰの後、演算結果のデータ信
号ＤＴ３が出力される。データ信号ＤＴ３は、ＦＦ２の
データ端子Ｄに与えられる。
ＦＦ１のデータ端子Ｄに与えられたデータ信号ＤＴ１
は、クロック信号ＣＫ１のライズエッジＡでこのＦＦ１
に取り込まれ、データ信号ＤＴ２として出力端子Ｑから
出力される。ＦＦ１から出力されたデータ信号ＤＴ２
は、論理回路ブロックＬＢに与えられて所定の論理演算
処理が施され、処理時間ＴＰの後、演算結果のデータ信
号ＤＴ３が出力される。データ信号ＤＴ３は、ＦＦ２の
データ端子Ｄに与えられる。
【００１１】ＦＦ２に入力されたデータ信号ＤＴ３は、
クロック信号ＣＫ２の次のライズエッジＢでこのＦＦ２
に取り込まれ、データ信号ＤＴ４として出力端子Ｑから
出力される。ＦＦ２から出力されたデータ信号ＤＴ４
は、図示しない後段の論理回路ブロックに与えられる。
クロック信号ＣＫ２の次のライズエッジＢでこのＦＦ２
に取り込まれ、データ信号ＤＴ４として出力端子Ｑから
出力される。ＦＦ２から出力されたデータ信号ＤＴ４
は、図示しない後段の論理回路ブロックに与えられる。
【００１２】各論理回路ブロックにおける論理演算処理
は、それぞれクロック信号ＣＫの１サイクルの間に行わ
れ、その演算結果がクロック信号ＣＫに同期して、後段
の論理回路ブロックに与えられる。ここで、クロック信
号ＣＫの周期をＴＣ、論理回路ブロックの処理時間の最
大値をＴＰとすると、この論理回路における動作の余裕
時間ＴＭは、ＴＣ−ＴＰとなる。
は、それぞれクロック信号ＣＫの１サイクルの間に行わ
れ、その演算結果がクロック信号ＣＫに同期して、後段
の論理回路ブロックに与えられる。ここで、クロック信
号ＣＫの周期をＴＣ、論理回路ブロックの処理時間の最
大値をＴＰとすると、この論理回路における動作の余裕
時間ＴＭは、ＴＣ−ＴＰとなる。
【００１３】このように、各ＦＦ１，２等に同位相のク
ロック信号ＣＫ１，ＣＫ２等を供給するように、クロッ
ク信号供給回路を構成することによって、個々の論理回
路ブロックの設計が容易になると共に、全体として論理
回路の安定した動作が可能になる。
ロック信号ＣＫ１，ＣＫ２等を供給するように、クロッ
ク信号供給回路を構成することによって、個々の論理回
路ブロックの設計が容易になると共に、全体として論理
回路の安定した動作が可能になる。
【００１４】
【００１５】しかしながら、従来のクロック信号供給回
路では、次のような課題があった。各論理回路ブロック
は、一定の周期及び同じ位相で供給されるクロック信号
によってデータ信号の入出力が行われる。従って、各論
理回路ブロックは、規格で定められた動作保証範囲にお
ける最悪条件下でも、その処理時間の最大値ＴＰがクロ
ック信号ＣＫの周期ＴＣより短くなるように、設計する
必要がある。
路では、次のような課題があった。各論理回路ブロック
は、一定の周期及び同じ位相で供給されるクロック信号
によってデータ信号の入出力が行われる。従って、各論
理回路ブロックは、規格で定められた動作保証範囲にお
ける最悪条件下でも、その処理時間の最大値ＴＰがクロ
ック信号ＣＫの周期ＴＣより短くなるように、設計する
必要がある。
【００１６】論理回路ブロックの動作速度が遅くなる要
因としては、動作温度の上昇及び電源電圧の低下等の動
作環境の変化に加えて、製造プロセスのばらつきによる
影響も無視することができない。製造プロセスの変化に
よる動作速度の低下要因としては、例えば、ゲート酸化
膜の増加、ゲート長の増加、ゲート幅の短縮、チャネル
イオン濃度の低下等がある。そして、論理回路として
は、このような動作速度の低下要因がすべて重なった場
合でも、定められた規格を満たす必要がある。
因としては、動作温度の上昇及び電源電圧の低下等の動
作環境の変化に加えて、製造プロセスのばらつきによる
影響も無視することができない。製造プロセスの変化に
よる動作速度の低下要因としては、例えば、ゲート酸化
膜の増加、ゲート長の増加、ゲート幅の短縮、チャネル
イオン濃度の低下等がある。そして、論理回路として
は、このような動作速度の低下要因がすべて重なった場
合でも、定められた規格を満たす必要がある。
【００１７】しかし、論理回路を構成する各論理回路ブ
ロックの処理内容は異なり、複雑な演算のために処理時
間を多く必要とするクリティカルブロックと、単純な処
理を行う回路とが混在している。このため、クリティカ
ルブロックにおける最悪条件に基づいて動作保証範囲等
の仕様を定めると、その他の論理回路ブロックでは過剰
仕様となるにもかかわらず、クロック信号ＣＫの最大速
度を制限せざるを得なくなる等の課題があった。
ロックの処理内容は異なり、複雑な演算のために処理時
間を多く必要とするクリティカルブロックと、単純な処
理を行う回路とが混在している。このため、クリティカ
ルブロックにおける最悪条件に基づいて動作保証範囲等
の仕様を定めると、その他の論理回路ブロックでは過剰
仕様となるにもかかわらず、クロック信号ＣＫの最大速
度を制限せざるを得なくなる等の課題があった。
【００１８】本発明は、前記従来技術が持っていた課題
を解決し、各種条件のばらつきによる動作速度の低下を
抑制し、最悪条件下での性能低下が少ないクロック信号
供給回路を提供するものである。
を解決し、各種条件のばらつきによる動作速度の低下を
抑制し、最悪条件下での性能低下が少ないクロック信号
供給回路を提供するものである。
【００１９】
【００２０】前記課題を解決するために、本発明の内の
第１の発明は、半導体論理回路を構成する複数の論理回
路ブロック間でデータの受け渡しを行う複数のＦＦに、
共通のクロック信号を供給するクロック信号供給回路に
おいて、前記複数の論理回路ブロックの内で処理時間が
一番長いクリティカルブロックにデータを渡す第１のＦ
Ｆに対して、動作環境または製造プロセスによる遅延時
間の変動が該クリティカルブロックにおける変動よりも
少ない遅延素子によって前記クロック信号を供給する第
１の遅延バッファと、前記クリティカルブロックからデ
ータを受け取る第２のＦＦに対して、動作環境または製
造プロセスによる遅延時間の変動が該クリティカルブロ
ックにおける変動と同程度の遅延素子によって前記クロ
ック信号を供給する第２の遅延バッファとを備えてい
る。
第１の発明は、半導体論理回路を構成する複数の論理回
路ブロック間でデータの受け渡しを行う複数のＦＦに、
共通のクロック信号を供給するクロック信号供給回路に
おいて、前記複数の論理回路ブロックの内で処理時間が
一番長いクリティカルブロックにデータを渡す第１のＦ
Ｆに対して、動作環境または製造プロセスによる遅延時
間の変動が該クリティカルブロックにおける変動よりも
少ない遅延素子によって前記クロック信号を供給する第
１の遅延バッファと、前記クリティカルブロックからデ
ータを受け取る第２のＦＦに対して、動作環境または製
造プロセスによる遅延時間の変動が該クリティカルブロ
ックにおける変動と同程度の遅延素子によって前記クロ
ック信号を供給する第２の遅延バッファとを備えてい
る。
【００２１】第２の発明は、第１の発明における第１の
遅延バッファを、キャパシタを用いた遅延素子を有する
構成にしている。
遅延バッファを、キャパシタを用いた遅延素子を有する
構成にしている。
【００２２】第３の発明は、第１の発明における第２の
遅延バッファを、前記クリティカルブロック中のトラン
ジスタのゲート長と同程度のゲート長を有するトランジ
スタによる遅延素子で構成し、第１の遅延バッファを、
前記第２の遅延バッファのトランジスタよりも長いゲー
ト長を有するトランジスタによる遅延素子で構成してい
る。
遅延バッファを、前記クリティカルブロック中のトラン
ジスタのゲート長と同程度のゲート長を有するトランジ
スタによる遅延素子で構成し、第１の遅延バッファを、
前記第２の遅延バッファのトランジスタよりも長いゲー
ト長を有するトランジスタによる遅延素子で構成してい
る。
【００２３】第４の発明は、クロック信号供給回路を次
のように構成している。即ち、このクロック信号供給回
路は、半導体論理回路を構成する第１論理回路ブロック
と、前記第１論理回路ブロックと共に前記半導体論理回
路を構成し、該第１論理回路ブロックの処理時間よりも
短い処理時間で処理を行う第２論理回路ブロックと、前
記第１論理回路ブロックへデータを出力する第１ラッチ
回路と、前記第１論理回路ブロックから出力されたデー
タを入力し、前記第２論理回路ブロックへデータを出力
する第２ラッチ回路と、前記第１ラッチ回路及び前記第
２ラッチ回路のそれぞれに設けられたクロック端子を備
えている。
のように構成している。即ち、このクロック信号供給回
路は、半導体論理回路を構成する第１論理回路ブロック
と、前記第１論理回路ブロックと共に前記半導体論理回
路を構成し、該第１論理回路ブロックの処理時間よりも
短い処理時間で処理を行う第２論理回路ブロックと、前
記第１論理回路ブロックへデータを出力する第１ラッチ
回路と、前記第１論理回路ブロックから出力されたデー
タを入力し、前記第２論理回路ブロックへデータを出力
する第２ラッチ回路と、前記第１ラッチ回路及び前記第
２ラッチ回路のそれぞれに設けられたクロック端子を備
えている。
【００２４】更に、このクロック信号供給回路は、前記
２つのクロック端子に接続されると共に、クロック信号
が入力されるクロック信号線と、前記クロック信号線と
前記第１ラッチ回路との間に接続され、動作環境または
製造プロセスの変動に伴う処理時間の増減が、前記第１
論理回路ブロックにおける動作環境または製造プロセス
の変動に伴う処理時間の増減よりも小さい遅延素子で構
成された第１遅延バッファと、前記クロック信号線と前
記第２ラッチ回路との間に接続され、動作環境または製
造プロセスの変動に伴う処理時間の増減が、少なくとも
前記第１論理回路ブロックにおける動作環境または製造
プロセスの変動に伴う処理時間の増減とほぼ同程度であ
る遅延素子で構成された第２遅延バッファとを備えてい
る。
２つのクロック端子に接続されると共に、クロック信号
が入力されるクロック信号線と、前記クロック信号線と
前記第１ラッチ回路との間に接続され、動作環境または
製造プロセスの変動に伴う処理時間の増減が、前記第１
論理回路ブロックにおける動作環境または製造プロセス
の変動に伴う処理時間の増減よりも小さい遅延素子で構
成された第１遅延バッファと、前記クロック信号線と前
記第２ラッチ回路との間に接続され、動作環境または製
造プロセスの変動に伴う処理時間の増減が、少なくとも
前記第１論理回路ブロックにおける動作環境または製造
プロセスの変動に伴う処理時間の増減とほぼ同程度であ
る遅延素子で構成された第２遅延バッファとを備えてい
る。
【００２５】第５の発明では、第４の発明における第１
論理回路ブロックを、前記半導体論理回路を構成する複
数の論理回路ブロックの内で最も処理時間の長い論理ブ
ロックとしている。
論理回路ブロックを、前記半導体論理回路を構成する複
数の論理回路ブロックの内で最も処理時間の長い論理ブ
ロックとしている。
【００２６】第６の発明では、第４の発明における第１
遅延バッファを、キャパシタからなる遅延素子を含むよ
うに構成している。
遅延バッファを、キャパシタからなる遅延素子を含むよ
うに構成している。
【００２７】第７の発明では、第４の発明における第２
遅延バッファを、前記第１論理回路ブロックを構成する
トランジスタのゲート長とほぼ同程度のゲート長を有す
るトランジスタからなる遅延素子を含むように構成する
と共に、第１遅延バッファを、前記第１論理回路ブロッ
クを構成するトランジスタのゲート長よりも長いゲート
長を有するトランジスタからなる遅延素子を含むように
構成している。
遅延バッファを、前記第１論理回路ブロックを構成する
トランジスタのゲート長とほぼ同程度のゲート長を有す
るトランジスタからなる遅延素子を含むように構成する
と共に、第１遅延バッファを、前記第１論理回路ブロッ
クを構成するトランジスタのゲート長よりも長いゲート
長を有するトランジスタからなる遅延素子を含むように
構成している。
【００２８】第８の発明では、第７の発明における第２
遅延バッファを構成するトランジスタのゲート長を、前
記半導体論理回路を構成するトランジスタのゲート長の
最小寸法とし、第１遅延バッファを構成する遅延素子の
ゲート長を、前記最小寸法のゲートの寸法増減率と、前
記クロック信号の周期と、前記クロック信号線へ該クロ
ック信号が入力されてから前記ラッチ回路のクロック端
子に入力されるまでの時間とに基づいて決定するように
している。
遅延バッファを構成するトランジスタのゲート長を、前
記半導体論理回路を構成するトランジスタのゲート長の
最小寸法とし、第１遅延バッファを構成する遅延素子の
ゲート長を、前記最小寸法のゲートの寸法増減率と、前
記クロック信号の周期と、前記クロック信号線へ該クロ
ック信号が入力されてから前記ラッチ回路のクロック端
子に入力されるまでの時間とに基づいて決定するように
している。
【００２９】本発明によれば、以上のようにクロック信
号供給回路を構成したので、次のような作用が行われ
る。
号供給回路を構成したので、次のような作用が行われ
る。
【００３０】複数の論理回路ブロックの内で処理時間が
一番長いクリティカルブロックにデータを渡す第１のＦ
Ｆに対して、遅延時間の変動が少ない第１の遅延バッフ
ァを介してクロック信号が供給される。一方、クリティ
カルブロックからデータを受け取る第２のＦＦに対し
て、このクリティカルブロックと同程度の遅延時間の変
動を有する第２の遅延バッファを介してクロック信号が
供給される。これにより、動作環境等の変動によってク
リティカルブロックの処理時間が増加し、その処理結果
のデータの出力タイミングが遅れると、同じ動作環境等
の変動によって、第２のＦＦに供給されるクロック信号
のタイミングも遅延する。従って、動作環境等が変動し
ても、第２のＦＦはクリティカルブロックの処理結果を
受け取ることができる。
一番長いクリティカルブロックにデータを渡す第１のＦ
Ｆに対して、遅延時間の変動が少ない第１の遅延バッフ
ァを介してクロック信号が供給される。一方、クリティ
カルブロックからデータを受け取る第２のＦＦに対し
て、このクリティカルブロックと同程度の遅延時間の変
動を有する第２の遅延バッファを介してクロック信号が
供給される。これにより、動作環境等の変動によってク
リティカルブロックの処理時間が増加し、その処理結果
のデータの出力タイミングが遅れると、同じ動作環境等
の変動によって、第２のＦＦに供給されるクロック信号
のタイミングも遅延する。従って、動作環境等が変動し
ても、第２のＦＦはクリティカルブロックの処理結果を
受け取ることができる。
【００３１】
【００３２】（第１の実施形態）
【００３３】図１は、本発明の第１の実施形態を示すク
ロック信号供給回路の構成図である。
ロック信号供給回路の構成図である。
【００３４】このクロック信号供給回路は、論理回路ブ
ロック１１，１２，１３の前後に設けられたＦＦ２１，
２２，２３，２４に対して、入力端子３０に与えられる
クロック信号ＣＬＫを供給するための回路である。
ロック１１，１２，１３の前後に設けられたＦＦ２１，
２２，２３，２４に対して、入力端子３０に与えられる
クロック信号ＣＬＫを供給するための回路である。
【００３５】論理回路ブロック１１〜１３の内、論理回
路ブロック１２は、複雑な演算のために処理時間を多く
必要とし、動作上のクリティカルパスとなるクリティカ
ルブロックである。一方、論理回路ブロック１１，１３
は、論理回路ブロック１２に比べて処理時間の短いブロ
ックである。
路ブロック１２は、複雑な演算のために処理時間を多く
必要とし、動作上のクリティカルパスとなるクリティカ
ルブロックである。一方、論理回路ブロック１１，１３
は、論理回路ブロック１２に比べて処理時間の短いブロ
ックである。
【００３６】各ＦＦ２１〜２４は、クロック端子Ｃに与
えられるクロック信号のライズエッジで、データ端子Ｄ
に与えれている信号をラッチして、出力端子Ｄから出力
するものである。ＦＦ２１の出力側に論理回路ブロック
１１の入力側が接続され、この論理回路ブロック１１の
出力側が、ＦＦ２２の入力側に接続されている。同様
に、ＦＦ２２の出力側に論理回路ブロック１２が接続さ
れ、この論理回路ブロック１２の出力側が、ＦＦ２３の
入力側に接続されている。更に、ＦＦ２３の出力側に論
理回路ブロック１３が接続され、この論理回路ブロック
１３の出力側が、ＦＦ２４の入力側に接続されている。
えられるクロック信号のライズエッジで、データ端子Ｄ
に与えれている信号をラッチして、出力端子Ｄから出力
するものである。ＦＦ２１の出力側に論理回路ブロック
１１の入力側が接続され、この論理回路ブロック１１の
出力側が、ＦＦ２２の入力側に接続されている。同様
に、ＦＦ２２の出力側に論理回路ブロック１２が接続さ
れ、この論理回路ブロック１２の出力側が、ＦＦ２３の
入力側に接続されている。更に、ＦＦ２３の出力側に論
理回路ブロック１３が接続され、この論理回路ブロック
１３の出力側が、ＦＦ２４の入力側に接続されている。
【００３７】クロック信号供給回路は、入力端子３０
と、この入力端子３０に接続されたクロック信号線３１
と、このクロック信号線３１の分岐点Ｎ１，Ｎ２，Ｎ
３，Ｎ４からそれぞれ分岐して、ＦＦ２１〜２４の各ク
ロック端子Ｃにクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬ
Ｋ３，ＣＬＫ４を供給する遅延バッファ４１，４２，４
３，４４で構成されている。
と、この入力端子３０に接続されたクロック信号線３１
と、このクロック信号線３１の分岐点Ｎ１，Ｎ２，Ｎ
３，Ｎ４からそれぞれ分岐して、ＦＦ２１〜２４の各ク
ロック端子Ｃにクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬ
Ｋ３，ＣＬＫ４を供給する遅延バッファ４１，４２，４
３，４４で構成されている。
【００３８】遅延バッファ４１は、分岐点Ｎ１とＦＦ２
１のクロック端子Ｃの間を接続するもので、バッファ４
１ａ，４１ｂとキャパシタ４１ｘで構成されている。分
岐点Ｎ１にバッファ４１ａが接続され、このバッファ４
１ａの出力側と接地電位ＧＮＤ間には、遅延素子として
キャパシタ４１ｘが接続されている。更にバッファ４１
ａの出力側は、波形整形素子を兼ねたバッファ４１ｂを
介してＦＦ２１のクロック端子Ｃに接続されている。
１のクロック端子Ｃの間を接続するもので、バッファ４
１ａ，４１ｂとキャパシタ４１ｘで構成されている。分
岐点Ｎ１にバッファ４１ａが接続され、このバッファ４
１ａの出力側と接地電位ＧＮＤ間には、遅延素子として
キャパシタ４１ｘが接続されている。更にバッファ４１
ａの出力側は、波形整形素子を兼ねたバッファ４１ｂを
介してＦＦ２１のクロック端子Ｃに接続されている。
【００３９】遅延バッファ４２は、分岐点Ｎ２とＦＦ２
２のクロック端子Ｃの間を接続するもので、遅延バッフ
ァ４１と同様に、バッファ４２ａ，４２ｂと、遅延素子
としてのキャパシタ４２ｘで構成されている。分岐点Ｎ
２にバッファ４２ａが接続され、このバッファ４２ａの
出力側と接地電位ＧＮＤ間にはキャパシタ４２ｘが接続
されている。更にバッファ４２ａの出力側は、バッファ
４２ｂを介してＦＦ２２のクロック端子Ｃに接続されて
いる。
２のクロック端子Ｃの間を接続するもので、遅延バッフ
ァ４１と同様に、バッファ４２ａ，４２ｂと、遅延素子
としてのキャパシタ４２ｘで構成されている。分岐点Ｎ
２にバッファ４２ａが接続され、このバッファ４２ａの
出力側と接地電位ＧＮＤ間にはキャパシタ４２ｘが接続
されている。更にバッファ４２ａの出力側は、バッファ
４２ｂを介してＦＦ２２のクロック端子Ｃに接続されて
いる。
【００４０】遅延バッファ４３は、分岐点Ｎ３とＦＦ２
３のクロック端子Ｃの間を接続するもので、縦続接続さ
れた３個のバッファ４３ａ，４３ｂ，４３ｃで構成され
ている。
３のクロック端子Ｃの間を接続するもので、縦続接続さ
れた３個のバッファ４３ａ，４３ｂ，４３ｃで構成され
ている。
【００４１】遅延バッファ４４は、分岐点Ｎ４とＦＦ２
４のクロック端子Ｃの間を接続するもので、縦続接続さ
れた２個のバッファ４４ａ，４４ｂで構成されている。
４のクロック端子Ｃの間を接続するもので、縦続接続さ
れた２個のバッファ４４ａ，４４ｂで構成されている。
【００４２】各バッファ４１ａ〜４４ｂは、それぞれイ
ンバータを直列に２段接続したもので、論理回路ブロッ
ク１２等を構成する論理素子と同じプロセスで形成され
ている。バッファ４１ａ〜４４ｂにおけるクロック信号
の伝搬時間は、温度上昇に従って増加する特性を有して
おり、例えば、０．１６μｍルールで設計されたバッフ
ァ１個当たりの伝搬時間は、常温（２５℃）で０．５ｎ
ｓ、高温（１２５℃）で０．７ｎｓ程度である。
ンバータを直列に２段接続したもので、論理回路ブロッ
ク１２等を構成する論理素子と同じプロセスで形成され
ている。バッファ４１ａ〜４４ｂにおけるクロック信号
の伝搬時間は、温度上昇に従って増加する特性を有して
おり、例えば、０．１６μｍルールで設計されたバッフ
ァ１個当たりの伝搬時間は、常温（２５℃）で０．５ｎ
ｓ、高温（１２５℃）で０．７ｎｓ程度である。
【００４３】各遅延バッファ４１〜４４におけるクロッ
ク信号の伝搬時間は、これらを構成するバッファの数や
キャパシタの容量によって調整され、常温において各Ｆ
Ｆ２１〜２４に供給されるクロック信号ＣＬＫ１〜ＣＬ
Ｋ４の位相が等しくなるように設計されている。
ク信号の伝搬時間は、これらを構成するバッファの数や
キャパシタの容量によって調整され、常温において各Ｆ
Ｆ２１〜２４に供給されるクロック信号ＣＬＫ１〜ＣＬ
Ｋ４の位相が等しくなるように設計されている。
【００４４】図３（ａ），（ｂ）は、図１の動作の一例
を示す信号タイミング図であり、同図（ａ）は標準条件
時の動作を、同図（ｂ）は最悪条件時の動作を示してい
る。以下、この図３（ａ），（ｂ）を参照しつつ、図１
におけるクリティカルブロックである論理回路ブロック
１２を中心とする動作を、（１）標準条件時の動作と、
（２）最悪条件時の動作に分けて説明する。
を示す信号タイミング図であり、同図（ａ）は標準条件
時の動作を、同図（ｂ）は最悪条件時の動作を示してい
る。以下、この図３（ａ），（ｂ）を参照しつつ、図１
におけるクリティカルブロックである論理回路ブロック
１２を中心とする動作を、（１）標準条件時の動作と、
（２）最悪条件時の動作に分けて説明する。
【００４５】（１） 標準条件時の動作動作時の温度が
常温で電源電圧が基準の電圧である標準条件時には、各
遅延バッファ４１〜４４を介してＦＦ２１〜２４に供給
されるクロック信号ＣＬＫ１〜ＣＬＫ４の位相は、図３
（ａ）に示すように等しくなる。
常温で電源電圧が基準の電圧である標準条件時には、各
遅延バッファ４１〜４４を介してＦＦ２１〜２４に供給
されるクロック信号ＣＬＫ１〜ＣＬＫ４の位相は、図３
（ａ）に示すように等しくなる。
【００４６】ＦＦ２２のデータ端子Ｄに与えられたデー
タ信号は、クロック信号ＣＬＫ２のライズエッジ２Ａで
このＦＦ２２に取り込まれ、データ信号ＤＡＴ１として
出力端子Ｑから出力される。ＦＦ２２から出力されたデ
ータ信号ＤＡＴ１は、論理回路ブロック１２に与えられ
て所定の論理演算処理が施され、処理時間ＴＰＳの後、
演算結果のデータ信号ＤＡＴ２が出力される。データ信
号ＤＡＴ２は、ＦＦ２３のデータ端子Ｄに与えられる。
タ信号は、クロック信号ＣＬＫ２のライズエッジ２Ａで
このＦＦ２２に取り込まれ、データ信号ＤＡＴ１として
出力端子Ｑから出力される。ＦＦ２２から出力されたデ
ータ信号ＤＡＴ１は、論理回路ブロック１２に与えられ
て所定の論理演算処理が施され、処理時間ＴＰＳの後、
演算結果のデータ信号ＤＡＴ２が出力される。データ信
号ＤＡＴ２は、ＦＦ２３のデータ端子Ｄに与えられる。
【００４７】ＦＦ２３に入力されたデータ信号ＤＡＴ２
は、クロック信号ＣＬＫ３の次のライズエッジ３Ｂでこ
のＦＦ２３に取り込まれ、データ信号ＤＡＴ３として出
力端子Ｑから出力される。ＦＦ２３から出力されたデー
タ信号ＤＡＴ３は、後段の論理回路ブロック１３に与え
られる。
は、クロック信号ＣＬＫ３の次のライズエッジ３Ｂでこ
のＦＦ２３に取り込まれ、データ信号ＤＡＴ３として出
力端子Ｑから出力される。ＦＦ２３から出力されたデー
タ信号ＤＡＴ３は、後段の論理回路ブロック１３に与え
られる。
【００４８】標準条件時には、クロック信号ＣＬＫ２，
３の位相差はないので、クロック信号ＣＬＫ２のライズ
エッジ２Ｂと、クロック信号ＣＬＫ３のライズエッジ３
Ｂは同一タイミングである。従って、論理回路ブロック
１２の処理時間ＴＰＳが、クロック信号ＣＬＫの周期Ｔ
Ｃよりも短ければ、クロック信号ＣＬＫ３によって、デ
ータ信号ＤＡＴ２をＦＦ２３に取り込むことができる。
３の位相差はないので、クロック信号ＣＬＫ２のライズ
エッジ２Ｂと、クロック信号ＣＬＫ３のライズエッジ３
Ｂは同一タイミングである。従って、論理回路ブロック
１２の処理時間ＴＰＳが、クロック信号ＣＬＫの周期Ｔ
Ｃよりも短ければ、クロック信号ＣＬＫ３によって、デ
ータ信号ＤＡＴ２をＦＦ２３に取り込むことができる。
【００４９】（２） 最悪条件時の動作
動作状態における温度が例えば１２５℃の高温となり、
電源電圧が動作保証限度の最低電圧に低下するような最
悪条件になると、論理回路ブロック１１〜１３における
各演算時間は、標準条件時よりも増加する。
電源電圧が動作保証限度の最低電圧に低下するような最
悪条件になると、論理回路ブロック１１〜１３における
各演算時間は、標準条件時よりも増加する。
【００５０】温度上昇による演算時間の増加要因として
は、配線の電子移動度の低下による抵抗の増加、トラン
ジスタのチャネルの電荷移動度の低下によるチャネル抵
抗の増加、及びバッファのドライブ能力の低下等が挙げ
られる。また、電源電圧の低下による演算時間の増加要
因としては、トランジスタのＶｄｓ（ドレイン・ソース
間電圧）の低下によるドライブ能力の低下と、Ｖｄｓに
対する閾値電圧Ｖｔｈの割合の増加によって、ゲート電
圧が閾値電圧を越えるまでの時間が大きくなること等が
挙げられる。
は、配線の電子移動度の低下による抵抗の増加、トラン
ジスタのチャネルの電荷移動度の低下によるチャネル抵
抗の増加、及びバッファのドライブ能力の低下等が挙げ
られる。また、電源電圧の低下による演算時間の増加要
因としては、トランジスタのＶｄｓ（ドレイン・ソース
間電圧）の低下によるドライブ能力の低下と、Ｖｄｓに
対する閾値電圧Ｖｔｈの割合の増加によって、ゲート電
圧が閾値電圧を越えるまでの時間が大きくなること等が
挙げられる。
【００５１】このような要因により、最悪条件時におけ
るクリティカルパスである論理回路ブロック１２の演算
時間は、図３（ｂ）に示すように、増加分ΔＴＰが増え
てＴＰＳ＋ΔＴＰとなる。
るクリティカルパスである論理回路ブロック１２の演算
時間は、図３（ｂ）に示すように、増加分ΔＴＰが増え
てＴＰＳ＋ΔＴＰとなる。
【００５２】このような要因は、論理回路ブロック１２
と同じプロセスで形成された各遅延バッファ４１〜４４
中のバッファ４１ａ〜４４ｂにも影響し、最悪条件時に
は、これらのバッファ４１ａ〜４４ｂによるクロック信
号の伝搬時間も論理回路ブロック１２の演算時間と同様
に増加する。
と同じプロセスで形成された各遅延バッファ４１〜４４
中のバッファ４１ａ〜４４ｂにも影響し、最悪条件時に
は、これらのバッファ４１ａ〜４４ｂによるクロック信
号の伝搬時間も論理回路ブロック１２の演算時間と同様
に増加する。
【００５３】遅延バッファ４１〜４４の内、遅延バッフ
ァ４３，４４は、トランジスタによるバッファだけで構
成されているので、トランジスタ特有の遅延時間が発生
する。一方、遅延バッファ４１，４２は、バッファに加
えてキャパシタを遅延素子として使用しているので、ト
ランジスタ特有の遅延時間の増加が少なくなる。
ァ４３，４４は、トランジスタによるバッファだけで構
成されているので、トランジスタ特有の遅延時間が発生
する。一方、遅延バッファ４１，４２は、バッファに加
えてキャパシタを遅延素子として使用しているので、ト
ランジスタ特有の遅延時間の増加が少なくなる。
【００５４】これにより、最悪条件時のクロック信号の
遅延時間の増加は、遅延バッファ４１，４２で小さく、
遅延バッファ４３，４４で大きくなり、図３（ｂ）に示
すように、クロック信号ＣＬＫ２に対して、クロック信
号ＣＬＫ３がΔＴＣだけ遅れることになる。
遅延時間の増加は、遅延バッファ４１，４２で小さく、
遅延バッファ４３，４４で大きくなり、図３（ｂ）に示
すように、クロック信号ＣＬＫ２に対して、クロック信
号ＣＬＫ３がΔＴＣだけ遅れることになる。
【００５５】ＦＦ２２のデータ端子Ｄに与えられたデー
タ信号は、図３（ｂ）に示すように、クロック信号ＣＬ
Ｋ２のライズエッジ２ＣでこのＦＦ２２に取り込まれ、
データ信号ＤＡＴ１として出力端子Ｑから出力される。
ＦＦ２２から出力されたデータ信号ＤＡＴ１は、論理回
路ブロック１２に与えられて所定の論理演算処理が施さ
れ、処理時間ＴＰＳ＋ΔＴＰの後、演算結果のデータ信
号ＤＡＴ２が出力される。データ信号ＤＡＴ２は、ＦＦ
２３のデータ端子Ｄに与えられる。
タ信号は、図３（ｂ）に示すように、クロック信号ＣＬ
Ｋ２のライズエッジ２ＣでこのＦＦ２２に取り込まれ、
データ信号ＤＡＴ１として出力端子Ｑから出力される。
ＦＦ２２から出力されたデータ信号ＤＡＴ１は、論理回
路ブロック１２に与えられて所定の論理演算処理が施さ
れ、処理時間ＴＰＳ＋ΔＴＰの後、演算結果のデータ信
号ＤＡＴ２が出力される。データ信号ＤＡＴ２は、ＦＦ
２３のデータ端子Ｄに与えられる。
【００５６】ＦＦ２３に入力されたデータ信号ＤＡＴ２
は、クロック信号ＣＬＫ３の次のライズエッジ３Ｄでこ
のＦＦ２３に取り込まれ、データ信号ＤＡＴ３として出
力端子Ｑから出力される。ＦＦ２３から出力されたデー
タ信号ＤＡＴ３は、後段の論理回路ブロック１３に与え
られる。
は、クロック信号ＣＬＫ３の次のライズエッジ３Ｄでこ
のＦＦ２３に取り込まれ、データ信号ＤＡＴ３として出
力端子Ｑから出力される。ＦＦ２３から出力されたデー
タ信号ＤＡＴ３は、後段の論理回路ブロック１３に与え
られる。
【００５７】最悪条件時には、クロック信号ＣＬＫ３は
クロック信号ＣＬＫ２に対して、ΔＴＣだけ遅れるの
で、クロック信号ＣＬＫ２のライズエッジ２Ｃから、ク
ロック信号ＣＬＫ３のライズエッジ３Ｄまでの時間は、
クロック信号ＣＬＫの周期ＴＣよりもΔＴＣだけ長くな
る。従って、論理回路ブロック１２の処理時間がΔＴＰ
だけ増加しても、ＴＰＳ＋ΔＴＰ＜ＴＣ＋ΔＴＣであれ
ば、クロック信号ＣＬＫ３のライズエッジ３Ｄで、デー
タ信号ＤＡＴ２をＦＦ２３に取り込むことができる。
クロック信号ＣＬＫ２に対して、ΔＴＣだけ遅れるの
で、クロック信号ＣＬＫ２のライズエッジ２Ｃから、ク
ロック信号ＣＬＫ３のライズエッジ３Ｄまでの時間は、
クロック信号ＣＬＫの周期ＴＣよりもΔＴＣだけ長くな
る。従って、論理回路ブロック１２の処理時間がΔＴＰ
だけ増加しても、ＴＰＳ＋ΔＴＰ＜ＴＣ＋ΔＴＣであれ
ば、クロック信号ＣＬＫ３のライズエッジ３Ｄで、デー
タ信号ＤＡＴ２をＦＦ２３に取り込むことができる。
【００５８】以上のように、この第１の実施形態のクロ
ック信号供給回路は、クリティカルパスとなる論理回路
ブロック１２にデータ信号ＤＡＴ１を与えるＦＦ２２に
対して、キャパシタで遅延時間を調整してクロック信号
ＣＬＫ２を供給する遅延バッファ４２と、この論理回路
ブロック１２から出力されるデータ信号ＤＡＴ２を取り
込むＦＦ２３に対して、論理回路ブロック１２と同じプ
ロセスで形成されたトランジスタによって遅延時間を調
整してクロック信号ＣＬＫ３を供給する遅延バッファ４
３を有している。
ック信号供給回路は、クリティカルパスとなる論理回路
ブロック１２にデータ信号ＤＡＴ１を与えるＦＦ２２に
対して、キャパシタで遅延時間を調整してクロック信号
ＣＬＫ２を供給する遅延バッファ４２と、この論理回路
ブロック１２から出力されるデータ信号ＤＡＴ２を取り
込むＦＦ２３に対して、論理回路ブロック１２と同じプ
ロセスで形成されたトランジスタによって遅延時間を調
整してクロック信号ＣＬＫ３を供給する遅延バッファ４
３を有している。
【００５９】これにより、温度上昇や電源電圧の低下等
によって論理回路ブロック１２の処理時間が長くなって
も、この論理回路ブロック１２の処理結果を取り込むた
めのクロック信号ＣＬＫ３も遅延するので、各種条件の
ばらつきによる動作速度の低下が抑制され、最悪条件下
での性能低下を少なくすることができるという利点があ
る。
によって論理回路ブロック１２の処理時間が長くなって
も、この論理回路ブロック１２の処理結果を取り込むた
めのクロック信号ＣＬＫ３も遅延するので、各種条件の
ばらつきによる動作速度の低下が抑制され、最悪条件下
での性能低下を少なくすることができるという利点があ
る。
【００６０】（第２の実施形態）
【００６１】図４は、本発明の第２の実施形態を示すク
ロック信号供給回路の構成図であり、図１中の要素と共
通の要素には共通の符号が付されている。なお、この図
４では、クリティカルパスとなる論理回路ブロック１２
とその前後のＦＦ２２，２３に対するクロック信号供給
回路のみを示している。
ロック信号供給回路の構成図であり、図１中の要素と共
通の要素には共通の符号が付されている。なお、この図
４では、クリティカルパスとなる論理回路ブロック１２
とその前後のＦＦ２２，２３に対するクロック信号供給
回路のみを示している。
【００６２】クロック信号線３１の分岐点Ｎ３には、図
１と同様に、ゲート長が０．１６μのトランジスタによ
る３個のバッファ４３ａ〜４３ｃで構成された遅延バッ
ファ４３が接続され、この遅延バッファ４３の出力側が
ＦＦ２３のクロック端子Ｃに接続されている。
１と同様に、ゲート長が０．１６μのトランジスタによ
る３個のバッファ４３ａ〜４３ｃで構成された遅延バッ
ファ４３が接続され、この遅延バッファ４３の出力側が
ＦＦ２３のクロック端子Ｃに接続されている。
【００６３】一方、クロック信号線３１の分岐点Ｎ２に
は、ゲート長の長い（例えば、０．８μｍ以上）トラン
ジスタで構成された３個のバッファ５０ａ〜５０ｃを縦
続接続した遅延バッファ５０が接続され、この遅延バッ
ファ５０の出力側がＦＦ２２のクロック端子Ｃに接続さ
れている。
は、ゲート長の長い（例えば、０．８μｍ以上）トラン
ジスタで構成された３個のバッファ５０ａ〜５０ｃを縦
続接続した遅延バッファ５０が接続され、この遅延バッ
ファ５０の出力側がＦＦ２２のクロック端子Ｃに接続さ
れている。
【００６４】各遅延バッファ４３，５０によるクロック
信号の伝搬時間は、これらを構成するバッファの数によ
って調整され、標準条件下で各ＦＦ２２，２３に供給さ
れるクロック信号ＣＬＫ２，ＣＬＫ３の位相が等しくな
るように設計されている。
信号の伝搬時間は、これらを構成するバッファの数によ
って調整され、標準条件下で各ＦＦ２２，２３に供給さ
れるクロック信号ＣＬＫ２，ＣＬＫ３の位相が等しくな
るように設計されている。
【００６５】このように設計されたクロック信号供給回
路の製造プロセス時のばらつきについて説明する。
路の製造プロセス時のばらつきについて説明する。
【００６６】プロセス変動による動作速度低下の原因と
しては、トランジスタのゲート酸化膜が厚くなって閾値
電圧が高くなること、ゲート膜が太く仕上がってゲート
長が増加してチャネル抵抗が増加すること、及びチャネ
ル中のキャリアの減少によるチャネル抵抗の増加等が挙
げられる。この内、ゲート膜の太さ（即ち、ゲート長）
に関しては、設計された目標のゲート長が長いほどプロ
セス変動による誤差の割合が小さくなる。
しては、トランジスタのゲート酸化膜が厚くなって閾値
電圧が高くなること、ゲート膜が太く仕上がってゲート
長が増加してチャネル抵抗が増加すること、及びチャネ
ル中のキャリアの減少によるチャネル抵抗の増加等が挙
げられる。この内、ゲート膜の太さ（即ち、ゲート長）
に関しては、設計された目標のゲート長が長いほどプロ
セス変動による誤差の割合が小さくなる。
【００６７】このため、製造プロセスのばらつきによっ
てゲート膜が太くなった場合、論理回路ブロック１２に
おける処理時間は標準状態での処理時間ＴＰＳに対し
て、ΔＴＰだけ増加する。また、これと同時に形成され
る遅延バッファ４３におけるクロック信号の遅延時間も
ΔＴＣだけ増加する。一方、遅延バッファ５０内のバッ
ファ５０ａ〜５０ｃのゲート長は長く設計されているの
で、製造プロセスのばらつきによる遅延時間の増加は僅
少である。
てゲート膜が太くなった場合、論理回路ブロック１２に
おける処理時間は標準状態での処理時間ＴＰＳに対し
て、ΔＴＰだけ増加する。また、これと同時に形成され
る遅延バッファ４３におけるクロック信号の遅延時間も
ΔＴＣだけ増加する。一方、遅延バッファ５０内のバッ
ファ５０ａ〜５０ｃのゲート長は長く設計されているの
で、製造プロセスのばらつきによる遅延時間の増加は僅
少である。
【００６８】従って、製造プロセスのばらつきによって
論理回路ブロック１２の処理時間がΔＴＰだけ増加して
も、ＴＰＳ＋ΔＴＰ＜ＴＣ＋ΔＴＣであれば、クロック
信号ＣＬＫ３によって、データ信号ＤＡＴ２をＦＦ２３
に取り込むことができる。
論理回路ブロック１２の処理時間がΔＴＰだけ増加して
も、ＴＰＳ＋ΔＴＰ＜ＴＣ＋ΔＴＣであれば、クロック
信号ＣＬＫ３によって、データ信号ＤＡＴ２をＦＦ２３
に取り込むことができる。
【００６９】以下、本実施形態の遅延バッファ５０を構
成するトランジスタのゲート長の求め方について、例を
挙げて説明する。
成するトランジスタのゲート長の求め方について、例を
挙げて説明する。
【００７０】例えば、このクロック信号供給回路を含む
半導体論理回路において、回路を構成するトランジスタ
の最小ゲート長を０．１６μｍ、入力端子３０に入力さ
れるクロック信号ＣＬＫの周期を１０ｎｓ、入力端子３
０に入力されたクロック信号ＣＬＫがＦＦ２２，２３の
クロック端子Ｃに到達するまでの時間を３ｎｓ、最小ゲ
ート長における寸法の増減率（ばらつき）を１０％と
し、最小のゲート長のトランジスタによって論理ブロッ
ク１２と遅延バッファ４３を構成する場合、標準条件下
において、クロック信号ＣＬＫが、入力端子３０からゲ
ート長の長いトランジスタで構成された遅延バッファ５
０を介してＦＦ２２のクロック端子Ｃに到達するまでの
時間、及び入力端子３０からＦＦ２３のクロック端子Ｃ
に到達するまでの時間は共に３ｎｓとなるように設計さ
れる。
半導体論理回路において、回路を構成するトランジスタ
の最小ゲート長を０．１６μｍ、入力端子３０に入力さ
れるクロック信号ＣＬＫの周期を１０ｎｓ、入力端子３
０に入力されたクロック信号ＣＬＫがＦＦ２２，２３の
クロック端子Ｃに到達するまでの時間を３ｎｓ、最小ゲ
ート長における寸法の増減率（ばらつき）を１０％と
し、最小のゲート長のトランジスタによって論理ブロッ
ク１２と遅延バッファ４３を構成する場合、標準条件下
において、クロック信号ＣＬＫが、入力端子３０からゲ
ート長の長いトランジスタで構成された遅延バッファ５
０を介してＦＦ２２のクロック端子Ｃに到達するまでの
時間、及び入力端子３０からＦＦ２３のクロック端子Ｃ
に到達するまでの時間は共に３ｎｓとなるように設計さ
れる。
【００７１】また、論理回路ブロック１２における処理
時間ＴＰＳは、最悪条件下（例えば、最小ゲート長が１
０％増加した場合）において、１０ｎｓ以内となるよう
に設計するため、標準条件下では１０％のゲート長の増
加分を加味し、９．０９ｎｓ程度になるように設計され
る。
時間ＴＰＳは、最悪条件下（例えば、最小ゲート長が１
０％増加した場合）において、１０ｎｓ以内となるよう
に設計するため、標準条件下では１０％のゲート長の増
加分を加味し、９．０９ｎｓ程度になるように設計され
る。
【００７２】最悪条件下においては、論理回路ブロック
１２や遅延バッファ４３を構成するトランジスタのゲー
ト長は、最小ゲート長の１０％、つまり約０．０１６μ
ｍ程度長くなる。即ち、最小ゲート長を有するトランジ
スタで構成される論理回路ブロック１２や遅延バッファ
４３では、ゲート長が０．１７６μｍとなり、標準条件
下におけるゲート長に比べて１０％長くなる。これに対
し、最小ゲート長よりも約５倍（０．８μｍ）長いゲー
ト長で設計されたトランジスタで構成される遅延バッフ
ァ５０では、ゲート長は０．８１６μｍとなり、標準条
件下におけるゲート長に比べて２％しか長くならない。
１２や遅延バッファ４３を構成するトランジスタのゲー
ト長は、最小ゲート長の１０％、つまり約０．０１６μ
ｍ程度長くなる。即ち、最小ゲート長を有するトランジ
スタで構成される論理回路ブロック１２や遅延バッファ
４３では、ゲート長が０．１７６μｍとなり、標準条件
下におけるゲート長に比べて１０％長くなる。これに対
し、最小ゲート長よりも約５倍（０．８μｍ）長いゲー
ト長で設計されたトランジスタで構成される遅延バッフ
ァ５０では、ゲート長は０．８１６μｍとなり、標準条
件下におけるゲート長に比べて２％しか長くならない。
【００７３】この結果、最小ゲート長を有するとランジ
スタで構成される論理ブロック１２や遅延バッファ４３
では、共に標準条件下における処理時間に比べて約１０
％処理時間が増加し、論理回路ブロック１２における処
理時間ＴＰＳは１０ｎｓ程度、入力端子３０からＦＦ２
３のクロック端子Ｃまでの遅延時間は３．３ｎｓ程度と
なる。これに対し、ゲート長の長いトランジスタで構成
される遅延バッファ５０では、標準条件下における遅延
時間に比べて約２％程度遅延時間が増加し、入力端子３
０からＦＦ２２のクロック端子Ｃまでの遅延時間は３．
０６ｎｓ程度となる。
スタで構成される論理ブロック１２や遅延バッファ４３
では、共に標準条件下における処理時間に比べて約１０
％処理時間が増加し、論理回路ブロック１２における処
理時間ＴＰＳは１０ｎｓ程度、入力端子３０からＦＦ２
３のクロック端子Ｃまでの遅延時間は３．３ｎｓ程度と
なる。これに対し、ゲート長の長いトランジスタで構成
される遅延バッファ５０では、標準条件下における遅延
時間に比べて約２％程度遅延時間が増加し、入力端子３
０からＦＦ２２のクロック端子Ｃまでの遅延時間は３．
０６ｎｓ程度となる。
【００７４】つまり、本実施形態のクロック信号供給回
路によれば、最悪条件下における論理回路ブロック１２
は、クロック信号ＣＬＫの周期１０ｎｓに入力端子３０
からＦＦ２３のクロック端子Ｃまでの遅延時間（３．３
ｎｓ）から、入力端子３０からＦＦ２２のクロック端子
Ｃまでの遅延時間（３．０６ｎｓ）の差（０．２４ｎ
ｓ）を加えた時間（１０．２４ｎｓ）内に処理が行われ
るように設計すれば良い。従って、標準条件下における
論理回路ブロック１２の処理時間ＴＰＳは、９．３１ｎ
ｓ程度に設計すれば良い。
路によれば、最悪条件下における論理回路ブロック１２
は、クロック信号ＣＬＫの周期１０ｎｓに入力端子３０
からＦＦ２３のクロック端子Ｃまでの遅延時間（３．３
ｎｓ）から、入力端子３０からＦＦ２２のクロック端子
Ｃまでの遅延時間（３．０６ｎｓ）の差（０．２４ｎ
ｓ）を加えた時間（１０．２４ｎｓ）内に処理が行われ
るように設計すれば良い。従って、標準条件下における
論理回路ブロック１２の処理時間ＴＰＳは、９．３１ｎ
ｓ程度に設計すれば良い。
【００７５】上述した条件において、このクロック供給
回路を用いれば、論理回路ブロック１２における処理時
間ＴＰＳを約０．２２ｎｓ長く設計することができるよ
うになり、設計に要する時間を短縮することができる。
回路を用いれば、論理回路ブロック１２における処理時
間ＴＰＳを約０．２２ｎｓ長く設計することができるよ
うになり、設計に要する時間を短縮することができる。
【００７６】また、トランジスタのＩｄ（ドレイン電
流）−Ｖｄ（ドレイン電圧）特性における飽和領域の電
流は、ゲート長の長いものの方が、ゲート長の短いもの
に比べてより一定の値となるため、ゲート長が長いほど
電源電圧の低下の影響が少ないという特徴がある。
流）−Ｖｄ（ドレイン電圧）特性における飽和領域の電
流は、ゲート長の長いものの方が、ゲート長の短いもの
に比べてより一定の値となるため、ゲート長が長いほど
電源電圧の低下の影響が少ないという特徴がある。
【００７７】以上のように、この第２の実施形態のクロ
ック信号供給回路は、クリティカルパスとなる論理回路
ブロック１２にデータ信号ＤＡＴ１を与えるＦＦ２２に
対して、ゲート長の長いトランジスタによって遅延時間
を調整してクロック信号ＣＬＫ２を供給する遅延バッフ
ァ５０と、この論理回路ブロック１２から出力されるデ
ータ信号ＤＡＴ２を取り込むＦＦ２３に対して、論理回
路ブロック１２と同じレベルのゲート長で形成されたト
ランジスタによって遅延時間を調整してクロック信号Ｃ
ＬＫ３を供給する遅延バッファ４３を有している。
ック信号供給回路は、クリティカルパスとなる論理回路
ブロック１２にデータ信号ＤＡＴ１を与えるＦＦ２２に
対して、ゲート長の長いトランジスタによって遅延時間
を調整してクロック信号ＣＬＫ２を供給する遅延バッフ
ァ５０と、この論理回路ブロック１２から出力されるデ
ータ信号ＤＡＴ２を取り込むＦＦ２３に対して、論理回
路ブロック１２と同じレベルのゲート長で形成されたト
ランジスタによって遅延時間を調整してクロック信号Ｃ
ＬＫ３を供給する遅延バッファ４３を有している。
【００７８】これにより、製造プロセスのばらつきや、
電源電圧の低下等によって論理回路ブロック１２の処理
時間が長くなっても、この論理回路ブロック１２の処理
結果を取り込むためのクロック信号ＣＬＫ３も遅延する
ので、第１の実施形態と同様の利点がある。
電源電圧の低下等によって論理回路ブロック１２の処理
時間が長くなっても、この論理回路ブロック１２の処理
結果を取り込むためのクロック信号ＣＬＫ３も遅延する
ので、第１の実施形態と同様の利点がある。
【００７９】更に、キャパシタによる遅延時間の調整よ
りも、ゲート長を長くして遅延時間を調整する方が、シ
ミュレーション等による設計が容易であり、かつ現時点
の製造技術で高い精度が得られるという利点がある。
りも、ゲート長を長くして遅延時間を調整する方が、シ
ミュレーション等による設計が容易であり、かつ現時点
の製造技術で高い精度が得られるという利点がある。
【００８０】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。
【００８１】（ａ） 各遅延バッファ４１〜４４，５０
におけるバッファの数は、一例であり、クロック信号線
３１の引き回し状態やＦＦ２１〜２４の位置、及び各バ
ッファの遅延時間等に応じて決定する必要がある。
におけるバッファの数は、一例であり、クロック信号線
３１の引き回し状態やＦＦ２１〜２４の位置、及び各バ
ッファの遅延時間等に応じて決定する必要がある。
【００８２】（ｂ） 図１のクロック信号供給回路は、
３段の論理回路ブロック１１〜１３にデータの受け渡し
を行う４個のＦＦ２１〜２４に対して、クロック信号Ｃ
ＬＫを供給するものであるが、論理回路ブロックの数は
これに制限されない。
３段の論理回路ブロック１１〜１３にデータの受け渡し
を行う４個のＦＦ２１〜２４に対して、クロック信号Ｃ
ＬＫを供給するものであるが、論理回路ブロックの数は
これに制限されない。
【００８３】クリティカルブロックの前段側にあるＦＦ
に対して、遅延時間の変動が少ない遅延バッファを介し
てクロック信号ＣＬＫを供給し、このクリティカルブロ
ックの後段側にあるＦＦに対して、遅延時間の変動が大
きな遅延バッファを介してクロック信号ＣＬＫを供給す
るように構成すれば良い。
に対して、遅延時間の変動が少ない遅延バッファを介し
てクロック信号ＣＬＫを供給し、このクリティカルブロ
ックの後段側にあるＦＦに対して、遅延時間の変動が大
きな遅延バッファを介してクロック信号ＣＬＫを供給す
るように構成すれば良い。
【００８４】
【００８５】以上詳細に説明したように、第１の発明で
は、クリティカルブロックにデータを渡す第１のＦＦに
対して、遅延時間の変動が少ない遅延素子でクロック信
号を供給する第１の遅延バッファと、このクリティカル
ブロックからデータを受け取る第２のＦＦに対して、こ
のクリティカルブロックと同程度の遅延時間の変動を有
する遅延素子でクロック信号を供給する第２の遅延バッ
ファを備えている。これにより、動作環境の変化等によ
って、クリティカルブロックの処理時間が増加しても、
同時に第２のＦＦに供給されるクロック信号も遅延する
ので、各種条件のばらつきによる動作速度の低下が抑制
され、最悪条件下での性能低下を少なくすることができ
る。
は、クリティカルブロックにデータを渡す第１のＦＦに
対して、遅延時間の変動が少ない遅延素子でクロック信
号を供給する第１の遅延バッファと、このクリティカル
ブロックからデータを受け取る第２のＦＦに対して、こ
のクリティカルブロックと同程度の遅延時間の変動を有
する遅延素子でクロック信号を供給する第２の遅延バッ
ファを備えている。これにより、動作環境の変化等によ
って、クリティカルブロックの処理時間が増加しても、
同時に第２のＦＦに供給されるクロック信号も遅延する
ので、各種条件のばらつきによる動作速度の低下が抑制
され、最悪条件下での性能低下を少なくすることができ
る。
【００８６】第２の発明によれば、第１の発明における
第１の遅延バッファを、キャパシタによる遅延素子を用
いて構成している。これにより、回路の簡素化を図るこ
とができる。
第１の遅延バッファを、キャパシタによる遅延素子を用
いて構成している。これにより、回路の簡素化を図るこ
とができる。
【００８７】第３の発明によれば、第１の発明における
第２の遅延バッファを、クリティカルブロック中のトラ
ンジスタのゲート長と同程度のゲート長を有するトラン
ジスタを用いて構成し、第１の遅延バッファを、第２の
遅延バッファのトランジスタよりも長いゲート長を有す
るトランジスタを用いて構成している。これにより、キ
ャパシタを用いた第２の発明よりも、シミュレーション
等による設計が容易で、かつ現時点の製造技術で高い精
度を得ることができる。
第２の遅延バッファを、クリティカルブロック中のトラ
ンジスタのゲート長と同程度のゲート長を有するトラン
ジスタを用いて構成し、第１の遅延バッファを、第２の
遅延バッファのトランジスタよりも長いゲート長を有す
るトランジスタを用いて構成している。これにより、キ
ャパシタを用いた第２の発明よりも、シミュレーション
等による設計が容易で、かつ現時点の製造技術で高い精
度を得ることができる。
【００８８】第４の発明によれば、処理時間が長い第１
論理回路ブロックにデータを出力する第１ラッチ回路に
対して、この第１論理回路ブロックよりも小さな遅延時
間の変動を有する遅延素子でクロック信号を供給する第
１遅延バッファと、この第１論理回路ブロックから出力
されたデータが入力される第２ラッチ回路に対して、こ
の第１論理回路ブロックと同程度の遅延時間の変動を有
する遅延素子でクロック信号を供給する第２遅延バッフ
ァを備えている。これにより、動作環境の変化等によっ
て、第１論理回路ブロックの処理時間が増加しても、同
時に第２ラッチ回路に供給されるクロック信号も遅延す
るので、各種条件のばらつきによる動作速度の低下が抑
制され、性能低下を少なくすることができる。
論理回路ブロックにデータを出力する第１ラッチ回路に
対して、この第１論理回路ブロックよりも小さな遅延時
間の変動を有する遅延素子でクロック信号を供給する第
１遅延バッファと、この第１論理回路ブロックから出力
されたデータが入力される第２ラッチ回路に対して、こ
の第１論理回路ブロックと同程度の遅延時間の変動を有
する遅延素子でクロック信号を供給する第２遅延バッフ
ァを備えている。これにより、動作環境の変化等によっ
て、第１論理回路ブロックの処理時間が増加しても、同
時に第２ラッチ回路に供給されるクロック信号も遅延す
るので、各種条件のばらつきによる動作速度の低下が抑
制され、性能低下を少なくすることができる。
【００８９】第５の発明によれば、第４の発明における
第１論理回路ブロックを、半導体論理回路を構成する複
数の論理回路ブロックの内で最も処理時間の長い論理回
路ブロックとしている。これにより、クリティカルブロ
ックにおける最悪条件下での性能低下を少なくすること
ができる。
第１論理回路ブロックを、半導体論理回路を構成する複
数の論理回路ブロックの内で最も処理時間の長い論理回
路ブロックとしている。これにより、クリティカルブロ
ックにおける最悪条件下での性能低下を少なくすること
ができる。
【００９０】第６の発明によれば、第４の発明における
第１遅延バッファを、キャパシタによる遅延素子を用い
て構成している。これにより、回路の簡素化を図ること
ができる。
第１遅延バッファを、キャパシタによる遅延素子を用い
て構成している。これにより、回路の簡素化を図ること
ができる。
【００９１】第７の発明によれば、第４の発明における
第２遅延バッファを、第１論理回路ブロック中のトラン
ジスタのゲート長と同程度のゲート長を有するトランジ
スタを用いて構成し、第１遅延バッファを、第２遅延バ
ッファのトランジスタよりも長いゲート長を有するトラ
ンジスタを用いて構成している。これにより、キャパシ
タを用いた第６の発明よりも、現時点の製造技術で高い
精度を得ることができる。
第２遅延バッファを、第１論理回路ブロック中のトラン
ジスタのゲート長と同程度のゲート長を有するトランジ
スタを用いて構成し、第１遅延バッファを、第２遅延バ
ッファのトランジスタよりも長いゲート長を有するトラ
ンジスタを用いて構成している。これにより、キャパシ
タを用いた第６の発明よりも、現時点の製造技術で高い
精度を得ることができる。
【００９２】第８の発明によれば、第７の発明における
第２遅延バッファを構成するトランジスタに、半導体論
理回路におけるトランジスタの内でゲート長の最小寸法
のものを用いている。更に、第１遅延バッファを構成す
るトランジスタのゲート長を、該最小寸法の寸法増減
率、クロック信号の周期、クロック信号線におけるクロ
ック信号の伝搬時間によって決定している。これによ
り、シミュレーション等による設計が容易で、かつ現時
点の製造技術で高い精度を得ることができる。
第２遅延バッファを構成するトランジスタに、半導体論
理回路におけるトランジスタの内でゲート長の最小寸法
のものを用いている。更に、第１遅延バッファを構成す
るトランジスタのゲート長を、該最小寸法の寸法増減
率、クロック信号の周期、クロック信号線におけるクロ
ック信号の伝搬時間によって決定している。これによ
り、シミュレーション等による設計が容易で、かつ現時
点の製造技術で高い精度を得ることができる。
【図１】本発明の第１の実施形態を示すクロック信号供
給回路の構成図である。
給回路の構成図である。
【図２】従来の論理回路におけるクロック信号供給回路
の一部を示す構成図である。
の一部を示す構成図である。
【図３】図１の動作の一例を示す信号タイミング図であ
る。
る。
【図４】本発明の第２の実施形態を示すクロック信号供
給回路の構成図である。
給回路の構成図である。
１１〜１３ 論理回路ブロック
２１〜２４ ＦＦ（フリップフロップ）
３０ 入力端子
３１ クロック信号線
４１〜４４，５０ 遅延バッファ
４２ａ，４２ｂ，４３ａ〜４３ｃ，５０ａ〜５０ｃ
バッファ ４２ｘ キャパシタ
バッファ ４２ｘ キャパシタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/10
G06F 1/12
Claims (8)
- 【請求項１】 半導体論理回路を構成する複数の論理回
路ブロック間でデータの受け渡しを行う複数のフリップ
フロップに、共通のクロック信号を供給するクロック信
号供給回路において、 前記複数の論理回路ブロックの内で処理時間が一番長い
クリティカルブロックにデータを渡す第１のフリップフ
ロップに対して、動作環境または製造プロセスによる遅
延時間の変動が該クリティカルブロックにおける変動よ
りも少ない遅延素子によって前記クロック信号を供給す
る第１の遅延バッファと、 前記クリティカルブロックからデータを受け取る第２の
フリップフロップに対して、動作環境または製造プロセ
スによる遅延時間の変動が該クリティカルブロックにお
ける変動と同程度の遅延素子によって前記クロック信号
を供給する第２の遅延バッファとを、 備えたことを特徴とするクロック信号供給回路。 - 【請求項２】 前記第１の遅延バッファは、キャパシタ
を用いた遅延素子を有することを特徴とする請求項１記
載のクロック信号供給回路。 - 【請求項３】 前記第２の遅延バッファは、前記クリテ
ィカルブロック中のトランジスタのゲート長と同程度の
ゲート長を有するトランジスタによる遅延素子を有し、 前記第１の遅延バッファは、前記第２の遅延バッファの
トランジスタよりも長いゲート長を有するトランジスタ
による遅延素子を有する、 ことを特徴とする請求項１記載のクロック信号供給回
路。 - 【請求項４】 半導体論理回路を構成する第１論理回路
ブロックと、 前記第１論理回路ブロックと共に前記半導体論理回路を
構成し、該第１論理回路ブロックの処理時間よりも短い
処理時間で処理を行う第２論理回路ブロックと、 前記第１論理回路ブロックへデータを出力する第１ラッ
チ回路と、 前記第１論理回路ブロックから出力されたデータを入力
し、前記第２論理回路ブロックへデータを出力する第２
ラッチ回路と、 前記第１ラッチ回路及び前記第２ラッチ回路のそれぞれ
に設けられたクロック端子と、 前記２つのクロック端子に接続されると共に、クロック
信号が入力されるクロック信号線と、 前記クロック信号線と前記第１ラッチ回路との間に接続
され、動作環境または製造プロセスの変動に伴う処理時
間の増減が、前記第１論理回路ブロックにおける動作環
境または製造プロセスの変動に伴う処理時間の増減より
も小さい遅延素子で構成された第１遅延バッファと、 前記クロック信号線と前記第２ラッチ回路との間に接続
され、動作環境または製造プロセスの変動に伴う処理時
間の増減が、少なくとも前記第１論理回路ブロックにお
ける動作環境または製造プロセスの変動に伴う処理時間
の増減とほぼ同程度である遅延素子で構成された第２遅
延バッファとを、 備えたことを特徴とするクロック信号供給回路。 - 【請求項５】 請求項４記載のクロック信号供給回路に
おいて、前記第１論理回路ブロックは、前記半導体論理
回路を構成する複数の論理回路ブロックの内で最も処理
時間の長い論理ブロックであることを特徴とするクロッ
ク信号供給回路。 - 【請求項６】 請求項４記載のクロック信号供給回路に
おいて、前記第１遅延バッファは、キャパシタからなる
遅延素子を含むことを特徴とするクロック信号供給回
路。 - 【請求項７】 請求項４記載のクロック信号供給回路に
おいて、前記第２遅延バッファは、前記第１論理回路ブ
ロックを構成するトランジスタのゲート長とほぼ同程度
のゲート長を有するトランジスタからなる遅延素子を含
み、前記第１遅延バッファは、前記第１論理回路ブロッ
クを構成するトランジスタのゲート長よりも長いゲート
長を有するトランジスタからなる遅延素子を含むことを
特徴とするクロック信号供給回路。 - 【請求項８】 請求項７記載のクロック信号供給回路に
おいて、前記第２遅延バッファを構成するトランジスタ
のゲート長は、前記半導体論理回路を構成するトランジ
スタのゲート長の最小寸法であり、前記第１遅延バッフ
ァを構成する遅延素子のゲート長は、前記最小寸法のゲ
ートの寸法増減率と、前記クロック信号の周期と、前記
クロック信号線へ該クロック信号が入力されてから前記
ラッチ回路のクロック端子に入力されるまでの時間とに
基づいて決定されることを特徴とするクロック信号供給
回路。
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|---|---|---|---|
| JP2002190763A JP3476453B1 (ja) | 2002-06-28 | 2002-06-28 | クロック信号供給回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002190763A JP3476453B1 (ja) | 2002-06-28 | 2002-06-28 | クロック信号供給回路 |
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| Publication Number | Publication Date |
|---|---|
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| JP2004038276A JP2004038276A (ja) | 2004-02-05 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002190763A Expired - Fee Related JP3476453B1 (ja) | 2002-06-28 | 2002-06-28 | クロック信号供給回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JP3476453B1 (ja) |
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