JPH0728553A

JPH0728553A - クロック発生回路、及びデータ処理装置

Info

Publication number: JPH0728553A
Application number: JP5195512A
Authority: JP
Inventors: Kazufumi Suzukawa; 一文鈴川; Takayuki Kuchiki; 隆之朽木; Kiyoshi Matsubara; 清松原
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1993-07-13
Filing date: 1993-07-13
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】本発明の目的は、ノンオーバラップ時間の変
動を抑えるための技術を提供することにある。【構成】クロック発生回路において、クロックを取込
んで第１クロックを形成するための第１回路１０Ａと、
クロックを反転するための反転回路ＩＮＶ３と、この反
転出力を取込んで第２クロックを形成するための第２回
路１０Ｂとを設け、さらに、入力されたクロックを遅延
するための遅延回路６と、定電流源を介してキャパシタ
の充放電を制御することによって遅延回路６の遅延量を
制御するための遅延量制御回路７とを含んで、第１回路
及び第２回路を形成することによって、クロック回路に
おける電源電圧や温度変動の依存性を低減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に内蔵
したクロック発生回路に適用して特に有効な技術に関
し、例えばシングルチップマイクロコンピュータのよう
なデータ処理装置のクロック発生回路に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】従来、シングルチップマイクロコンピュ
ータに内蔵されるクロック発生回路は、外付けの振動子
と接続される発振回路とその出力を（１／２）のｎ乗に
分周する分周器とで構成され、デューティ（１周期に対
するハイレベル期間の割合）５０パーセントのクロック
パルスを生成していた。上記クロック発生回路の例とし
て、平成元年１２月（株）日立製作所発行「Ｈ８／５３
２ＨＤ６４７５３２，ＨＤ６４３５３２８ハードウ
ェアマニュアル」第２版に記載されている。

【０００３】ところで、ノンオーバラップクロックによ
る同期制御方式は、安定な同期動作を実現するための最
も一般的な方式である。

【０００４】ノンオーバラップ２相クロック発生させる
従来技術としては、図５に示されるように、ゲート回路
（Ｇ１，Ｇ２，及びＧ３，Ｇ４）によって掲載される遅
延回路１２を用いるのが、一般的である。図６には当該
従来回路の動作タイミングが示される。

【０００５】入力クロックＣＫをインバータによって反
転させてクロックＣＫＢを生成し、インバータＧ１，Ｇ
２による遅延出力ＣＫ２ＤＢを生成し、それと上記入力
クロックＣＫとのアンド論理を得ることによって、入力
クロックＣＫと同相クロックの前縁を削り、第１クロッ
クＣＫ１を生成する。同様に、インバータＧ３，Ｇ４に
よる遅延出力ＣＫ１ＤＢを生成し、それと上記クロック
ＣＫＢとのアンド論理を得ることによって、入力クロッ
クＣＫと逆相クロックの前縁を削り、第２クロックＣＫ
２を生成する。

【０００６】

【発明が解決しようとする課題】ところで、ノンオーバ
ラップ２相クロックによる同期制御方式においては、ノ
ンオーバラップ２相クロックの時間の変動を可能な限り
抑える必要がある。このノンオーバラップ２相クロック
の変動幅は、プロセス変動や使用環境を考慮して１０ｎ
ｓ程度とられている。従って、システムが高速化される
ほど、ラッチから次のラッチまでの間で有効に使える論
理伝搬時間の割合が減少される。例えば、１０ＭＨｚの
クロックの場合、９０ｎｓが区間が有効な論理伝搬時間
とされ、これは１ステート１００ｎｓの場合の９０パー
セントに相当するが、有効論理伝搬時間は、クロック周
波数が２０ＭＨｚの場合には８０パーセントに、３０Ｍ
Ｈｚの場合には７０パーセントに、４０ＭＨｚの場合に
は６０パーセントに、それぞれ減少される。

【０００７】一般に、ゲート遅延時間は、電源電圧の低
下により、また、温度上昇により大幅に増加する。シス
テムの高速動作のため、論理伝搬時間は、低電圧、且つ
高温側で必要とされるが、上記従来例のようにゲート遅
延回路を利用してノンオーバラップ時間を形成する場合
には、ノンオーバラップ時間もこの条件で増加してしま
う。このことが、システムの高速化を阻害する主たる要
因とされるのが、本発明者によって見いだされた。

【０００８】本発明の目的は、電源電圧や温度変動に起
因する、ノンオーバラップ時間の変動を抑えるための技
術を提供することにある。

【０００９】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、クロック発生回路において、ク
ロックを取込んで第１クロックを形成するための第１回
路と、上記クロックを反転するための反転回路と、この
反転出力を取込んで第２クロックを形成するための第２
回路とを設け、さらに、入力されたクロックを遅延する
ための遅延回路と、定電流源を介してキャパシタの充放
電を制御することによって上記遅延回路の遅延量を制御
するための遅延量制御回路とを含んで、上記第１回路及
び第２回路を形成する。このとき、入力されたクロック
を１／２分周することによって、デューティ５０パーセ
ントのクロックを生成するための分周回路を、上記第１
回路及び第２回路の前段に配置することができる。ま
た、上記遅延制御回路は、上記キャパシタへの充電のた
めの第１定電流源と、上記キャパシタの放電のための第
２定電流源とを含み、この第１定電流源及び第２定電流
源の電流値を互いに異ならせることによって、デューテ
ィ５０パーセント未満のクロックを得るように構成する
ことができる。

【００１２】そして、上記のように構成されたクロック
発生回路と、このクロック発生回路で発生されたノンオ
ーバラップクロックに基づいて動作される複数の機能モ
ジュールとを含んでデータ処理装置を構成することがで
きる。

【００１３】

【作用】上記した手段によれば、上記遅延量制御回路
は、定電流源を介してキャパシタの充放電を制御するこ
とによって上記遅延回路の遅延量を制御し、このこと
が、遅延回路の温度依存性や電源電圧依存性を緩和する
ように作用し、ノンオーバラップ時間の変動を抑える。

【００１４】

【実施例】図４には本発明の一実施例であるシングルチ
ップマイクロコンピュータが示される。

【００１５】この実施例のシングルチップマイクロコン
ピュータ１は、ＣＰＵ１１、ＲＯＭ（リードオンリメモ
リ）１２、ＲＡＭ（ランダムアクセスメモリ）１３、Ｄ
ＭＡＣ（ダイレクトメモリアクセスコントローラ）１
４、ＢＵＳＣ（バスステートコントローラ）１５、ＩＮ
ＴＣ（割込みコントローラ）１６、ＳＣＩ（シリアルコ
ミュニケーションインタフェース）１７、ＴＩＭ（タイ
マユニット）１８、ＡＤＣ（アナログディジタルコンバ
ータ）１９、ＷＤＴ（ウォッチドッグタイマ）２０、Ｃ
ＰＧ（クロックパルスジェネレータ）２１、ポートＡ２
２、ポートＢ２３、ポートＣ２４、アドレスバッファ２
５、データ／アドレスバッファ２６などの複数の機能モ
ジュールから構成され、公知のＣＭＯＳ半導体製造技術
によって一つの半導体基板上に形成されている。

【００１６】ＣＰＵで実行されるプログラム命令は、Ｒ
ＯＭ１２だけでなくＲＡＭ１３にも格納することができ
るようになっている。また、ＲＡＭ１３は必しもＣＰＵ
と同一の半導体基板上に形成されている必要は無く、外
付けされて使用されてもよい。この場合に上記アドレス
バッファ２５、データ／アドレスバッファ２６を介して
アクセスされる。ＲＯＭ１２には、いわゆるマスクＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等を
適用することができる。

【００１７】低消費電力状態に遷移するための命令がＣ
ＰＵ１１で実行されて、制御信号が直接又は他の周辺機
能（例えばＷＤＴ２０）を介してＣＰＧ２１に入力され
る。低消費電力状態には、例えば、ＣＰＵ１１が停止す
るモード（スリープ命令）、ＣＰＵ１１、周辺機能及び
ＣＰＧ２１が停止するモード（スタンバイ命令）があ
る。

【００１８】ポートＣ２４には、ＤＲＡＭ（ダイナミッ
クランダムアクセスメモリ）を直接インタフェースする
ための制御回路が含まれ、ＤＲＡＭに必要なＲＡＳ（ロ
ウアドレスストローブ）信号やＣＡＳ（カラムアドレス
ストローブ）信号が形成される。ポートＣ２４には、Ｄ
ＲＡＭに必要な制御信号（ＲＡＳ、ＣＡＳ等）を形成す
るためのクロックがＣＰＧ２１から供給される。

【００１９】ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、Ｄ
ＭＡＣ１４、ＢＵＳＣ１５、ＩＮＴＣ１６、ＳＣＩ１
７、ＴＩＭ１８、ＡＤＣ１９、ＷＤＴ２０、ポートＡ２
２、ポートＢ２３、ポートＣ２４、アドレスバッファ２
５及びデータ／アドレスバッファ２６には、デューティ
５０パーセント未満のノンオーバラップクロックがＣＰ
Ｇ２１から供給される。

【００２０】また、ＤＲＡＭを直接インタフェースする
場合は、アドレスバッファ２５、データ／アドレスバッ
ファ２６は、ＤＲＡＭに必要なアドレスをマルチプレク
スして出力する。これにより、上記シングルチップマイ
クロコンピュータ１は、ＤＲＡＭと直接接続されたシス
テムを構成する。

【００２１】尚、この実施例のシングルチップマイクロ
コンピュータ１は、電源電圧が５Ｖ付近のほか３Ｖ付近
の低電圧でも動作が可能である。

【００２２】図１には上記ＣＰＧ２１の主要部の構成例
が示される。

【００２３】図１に示されるクロック発生回路３３は、
特に制限されないが、外部クロック信号ＣＫｉを１／２
分周することによって、デューティ５０パーセントのク
ロックＣＫｉ１を生成するための分周回路９と、この分
周回路９から出力されたクロックＣＫｉ１のデューティ
を調整するための第１デューティ調整回路１０Ａと、上
記分周回路９から出力されたクロックＣＫｉ１を反転す
るためのインバータＩＮＶ３と、このインバータＩＮＶ
３の後段に配置され、当該インバータから出力されたク
ロックＣＫｉ２のデューティを調整するための第２デュ
ーティ調整回路１０Ｂとを含む。

【００２４】分周回路９は、特に制限されないが、図２
に示されるように、外部クロックＣＫｉをトリガとして
二つの安定状態を有する論理回路とされ、２入力アンド
回路９１，９２、その後段に配置された２入力ノア回路
９３，９４、さらに２入力オア回路９５，９６、及び２
入力ナンドゲート、及び２入力ナンド回路９７，９８、
インバータ９９とを含む。外部クロックＣＫｉ１は上記
２入力アンドゲートに入力されるようになっている。

【００２５】上記第１デューティ調整回路１０Ａは、特
に制限されないが、入力されたクロックを遅延するため
の遅延回路６と、定電流源を介してキャパシタの充放電
を制御することによって上記遅延回路６でのクロック遅
延量を制御するための遅延量制御回路７とを含む。上記
遅延回路６は、特に制限されないが、ｐチャンネル型Ｍ
ＯＳトランジスタＰＭ１０とｎチャンネル型ＭＯＳトラ
ンジスタＮＭ１０とが、ｎチャンネル型ＭＯＳトランジ
スタＮＭ１１を介して直列接続され、ｐチャンネル型Ｍ
ＯＳトランジスタＰＭ１０とｎチャンネル型ＭＯＳトラ
ンジスタＮＭ１１との結合箇所と低電位側電源Ｖｓｓと
の間にキャパシタＣ１が設けられて成る。ｐチャンネル
型ＭＯＳトランジスタＰＭ１０がオンされたときに、キ
ャパシタＣ１に蓄積された電荷が、ｎチャンネル型ＭＯ
ＳトランジスタＮＭ１０がオンされたときに放電され
る。このとき、ｎチャンネル型ＭＯＳトランジスタＮＭ
１１は、遅延量制御回路７によって制御される可変抵抗
器として作用する。この遅延回路６からのクロック出力
は、インバータＩＮＶ１０で反転される。この反転出力
は、クロックＣＫ１４５として、後段回路へ出力される
とともに、上記遅延量制御回路７へ伝達される。

【００２６】上記遅延量制御回路７は、特に制限されな
いが、それぞれ高電位側電源Ｖｄｄ、低電位側電源Ｖｓ
ｓに結合されることによって所定の定電流を回路へ供給
するように作用する定電流源４１，４２と、クロックＣ
Ｋ１４５を反転するため、互いに直列接続されたｐチャ
ンネル型ＭＯＳトランジスタＰＭ１１、ｎチャンネル型
ＭＯＳトランジスタＮＭ１２、及びその直列接続箇所に
結合されたキャパシタＣＤとを含む。

【００２７】遅延回路６の入力状態がハイレベルからロ
ーレベルになったとき、キャパシタＣ１が急速に充電さ
れ、インバータＩＮＶ１０の出力論理状態がローレベル
になる。すると、ｐチャンネル型ＭＯＳトランジスタＰ
Ｍ１１がオンされ、定電流ＩＣが流れることによってキ
ャパシタＣＤが充電される。この充電によりｎチャンネ
ル型ＭＯＳトランジスタＮＭ１１のゲート電極の電位が
上昇し、当該ＭＯＳトランジスタＮＭ１１のオン抵抗が
制御され、キャパシタＣ１の蓄積電荷の放電が可能とさ
れる。しかし、ｎチャンネル型ＭＯＳトランジスタＮＭ
１０がオフ状態であるため、キャパシタＣ１の蓄積電荷
は放電されずに、クロックＣＫ１４５はローレベルのま
まの状態とされる。

【００２８】次に、入力クロックＣＫｉ１がローレベル
からハイレベルに変ると、ｐチャンネル型ＭＯＳトラン
ジスタＰＭ１０はオフ状態とされ、ｎチャンネル型ＭＯ
ＳトランジスタＮＭ１１がオン状態とされる。すると、
キャパシタＣ１の蓄積電荷が、ｎチャンネル型ＭＯＳト
ランジスタＮＭ１０，ＮＭ１１を介して放電される。こ
の放電により、キャパシタＣ１の端子電位が、インバー
タＩＮＶ１０の論理しきい値より低くなったとき、当該
インバータＩＮＶ１０の出力論理が反転される。

【００２９】クロックＣＫｉ１についてのデューティ
は、キャパシタＣＤの充放電電流ＩＣ、ＩＤを制御する
ことによって調整可能とされる。そのような充放電電流
制御は定電流源４１，４２を制御することによって可能
とされる。ここで、クロックＣＫ１４５のデューティＤ
は、次式によって示される。Ｄ＝ＩＤ／（ＩＣ＋ＩＤ）上式において、ＩＣ＝ＩＤのとき、５０パーセントのデ
ューティクロックが得られる。そして、ＩＣ＞ＩＤのと
きには、Ｄ＝１／（ＩＣ／ＩＤ＋１）＜０．５となり、５０パーセント未満のデューティクロックを得
ることができる。

【００３０】特に制限されないが、本実施例では、ＩＣ
＞ＩＤとなるように定電流源４１，４２を調整すること
によって、デューティ４５パーセントのノンオーバラッ
プクロックを得るようにしている。定電流源４１，４２
の調整は、それを構成するＭＯＳトランジスタのゲート
電極に印加される電圧を制御することによって可能とさ
れる。

【００３１】尚、デューティ調整回路１０Ｂは、デュー
ティ調整回路１０Ａと同一構成とされるので、その詳細
な説明は省略する。

【００３２】図３には図１に示されるＣＰＧ２１におけ
る主要部の動作波形が示される。

【００３３】クロックＣＫｉが分周回路９で分周される
ことによって、デューティ５０パーセントのクロックＣ
Ｋｉ１が得られ、デューティ調整回路１０Ａにおいて、
デューティ４５パーセントのクロックＣＫ１４５が生成
される。一方、上記分周回路９からの出力クロックＣＫ
ｉ１がインバータＩＮＶ３で反転されることによって、
クロックＣＫｉ２が形成され、それが、デューティ調整
回路１０Ｂへ入力されることによって、デューティ４５
パーセントのクロックＣＫ２４５が形成される。そのよ
うにして生成されたクロックＣＫ１４５，ＣＫ２４５
が、ノンオーバラップ２相クロックとされる。分周回路
９の出力がデューティ５０パーセントであり、それが、
デューティ補正回路１０Ａ，１０Ｂでデューティ４５パ
ーセントに調整されているため、ノンオーバラップ２相
クロックＣＫ１４５，ＣＫ２４５のノンオーバラップ時
間は５パーセントとなる。

【００３４】上記実施例によれば以下の作用効果が得ら
れる。

【００３５】遅延量制御回路７では、定電流源４１，４
２を介してキャパシタの充放電が制御されることによっ
て、遅延回路６の遅延量が制御される。このとき、ＩＣ
＞ＩＤとなるように定電流源４１，４２を調整すること
によって、デューティ４５パーセントのノンオーバラッ
プクロックを得ることができる。定電流源４１，４２の
調整は、それを構成するＭＯＳトランジスタのゲート電
極に印加される電圧を制御することによって可能とされ
る。そのような構成によれば、従来回路のように、ゲー
ト回路によって掲載される遅延回路を採用する場合に比
して、遅延回路の温度依存性や電源電圧依存性を緩和す
ることができるので、ノンオーバラップ時間の変動を抑
えることができる。

【００３６】図７には上記デューティ調整回路１０Ａの
他の構成例が示される。

【００３７】遅延回路７４は、ソースが高電位側電源Ｖ
ｄｄに接続されているｐチャンネル型ＭＯＳトランジス
タＰＭ１、並列に接続されているｐチャンネル型ＭＯＳ
トランジスタＰＭ２、ｎチャンネル型ＭＯＳトランジス
タＮＭ１と、ソースが基準電圧（ＧＮＤ）に接続されて
いるｎチャンネル型ＭＯＳトランジスタＮＭ２と、コン
デンサＣ１と、インバータＩＮＶ１、３段のインバータ
からなる波形整形回路８０で構成されている。

【００３８】遅延量制御回路７５は、遅延回路７４から
の出力クロックルスＣＫ１４５を取込んで、その切換え
を行うスイッチ回路８４と、充電用定電流源８２と、放
電用定電流源８３と、それらを制御するカレントミラー
かいろ８５と、上記ｎチャンネル型ＭＯＳトランジスタ
ＮＭ１のゲート電圧となるコンデンサＣ２と、低消費電
力状態時に上記ＶＧをある電位に保つためのスイッチＭ
ＯＳであるＮＭ６から構成されている。

【００３９】上記並列に接続されているｐチャンネル型
ＭＯＳトランジスタＰＭ２と、ｎチャンネル型ＭＯＳト
ランジスタＮＭ１とのオン抵抗と、コンデンサＣ１の容
量の時定数が主たる遅延作用を生じさせている。この遅
延作用を調整するための制御電圧ＶＧは、制御回路７５
におけるコンデンサＣ２の電圧である。コンデンサＣ２
は、上記定電流源８２から充電されるか、又は上記定電
流源８３へ放電される。

【００４０】スイッチ回路８４のｐチャンネル型ＭＯＳ
トランジスタＰＭ３とｎチャンネル型ＭＯＳトランジス
タＮＭ３は、波形整形回路８０からの出力クロックルス
ＣＫ１４５を受けて、上記充電用定電流源８２及び上記
放電用定電流源８３を交互にコンデンサＣ２に接続する
ための切換回路を構成している。

【００４１】入力パルスＣＫｉ１は、ｐチャンネル型Ｍ
ＯＳトランジスタＰＭ１とｎチャンネル型ＭＯＳトラン
ジスタＮＭ２とを駆動する。また、上記入力パルスＣＫ
ｉ１は、同時にインバータＩＮＶ１を経て、ｐチャンネ
ル型ＭＯＳトランジスタＰＭ２のゲート電圧となる。

【００４２】入力パルスＣＫｉ１がハイレベルからロー
レベルに変わると、ｐチャンネル型ＭＯＳトランジスタ
ＰＭ１が導通し、ｎチャンネル型ＭＯＳトランジスタＮ
Ｍ２が遮断されて、コンデンサＣ１は急速に充電され
る。従って、入力パルスＣＫｉ１の立ち下がり線と、そ
れに対応する波形整形回路８０からの出力クロックパル
スＣＫ１４５の立ち下がり線との間の遅延時間は極めて
小さい。また、同時にインバータＩＮＶ１により反転さ
れ、ｐチャンネル型ＭＯＳトランジスタＰＭ２が遮断さ
れている。

【００４３】その結果、パルスＣＫ１３５はハイレベル
となり、波形整形回路８０によって反転されたクロック
ルスＣＫ１４５はローレベルとなる。

【００４４】上記遅延量制御回路７５の入力クロックＣ
Ｋ１４５がローレベルの場合には、スイッチ回路７４の
ｐチャンネル型ＭＯＳトランジスタＰＭ３が導通し、コ
ンデンサＣ２は上記定電流源８２により急速に充電され
る。従って、ＶＧは徐々にハイレベルとなり上記ｎチャ
ンネル型ＭＯＳトランジスタＮＭ１も徐々に導通する。
しかしながら、上記ｎチャンネル型ＭＯＳトランジスタ
ＮＭ２は、非導通であるため、放電されずに上記コンデ
ンサＣ１を充電し続け、クロックＣＫ１４５はローレベ
ルのままになっている。

【００４５】次に、入力パルスＣＫｉ１がローレベルか
らハイレベルに変わると、上記ｐチャンネル型ＭＯＳト
ランジスタＰＭ１は非導通となる。また、上記インバー
タＩＮＶ１の出力はローレベルになり、上記ｐチャンネ
ル型ＭＯＳトランジスタＰＭ２は導通する。上記ｎチャ
ンネル型ＭＯＳトランジスタＮＭ２が導通し、上記コン
デンサＣ１の電荷は上記ｎチャンネル型ＭＯＳトランジ
スタＮＭ２と、上記ｐチャンネル型ＭＯＳトランジスタ
ＰＭ２と、上記ｎチャンネル型ＭＯＳトランジスタＮＭ
１を通って放電される。しかしながら、上記ｎチャンネ
ル型ＭＯＳトランジスタＮＭ１のゲート電圧は完全なハ
イレベルでないため、上記ｎチャンネル型ＭＯＳトラン
ジスタＮＭ１のオン抵抗は高く、放電は徐々に行われ
る。

【００４６】さらに、クロックＣＫ１４５がローレベル
である期間中は、ｐチャンネル型ＭＯＳトランジスタＰ
Ｍ３が導通して、上記定電流源８２からコンデンサＣ２
を充電し、クロックＣＫ１４５がハイレベルにある期間
中は、ｎチャンネル型ＭＯＳトランジスタＮＭ３が導通
して、コンデンサＣ２は上記定電流源８３へ放電する。
従って、制御電圧ＶＧは、クロックＣＫ１４５のハイレ
ベル期間がローレベル期間に比して長いほど減少傾向が
強い。そして、制御電圧ＶＧが小さくなるほど、ｎチャ
ンネル型ＭＯＳトランジスタＮＭ１のオン抵抗は大きく
なり、その結果、立ち下がり時の遅延時間が増大し、ク
ロックパルスＣＫ１４５のローレベル期間が減少する。

【００４７】ＭＯＳトランジスタのオン抵抗を利用した
遅延回路において、ＭＯＳトランジスタのゲート電圧が
低くなると、そのオン抵抗が急激に増加し、遅延量も急
激に増加する。それは、電源電圧が３Ｖ等の低電圧動作
において特に重視される。

【００４８】いま、図８に示されるように、ｎチャンネ
ル型ＭＯＳトランジスタＮＭ１のゲート電圧であるＶＧ
の電圧が低くなると、ｎチャンネル型ＭＯＳトランジス
タＮＭ１のオン抵抗は増加し、最終的には無限大とな
る。この場合にｐチャンネル型ＭＯＳトランジスタＰＭ
２とｎチャンネル型ＭＯＳトランジスタＮＭ２を並列に
接続することにより、無限大に増加するオン抵抗を制限
することができる（Ｌ２の実線）。そのように並列接続
されたＭＯＳトランジスタがない場合にＭＯＳトランジ
スタのオン抵抗は、そのゲート電圧ＶＧの微小変動に対
し急激に変動する（Ｌ１の点線）。ＭＯＳトランジスタ
のゲート電圧の微小変動（△ＶＧ）に対して、オン抵抗
は大きく変動（△ｒ２）することになる。パルス波形の
遅延量は、この抵抗に比例して増加するため、このこと
はパルス操作回路の不安定動作につながる。

【００４９】本実施例では、上記カレントミラー回路８
５の貫通電流を防ぐためにｎチャンネル型ＭＯＳトラン
ジスタＮＭ５を設けている。制御信号ＳＴ＊（＊はロー
アクティブを示す）がアサートされることによって低消
費電力状態が指定された場合、ｎチャンネル型ＭＯＳト
ランジスタＮＭ５がオフされることにより、カレントミ
ラー回路８５の動作が停止され、それにより、遅延量制
御回路７５の動作が停止されるので、低消費電力を図る
ことができる。

【００５０】また、コンデンサＣ２を充放電する回路の
電位固定用に、高電位側電源Ｖｄｄ側にスイッチ回路と
してのｎチャンネル型ＭＯＳトランジスタＮＭ６を設け
ている。このｎチャンネル型ＭＯＳトランジスタＮＭ６
のゲート電極には、制御信号ＳＴ＊がインバータＩＮＶ
２で反転されてから伝達される。電位固定されたとき、
高電位側電源Ｖｄｄレベルよりスレッショルド電圧分、
電位をずらしている。これにより、ｎチャンネル型ＭＯ
ＳトランジスタＮＭ１のゲート電圧を、高電位側電源Ｖ
ｄｄと、低電位側電源Ｖｓｓとの中間電位に固定するこ
とができ、遅延量を調整するために必要な最大時間を減
らすことができる。

【００５１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５２】例えば、上記実施例では分周回路９を有す
るものについて説明したが、２相クロックＣＫ１４５，
ＣＫ２４５のハイレベル時間を等しくする必要が無い場
合には、当該分周回路９は不要とされる。

【００５３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
クロック発生回路を必要とする各種半導体集積回路、例
えば、マイクロプロセッサ、ＣＰＵをコアとして品種展
開されたＡＳＩＣやＣＢＩＣに広く適用することができ
る。

【００５４】本発明は、少なくともノンオーバラップク
ロックを生成することを条件に適用することができる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５６】すなわち、定電流源を介してキャパシタの
充放電を制御することによって遅延回路の遅延量を制御
されることによって、回路の温度依存性や電源電圧依存
性が緩和されるので、ノンオーバラップ時間の変動を抑
えることができる。このことは、ノンオーバラップクロ
ックに基づいて動作される複数の機能モジュールを含ん
で成る各種データ処理装置において、処理速度の高速化
を図る上で有効とされる。

【図面の簡単な説明】

【図１】本発明の一実施例であるシングルチップマイク
ロコンピュータに含まれるクロック発生回路の構成ブロ
ック図である。

【図２】上記クロック発生回路に含まれる分周回路の構
成回路図である。

【図３】上記クロック発生回路における主要部の動作波
形図である。

【図４】上記シングルチップマイクロコンピュータの全
体的な構成を示すブロック図である。

【図５】クロック発生回路の従来例回路図である。

【図６】従来のクロック発生回路における動作波形図で
ある。

【図７】上記クロック発生回路に含まれるデューティ調
整回路の他の構成例回路図である。

【図８】ＭＯＳトランジスタのゲート電圧とオン抵抗と
の関係を示す特性図である。

【符号の説明】

６遅延回路７遅延量制御回路９分周回路１０Ａデューティ調整回路１０Ｂデューティ調整回路１１ＣＰＵ１２ＲＯＭ１３ＲＡＭ１４ＤＭＡＣ１５ＢＵＳＣ１６ＩＮＴＣ１７ＳＣＩ１８ＴＩＭ１９ＡＤＣ２０ＷＤＴ２１ＣＰＧ２２ポートＡ２３ポートＢ２４ポートＣ２５アドレスバッファ２６データ／アドレスバッファ４１定電流源４２定電流源Ｃ１，ＣＤキャパシタＩＮＶ１インバータＩＮＶ２インバータＩＮＶ３インバータＩＮＶ１０インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者松原清東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】入力されたクロックに基づいてノンオー
バラップクロックを生成するためのクロック発生回路に
おいて、上記クロックを取込んで第１クロックを形成す
るための第１回路と、上記クロックを反転するための反
転回路と、この反転出力を取込んで第２クロックを形成
するための第２回路と含み、上記第１回路及び第２回路
は、入力されたクロックを遅延するための遅延回路と、
定電流源を介してキャパシタの充放電を制御することに
よって上記遅延回路の遅延量を制御するための遅延量制
御回路とを含んで成ることを特徴とするクロック発生回
路。
【請求項２】入力されたクロックを１／２分周するこ
とによって、デューティ５０パーセントのクロックを生
成するための分周回路が、上記第１回路及び第２回路の
前段に配置されて成る請求項１記載のクロック発生回
路。
【請求項３】上記遅延制御回路は、上記キャパシタへ
の充電のための第１定電流源と、上記キャパシタの放電
のための第２定電流源とを含み、この第１定電流源及び
第２定電流源の電流値を互いに異ならせることによっ
て、デューティ５０パーセント未満のクロックを得るよ
うに構成された請求項１記載のクロック発生回路。
【請求項４】請求項１乃至３のいずれか１項記載のク
ロック発生回路と、このクロック発生回路で発生された
ノンオーバラップクロックに基づいて動作される複数の
機能モジュールとを含んで成るデータ処理装置。