JPH06168344A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】高速動作、低消費電力動作及び低電圧動作に適
したシングルチップマイクロコンピュータに内蔵される
クロック発生回路を提供することにある。 【構成】シングルチップマイクロコンピュータにおい
て、発振回路と、上記発振回路の出力の発振回路と同一
の周波数で、かつデューティが略５０％のクロックを精
製するクロック発生回路と、命令を実行することによっ
て上記発振回路と上記クロック発生回路とを停止するこ
とができる手段を設ける。 【効果】発振回路の発振周波数と、シングルチップマイ
クロコンピュータの各モジュールに供給されるクロック
周波数とが同一であるので、高い周波数の振動子にする
ことなく、内部の動作周波数が上げることができる。ま
た、内部の高い周波数のクロック及び発振回路を命令に
基づいて停止することができるので、消費電力を少なく
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に内蔵
したクロック発生回路に適用して特に有効な技術に関
し、例えばシングルチップマイクロコンピュ−タのよう
なデ−タ処理装置のクロック発生回路に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】従来、シングルチップマイクロコンピュ
−タに内蔵されるクロック発生回路は、外付けの振動子
と接続される発振回路とその出力を（１／２）のｎ乗に
分周する分周器とで構成され、デューティ（１周期に対
する“高”レベル期間の割合）５０％のクロックパルス
を生成していた。上記クロック発生回路の例として、平
成元年１２月（株）日立製作所発行「Ｈ８／５３２ Ｈ
Ｄ６４７５３２，ＨＤ６４３５３２８ ハードウェアマ
ニュアル」第２版などに記載されている。

【０００３】シングルチップマイクロコンピュ−タの動
作速度の向上が要求される一方で、シングルチップマイ
クロコンピュ−タを用いたシステムのコストは同一か安
価なものが要求される。動作速度を上げるにつれて外付
けされる振動子の周波数も上げる必要があるが、高周波
発振の振動子は高価でありシステムのコストが増大す
る。

【０００４】一方、シングルチップマイクロコンピュ−
タは、低電圧動作及び低消費電力動作も要求される。

【０００５】さらに、シングルチップマイクロコンピュ
−タに内蔵される周辺回路も増大し、シングルチップマ
イクロコンピュ−タ内で種々のタイミングを形成するこ
とが要求される。

【０００６】

【発明が解決しようとする課題】振動子の発振周波数を
抑えて、シングルチップマイクロコンピュ−タの動作速
度を上げる対策として、発振回路の出力の周波数と同一
の周波数のままデューティ５０％を得るデューティ調整
回路を形成することを本発明者らは検討した。このデュ
ーティ調整回路の例としては、特開昭６１−１０３３１
２がある。

【０００７】しかしながら、上記に記載されるデューテ
ィ調整回路は、低電圧動作、低消費電力動作について、
考慮されていないことが本発明者等によって明らかにさ
れた。 本発明の目的は、高速動作、低電圧動作及び低
消費電力動作に適したシングルチップマイクロコンピュ
−タに内蔵されるクロック発生回路を提供することにあ
る。

【０００８】本発明の他の目的は、シングルチップマイ
クロコンピュ−タに内蔵される周辺回路に最適なタイミ
ングを形成することにある。

【０００９】この発明の前記並びにその他の目的と新規
な特徴については、本明細書の記述及び添付図面から明
らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、デ−タ処理装置において、振動
子が外付けされる発振回路と、上記発振回路の出力の発
振周波数と同一の周波数で、かつデューティが略５０％
クロック信号を生成するクロック発生回路と、内蔵され
るＲＯＭの命令を実行することによって上記発振回路と
上記クロック発生回路とを停止することができる手段と
を設けるようにしたものである。

【００１２】また、デ−タ処理装置において、振動子が
外付けされる発振回路と、上記発振回路の出力に基づい
てデューティが略５０％クロック信号とデューティが略
４０％以下又は略６０％以上のクロック信号とを生成す
ることができるクロック発生回路とを設けるようにした
ものである。

【００１３】

【作用】上記した手段によれば、発振回路の発振周波数
と、デ−タ処理装置の各モジュールに供給されるクロッ
ク周波数とが同一であるので、高い周波数の振動子にす
ることなく、内部の動作周波数を上げることができる。
また、内部の高い周波数のクロック及び発振回路を命令
に基づいて停止することができるので、消費電力を少な
くすることができる。

【００１４】さらに、上記した手段によれば、デューテ
ィ５０％のクロック信号の他に種々のデューティのクロ
ック信号を形成できるので、デ−タ処理装置内部でこれ
らのクロック信号を組み合わせることにより、種々のタ
イミング信号を形成することができる。それによって、
例えば、ＤＲＡＭをデ−タ処理装置に直接接続するため
の信号が容易に生成できる。

【００１５】

【実施例】図１には本発明にかかるシングルチップマイ
クロコンピュ−タの一実施例を示すブロック図が示され
ている。

【００１６】この実施例のシングルチップマイクロコン
ピュ−タ１は、ＣＰＵ１１、ＲＯＭ（リードオンメモ
リ）１２、ＲＡＭ（ランダムアクセスメモリ）１３、Ｄ
ＭＡＣ（ダイレクトメモリアクセスコントローラ）１
４、ＢＵＳＣ（バスステートコントローラ）１５、ＩＮ
ＴＣ（割込みコントローラ）１６、ＳＣＩ（シリアルコ
ミュニケーションインタフェース）１７、ＴＩＭ（タイ
マユニット）１８、ＡＤＣ（アナログディジタルコンバ
ータ）１９、ＷＤＴ（ウォッチドッグタイマ）２０、Ｃ
ＰＧ（クロックパルスジェネレータ）２１、ポートＡ２
２、ポートＢ２３、ポートＣ２４、アドレスバッファ２
５、データ／アドレスバッファ２６等から構成され、公
知のＣＭＯＳ半導体製造技術によって１つの半導体基板
上に形成されている。

【００１７】ＣＰＵで実行されるプログラム命令は、Ｒ
ＯＭ１２だけでなくＲＡＭ１３にも格納することができ
るようになっている。また、ＲＯＭ１２、ＲＡＭ１３は
必ずしもＣＰＵと同一の半導体基板上に形成されている
必要は無く、外付けされて使用されてもよい。この場合
に上記アドレスバッファ２５、デ−タ／アドレスバッフ
ァ２６によってアクセスされる。ＲＯＭ１２は、いわゆ
るマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシ
ュメモリ等で形成される。

【００１８】低消費電力状態に遷移するための命令がＣ
ＰＵ１１で実行されて、制御信号が直接又は他の周辺機
能（例えばＷＤＴ２０）を介してＣＰＧ２１に入力され
る。低消費電力状態には、例えば、ＣＰＵ１１が停止す
るモード（スリープ命令）、ＣＰＵ１１、周辺機能及び
ＣＰＧ２１が停止するモード（スタンバイ命令）があ
る。

【００１９】ポートＣ２４にはＤＲＡＭ（ダイナミック
ランダムアクセスメモリ）を直接インタフェースするた
めの制御回路があり、ＤＲＡＭに必要なＲＡＳ（ローア
ドレスストローブ）信号やＣＡＳ（カラムアドレススト
ローブ）信号が形成される。ポートＣ２４には、デュー
ティ５０％のクロック信号の他に、ＤＲＡＭに必要な制
御信号（ＲＡＳ、ＣＡＳ等）を形成するため、例えば、
デューティ３５％のクロック信号がＣＰＧ２１から供給
される。なお、デューティは３５％に限定されるもので
なく、形成する信号に応じて、４０％、３０％又は逆に
６０％、６５％、７０％等でもよい。

【００２０】ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、Ｄ
ＭＡＣ１４、ＢＵＳＣ１５、ＩＮＴＣ１６、ＳＣＩ１
７、ＴＩＭ１８、ＡＤＣ１９、ＷＤＴ２０、ポートＡ２
２、ポートＢ２３、アドレスバッファ２５及びデータ／
アドレスバッファ２６には、デューティ５０％のクロッ
ク信号がＣＰＧ２１から供給される。

【００２１】また、ＤＲＡＭを直接インタ−フェ−スす
る場合は、アドレスバッファ２５、デ−タ／アドレスバ
ッファ２６はＤＲＡＭに必要なアドレスをマルチプレク
スして出力される。これにより、上記シングルチップマ
イクロコンピュ−タ１は、ＤＲＡＭと直接接続されたシ
ステムを構成できる。

【００２２】なお、この実施例のシングルチップマイク
ロコンピュ−タ１は、電源電圧が５Ｖ付近のほかに３Ｖ
付近の低電圧でも動作が可能である。

【００２３】図２には本発明にかかるＣＰＧ２１の一実
施例を示すブロック図が示されている。

【００２４】この実施例のＣＰＧ２１は、発振回路３
１、制御回路３２、クロック発生回路３３から構成され
ている。

【００２５】外部端子ＸＴＡＬと外部端子ＥＸＴＡＬと
の間には、例えば、２０ＭＨｚの振動子（水晶振動子や
セラミックフィルタ振動子）が接続され、発振回路３１
の出力信号ＸＴＡＬＩはクロック発生回路３３に供給さ
れる。クロック発生回路３３には低消費電力状態に対応
する信号ＳＬＰ、ＳＴＢＹ、ＳＴＢＹＷ及び外部に振動
子を接続しないで、外部のクロック信号直接内部で使用
できるようにする制御信号ＴＭが供給されている。

【００２６】ＸＴＡＬＩの周波数とクロック信号ＣＫ
１、ＣＫ２、ＣＫ３の周波数は等しく、クロック信号Ｃ
Ｋ１、ＣＫ２、ＣＫ３、のデューティは略５０％であ
る。一方、クロック信号ＣＫ３５の周波数はＸＴＡＬＩ
の周波数と等しく、デューティは略３５％である。

【００２７】低消費電力状態に対応する信号ＳＬＰ、Ｓ
ＴＢＹ、ＳＴＢＹＷによって、クロック信号ＣＫ１、Ｃ
Ｋ２、ＣＫ３、ＣＫ３５は停止される。また、ＳＴＢＹ
Ｗ及びＴＭ信号によって、制御回路３２でＳＴＰ信号を
生成し発振回路３１の発振を停止する。

【００２８】図３に発振回路３１の一実施例、図４に制
御回路３２の一実施例、図５にクロック発生回路３３の
一実施例が示されている。

【００２９】この実施例では、信号ＴＭ又はＳＴＢＹＷ
の少なくとも１つが“Ｈｉｇｈ”レベル（論理が１）の
とき、信号ＳＴＰが“Ｈｉｇｈ”レベルになり発振回路
３１の発振が停止される。信号ＴＭが“Ｈｉｇｈ”レベ
ル、信号ＳＴＢＹＷが“Ｌｏｗ”レベル（論理が０）の
とき、外部クロック入力信号ＥＸＴＡＬが有効になり信
号ＥＸＴＡＬＩとしてクロック発生回路３３に入力され
る。

【００３０】この実施例のクロック発生回路３３は、２
つのパルス幅調整回路５１、５２等からなるデューティ
５０％発生回路５３と、パルス幅調整回路５４と論理回
路等からなるデューティ３５％発生回路５５と、内部で
生成されたクロック信号と外部クロック入力信号とを切
り替える回路５６、低消費電力状態でクロック信号を停
止する回路５７等から構成されている。

【００３１】パルス幅調整回路５１、５２は、同一の回
路であり、信号ＳＴＢＹＷ又はＴＭの少なくとも１つが
“Ｈｉｇｈ”レベルのとき、動作が停止される。

【００３２】パルス幅調整回路５４は、パルス幅調整回
路５１、５２において、後述する定電流源の電流比を変
えた回路であり、信号ＳＴＢＹＷが“Ｈｉｇｈ”レベル
のとき、動作が停止される。

【００３３】図６にクロック発生回路３３で生成される
クロックのタイミング図が示されている。

【００３４】デューティ５０％発生回路５３は任意のデ
ューティのパルスをデューティ５０％のパルスに調整す
る回路で、例えば、図６に示されるようなデューティ５
０％より小さいＸＴＡＬＩ信号が、信号Ｄのようにデュ
ーティ５０％に調整される。

【００３５】また、デューティ３５％発生回路５５は任
意のデューティのパルスをデューティ３５％のパルスに
調整する回路で、例えば、信号Ｇのようなデューティの
小さいパルスをパルス幅調整回路５４で生成し、デュー
ティ５０％の信号Ｈと論理をとってデューティ３５％の
ＣＫ３５が生成される。

【００３６】図６に示されるにデューティ３５％のクロ
ック信号とデューティ５０％のクロック信号とによっ
て、一周期に３つのエッジが形成できるので異なったタ
イミング信号が形成できる。

【００３７】図７は、図５のパルス幅調整回路の具体例
を示す図であり、図８は、上記図７の各部の波形図を示
している。

【００３８】パルス幅調整回路７２は、遅延回路７４、
遅延量制御回路７５から構成されており、パルス幅調整
回路７３は、遅延回路７６、遅延量制御回路７７から構
成されている。なお、遅延回路７４，７６または遅延量
制御回路７５，７７は、それぞれ同じ構造のものであ
る。

【００３９】上記遅延回路７４は、ソースが電源電圧
（Ｖｃｃ）に接続されているＰＭＯＳトランジスタＰＭ
１と、並列に接続されているＰＭＯＳトランジスタＰＭ
２とＮＭＯＳトランジスタＮＭ１と、ソースが基準電圧
（ＧＮＤ）に接続されているＮＭＯＳトランジスタＮＭ
２と、コンデンサＣ１と、インバータＩＮＶ１、３段の
インバータからなる波形整形回路８０で構成されてい
る。

【００４０】上記遅延量制御回路７５は、遅延回路７４
の出力パルスｆｃを入力パルスとし、その切り換えを行
なうスイッチ回路８４と、充電用定電流源８２と、放電
用定電流源８３と、それらを制御するカレントミラー回
路８５と、上記ＮＭＯＳトランジスタＮＭ１のゲ−ト電
圧となるコンデンサＣ２と、低消費電力状態時に上記Ｖ
Ｇをある電位に保つためのスイッチＭＯＳであるＮＭ４
から構成されている。

【００４１】上記並列に接続されているＰＭＯＳトラン
ジスタＰＭ２とＮＭＯＳトランジスタＮＭ１とのオン抵
抗と、コンデンサＣ１の容量の時定数が主たる遅延作用
を生じさせている。この遅延作用を調整するための制御
電圧ＶＧは、制御回路７５におけるコンデンサＣ２の電
圧である。コンデンサＣ２は、上記定電流源８２から充
電されるか、または上記定電流源８３へ放電される。

【００４２】上記スイッチ回路８４のＰＭＯＳトランジ
スタＰＭ３とＮＭＯＳトランジスタＮＭ３は、波形整形
回路８０の出力パルスｆｃを受けて、上記充電用定電流
源８２及び上記放電用定電流源８３を交互にコンデンサ
Ｃ２に接続するための、切換回路を構成している。

【００４３】図７に示されるパルス幅調整回路は、任意
のデュ−ティをもつ入力パルスｆａを受けて、所定のデ
ュ−ティ（例えば５０％）をもつ同一周波数の出力ｆｇ
を発生するものである。入力パルスｆａは、ＰＭＯＳト
ランジスタＰＭ１とＮＭＯＳトランジスタＮＭ２とを駆
動する。また、上記入力パルスｆａは、同時にインバ−
タ−ＩＮＶ１を経て、ＰＭＯＳトランジスタＰＭ２のゲ
−ト電圧となる。

【００４４】入力パルスｆａが高レベルから低レベルに
変わると、ＰＭＯＳトランジスタＰＭ１が導通し、ＮＭ
ＯＳトランジスタＮＭ２が遮断されて、コンデンサＣ１
は急速に充電される。したがって、図８に示される入力
パルスｆａの立ち下がり線と、それに対応する波形整形
回路８０の出力パルスｆｃの立ち下がり線との間の遅延
時間は極めて小さい。また、同時にインバ−タ−ＩＮＶ
１により反転され、ＰＭＯＳトランジスタＰＭ２が遮断
されている。

【００４５】その結果、パルスｆｂは高レベルとなり、
波形整形回路８０によって反転されたパルスｆｃは低レ
ベルとなる。

【００４６】上記遅延量制御回路７５の入力パルスｆｃ
が低レベルの場合には、スイッチ回路７４のＰＭＯＳト
ランジスタＰＭ３が導通し、コンデンサＣ２は上記定電
流源８２により急速に充電される。したがって、ＶＧは
徐々に高レベルとなり上記ＮＭＯＳトランジスタＮＭ１
も徐々に導通する。しかしながら、上記ＮＭＯＳトラン
ジスタＮＭ２は、非導通であるため、放電されずに上記
コンデンサＣ１を充電し続け、パルスｆｃは低レベルの
ままになっている。

【００４７】次に、入力パルスｆａが低レベルから高レ
ベルに変わると、上記ＰＭＯＳトランジスタＰＭ１は非
導通となる。また、上記インバータＩＮＶ１の出力は低
レベルになり、上記ＰＭＯＳトランジスタＰＭ２は導通
する。上記ＮＭＯＳトランジスタＮＭ２が導通し、上記
コンデンサＣ１の電荷は上記ＮＭＯＳトランジスタＮＭ
２と、上記ＰＭＯＳトランジスタＰＭ２と、上記ＮＭＯ
ＳトランジスタＮＭ１を通って放電される。しかしなが
ら、上記ＮＭＯＳトランジスタＮＭ１のゲート電圧は完
全な高レベルでないため、上記ＮＭＯＳトランジスタＮ
Ｍ１のオン抵抗は高く、放電は徐々に行われる。

【００４８】そのためパルスｆｂは、図８に示されるよ
うに緩やかに立ち下がり、その結果、波形整形回路８０
の出力パルスｆｃの立上りは、対応する入力パルスｆａ
の立上りに対して、ｔｄ１だけ遅れる。なお、遅延回路
７４の出力ｆｃと入力パルスｆａは、位相に関して同相
である。

【００４９】さらに、ｆｃが低レベルにある期間中は、
ＰＭＯＳトランジスタＰＭ３が導通して、上記定電流源
８２からコンデンサＣ２を充電し、ｆｃが高レベルにあ
る期間中は、ＮＭＯＳトランジスタＮＭ３が導通して、
コンデンサＣ２は上記定電流源８３へ放電する。したが
って、コンデンサＣ２の平均電荷、制御電圧ＶＧは、ｆ
ｃの高レベル期間が低レベル期間に比して長いほど減少
傾向が強い。そして、制御電圧ＶＧが小さくなるほど、
ＮＭＯＳトランジスタＮＭ１のオン抵抗は大きくなり、
その結果、立上り線の遅延時間ｔｄ１が増大し、出力パ
ルスｆｃの高レベル期間が減少する。

【００５０】すなわち、上記遅延回路７４は、入力パル
スｆａの高レベル期間、デュ−ティを減少させる方向に
作用し、１周期におけるコンデンサＣ２の充電量と放電
量が平衡するデュ−ティの出力パルスｆｃが得られた状
態で、定常状態になる。定常状態に達したときの出力パ
ルスｆｃのデュ−ティは、上記定電流源８２，８３の固
有電流値によって定まり、たとえば、両者を等しく設定
すれば、ｆｃのデュ−ティ調整は５０％となる。

【００５１】しかしながら、上記遅延回路７４は、定常
状態において得られるデュ−ティに等しいかそれよりも
小さいデュ−ティの入力パルスに対しては、単なるイン
バ−タ−として作用する。

【００５２】ここで、入力パルスｆａの低レベル期間が
高レベル期間よりも短い場合についての動作を説明す
る。図８の周期Ｔ１において、入力パルスｆａの立上り
線がｔｄ１だけ遅延された出力パルスｆｃが得られる。
この時、出力パルスｆｃの低レベル期間、すなわちコン
デンサＣ２の充電期間は、高レベル期間、すなわち放電
期間よりも短いから、次の周期Ｔ２におけるコンデンサ
Ｃ２の電圧、制御電圧ＶＧは低下し、遅延時間ｔｄ２は
ｔｄ１よりも大きくなる。この傾向は周期ｔｄ４に入る
まで続いて、遅延時間はｔｄ１＜ｔｄ２＜ｔｄ３＜ｔｄ
４と増加し、周期ｔｄ４において、出力パルスｆｃの低
レベル期間と高レベル期間が等しくなる。ここでコンデ
ンサＣ２の充放電は平衡し、周期Ｔ３における遅延時間
ｔｄ３はｔｄ４と変わらず、以降この状態が維持され
て、出力パルスｆｃはデュ−ティ５０％を保つ。

【００５３】この間次段の遅延回路７６はその入力ｆｄ
としてｆｃの反転信号を受け、これは、低レベル期間が
高レベル期間よりも長い。従って、この回路７６は前述
のように単なるインバ−タ−として働く。

【００５４】ＭＯＳトランジスタのオン抵抗を利用した
遅延回路において、ＭＯＳトランジスタのゲ−ト電圧が
低くなると、そのオン抵抗が急激に増加し、遅延量も急
激に増加する。電源電圧が３Ｖ等の低電圧動作において
は、特に問題である。

【００５５】いま、図９に示すようにＮＭＯＳトランジ
スタＮＭ１のゲ−ト電圧であるＶＧの電圧が低くなる
と、ＮＭＯＳトランジスタＮＭ１のオン抵抗は増加し、
最終的には無限大となる。この場合にＰＭＯＳトランジ
スタＰＭ２とＮＭＯＳトランジスタＮＭ２を並列に接続
することにより、無限大に増加するオン抵抗を制限する
ことができる（Ｌ２の実線）。並列に接続されたＭＯＳ
トランジスタがない場合にＭＯＳトランジスタのオン抵
抗は、そのゲ−ト電圧ＶＧの微小変動にたいし急激に変
動する（Ｌ１の点線）。ＭＯＳトランジスタのゲ−ト電
圧の微小変動（ΔＶＧ）に対して、このオン抵抗は大き
く変動（Δｒ２）することになる。パルス波形の遅延量
は、この抵抗に比例して増加するため、このことはパル
ス操作回路の不安定動作につながる。

【００５６】上記カレントミラー回路８５の貫通電流を
防ぐためにＮＭＯＳトランジスタＮＭ５設けている。低
消費電力状態時にＮＭＯＳトランジスタＮＭ５が遮断し
パルス幅調整回路７３の低消費電力を図ることができ
る。

【００５７】また、コンデンサＣ２を充放電する回路の
電位固定用に、Ｖｃｃ側にスイッチ回路ＮＭＯＳトラン
ジスタＮＭ４を設けている。これは、電位固定されたと
き電源レベルよりスレッショルド電圧分電位をずらして
いる。これにより、ＮＭＯＳトランジスタＮＭ１のゲ−
ト電圧をＶｃｃとＧＮＤ電位の中間電位に固定する事が
でき、遅延量を調整するために必要な最大時間を減らす
ことができる。

【００５８】図１０には図７の遅延回路７４の他の実施
例が示されている。ＮＭＯＳトランジスタＮＭ１と並列
に接続されたＰＭＯＳトランジスタＰＭ２のかわりにＮ
ＭＯＳトランジスタＮＭ１０を用いている。

【００５９】図１１には図７の遅延量制御回路７５の他
の実施例が示されている。コンデンサＣ２を充放電する
回路の電位固定用に、Ｖｃｃ側にスイッチ回路ＮＭＯＳ
トランジスタＮＭ４の代わりにＧＮＤ側にスイッチ回路
ＰＭＯＳトランジスタＰＭ１０を設けている。

【００６０】図１２にはパルス幅調整回路の他の実施例
が示されている。図７の実施例のパルス幅調整回路は入
力パルスの“Ｌｏｗ”幅が“Ｈｉｇｈ”幅より狭い場合
のみしか調整できないので、位相が相補的な２組のパル
ス幅調整回路が必要である。

【００６１】したがって、任意の入力パルスを“Ｌｏ
ｗ”幅が“Ｈｉｇｈ”幅より狭い狭パルスを生成する回
路を用いることにより１つのパルス幅調整回路で実現で
きる。図１２のパルス幅調整回路はその一実施例が示さ
れている。

【００６２】奇数段のインバータからなるディレイ素子
８７とＮＯＲ回路８８とインバータ８９とで構成される
狭パルス発生回路８６と、図７のパルス幅調整回路７２
等で構成される。

【００６３】任意の入力パルスｆｉの立ち下がりエッジ
を受けて、狭パルス発生回路８６は“Ｌｏｗ”幅が“Ｈ
ｉｇｈ”幅より狭い狭パルスｆａを生成する。

【００６４】これにより、レイアウト面積が非常に大き
い容量を図７のパルス幅調整回路に較べて半分にするこ
とができるので、パルス幅調整回路の面積を大幅に削減
できる。

【００６５】図１３には、図７の遅延回路の他の実施例
が示されている。遅延回路の出力の３段のインバータか
らなる波形整形回路８０の代わりにシュミット回路９０
を用いたものである。立上りと立ち下がりの論理スレッ
ショルド電圧をずらすことができ、安定したパルスを出
力することができる。

【００６６】以上本発明者らによってなされた発明を実
施例に基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。また、以
上の説明では主として本発明者らによってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用したがそれに限定されるもので
なく、その他のクロック発生回路を有する半導体集積回
路装置に適用可能であり、例えば、マイクロプロセッ
サ、ＣＰＵコアを取り入れたＡＳＩＣ（Ａｐｐｌｉｃａ
ｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ），ＣＢＩＣ（ＣｅｌｌＢａｓｅｄ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）等にも利用
することができる。

【００６７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００６８】すなわち、低電圧、低消費電力及び高速動
作に適したクロック信号発生回路を得ることができる。

【図面の簡単な説明】

【図１】本発明に係るシングルチップマイクロコンピュ
ータの一実施例を示すブロック図である。

【図２】クロックパルスジェネレータ２１の一実施例を
示すブロック図である。

【図３】発振回路３１の一実施例を示す回路図である。

【図４】上記発振回路３１を制御する制御回路３２の一
実施例を示す回路図である。

【図５】クロック発生回路３３の一実施例を示すブロッ
ク図である。

【図６】クロック発生回路３３で精製されるクロック信
号のタイミング図である。

【図７】図５のパルス幅調整回路の具体例を示す回路図
である。

【図８】上記パルス幅調整回路の各部の波形図である。

【図９】ＭＯＳトランジスタのゲート電圧とオン抵抗を
関係を示す図である。

【図１０】図７の遅延回路７４の他の実施例を示す図で
ある。

【図１１】図７の遅延量制御回路７５の他の実施例を示
す図である。

【図１２】パルス幅調整回路の他の実施例を示す図であ
る。

【図１３】図７の遅延回路７４の他の実施例を示す図で
ある。

【符号の説明】

１ シングルチップマイクロコンピュータ １１ ＣＰＵ １２ ＲＯＭ ２１ クロックパルスジェネレータ ３１ 発振回路 ３３ クロック発生回路 ５３ デューティ５０％発生回路 ５５ デューティ３５％発生回路 ５７ 低消費電力状態でクロック信号を停止する回路

フロントページの続き (72)発明者 阿部 浩 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 松原 清 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 山崎 尊永 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内

Claims (3)

【特許請求の範囲】
1. 【請求項１】振動子が外付けされる発振回路と、上記発
   振回路の出力の発振周波数と同一の周波数で、かつデュ
   ーティが略５０％クロック信号を生成するクロック発生
   回路と、内蔵されるＲＯＭの命令を実行することによっ
   て上記発振回路と上記クロック発生回路とを停止するこ
   とができる手段とを具備することを特徴とするデ−タ処
   理装置。
2. 【請求項２】振動子が外付けされる発振回路と、上記発
   振回路の出力に基づいてデューティが略５０％クロック
   信号とデューティが略４０％以下又は略６０％以上のク
   ロック信号とを生成することができるクロック発生回路
   とを具備することを特徴とするデ−タ処理装置。
3. 【請求項３】振動子が外付けされる発振回路と、上記発
   振回路の出力に基づいてデューティが略５０％クロック
   信号とデューティが略４０％以下又は略６０％以上のク
   ロック信号とを生成することができるクロック発生回路
   と、上記クロック発生回路のクロック信号を用いてＤＲ
   ＡＭをインタフェースするのに必要な信号を生成する手
   段とを具備するデ−タ処理装置と該デ−タ処理装置と直
   接接続されたＤＲＡＭとを含むデ−タ処理システム。