JPH06168344A - データ処理装置 - Google Patents

データ処理装置

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JPH06168344A
JPH06168344A JP4281369A JP28136992A JPH06168344A JP H06168344 A JPH06168344 A JP H06168344A JP 4281369 A JP4281369 A JP 4281369A JP 28136992 A JP28136992 A JP 28136992A JP H06168344 A JPH06168344 A JP H06168344A
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JP
Japan
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circuit
duty
clock
pulse
frequency
Prior art date
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Pending
Application number
JP4281369A
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English (en)
Inventor
Kazufumi Suzukawa
一文 鈴川
Takayuki Kuchiki
隆之 朽木
Hiroshi Abe
浩 阿部
Kiyoshi Matsubara
清 松原
Takanaga Yamazaki
尊永 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Microcomputer System Ltd
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Microcomputer System Ltd, Hitachi Ltd filed Critical Hitachi Microcomputer System Ltd
Priority to JP4281369A priority Critical patent/JPH06168344A/ja
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    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract

(57)【要約】 【目的】高速動作、低消費電力動作及び低電圧動作に適
したシングルチップマイクロコンピュータに内蔵される
クロック発生回路を提供することにある。 【構成】シングルチップマイクロコンピュータにおい
て、発振回路と、上記発振回路の出力の発振回路と同一
の周波数で、かつデューティが略50%のクロックを精
製するクロック発生回路と、命令を実行することによっ
て上記発振回路と上記クロック発生回路とを停止するこ
とができる手段を設ける。 【効果】発振回路の発振周波数と、シングルチップマイ
クロコンピュータの各モジュールに供給されるクロック
周波数とが同一であるので、高い周波数の振動子にする
ことなく、内部の動作周波数が上げることができる。ま
た、内部の高い周波数のクロック及び発振回路を命令に
基づいて停止することができるので、消費電力を少なく
することができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路に内蔵
したクロック発生回路に適用して特に有効な技術に関
し、例えばシングルチップマイクロコンピュ−タのよう
なデ−タ処理装置のクロック発生回路に利用して有効な
技術に関するものである。
【0002】
【従来の技術】従来、シングルチップマイクロコンピュ
−タに内蔵されるクロック発生回路は、外付けの振動子
と接続される発振回路とその出力を(1/2)のn乗に
分周する分周器とで構成され、デューティ(1周期に対
する“高”レベル期間の割合)50%のクロックパルス
を生成していた。上記クロック発生回路の例として、平
成元年12月(株)日立製作所発行「H8/532 H
D647532,HD6435328 ハードウェアマ
ニュアル」第2版などに記載されている。
【0003】シングルチップマイクロコンピュ−タの動
作速度の向上が要求される一方で、シングルチップマイ
クロコンピュ−タを用いたシステムのコストは同一か安
価なものが要求される。動作速度を上げるにつれて外付
けされる振動子の周波数も上げる必要があるが、高周波
発振の振動子は高価でありシステムのコストが増大す
る。
【0004】一方、シングルチップマイクロコンピュ−
タは、低電圧動作及び低消費電力動作も要求される。
【0005】さらに、シングルチップマイクロコンピュ
−タに内蔵される周辺回路も増大し、シングルチップマ
イクロコンピュ−タ内で種々のタイミングを形成するこ
とが要求される。
【0006】
【発明が解決しようとする課題】振動子の発振周波数を
抑えて、シングルチップマイクロコンピュ−タの動作速
度を上げる対策として、発振回路の出力の周波数と同一
の周波数のままデューティ50%を得るデューティ調整
回路を形成することを本発明者らは検討した。このデュ
ーティ調整回路の例としては、特開昭61−10331
2がある。
【0007】しかしながら、上記に記載されるデューテ
ィ調整回路は、低電圧動作、低消費電力動作について、
考慮されていないことが本発明者等によって明らかにさ
れた。 本発明の目的は、高速動作、低電圧動作及び低
消費電力動作に適したシングルチップマイクロコンピュ
−タに内蔵されるクロック発生回路を提供することにあ
る。
【0008】本発明の他の目的は、シングルチップマイ
クロコンピュ−タに内蔵される周辺回路に最適なタイミ
ングを形成することにある。
【0009】この発明の前記並びにその他の目的と新規
な特徴については、本明細書の記述及び添付図面から明
らかになるであろう。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【0011】すなわち、デ−タ処理装置において、振動
子が外付けされる発振回路と、上記発振回路の出力の発
振周波数と同一の周波数で、かつデューティが略50%
クロック信号を生成するクロック発生回路と、内蔵され
るROMの命令を実行することによって上記発振回路と
上記クロック発生回路とを停止することができる手段と
を設けるようにしたものである。
【0012】また、デ−タ処理装置において、振動子が
外付けされる発振回路と、上記発振回路の出力に基づい
てデューティが略50%クロック信号とデューティが略
40%以下又は略60%以上のクロック信号とを生成す
ることができるクロック発生回路とを設けるようにした
ものである。
【0013】
【作用】上記した手段によれば、発振回路の発振周波数
と、デ−タ処理装置の各モジュールに供給されるクロッ
ク周波数とが同一であるので、高い周波数の振動子にす
ることなく、内部の動作周波数を上げることができる。
また、内部の高い周波数のクロック及び発振回路を命令
に基づいて停止することができるので、消費電力を少な
くすることができる。
【0014】さらに、上記した手段によれば、デューテ
ィ50%のクロック信号の他に種々のデューティのクロ
ック信号を形成できるので、デ−タ処理装置内部でこれ
らのクロック信号を組み合わせることにより、種々のタ
イミング信号を形成することができる。それによって、
例えば、DRAMをデ−タ処理装置に直接接続するため
の信号が容易に生成できる。
【0015】
【実施例】図1には本発明にかかるシングルチップマイ
クロコンピュ−タの一実施例を示すブロック図が示され
ている。
【0016】この実施例のシングルチップマイクロコン
ピュ−タ1は、CPU11、ROM(リードオンメモ
リ)12、RAM(ランダムアクセスメモリ)13、D
MAC(ダイレクトメモリアクセスコントローラ)1
4、BUSC(バスステートコントローラ)15、IN
TC(割込みコントローラ)16、SCI(シリアルコ
ミュニケーションインタフェース)17、TIM(タイ
マユニット)18、ADC(アナログディジタルコンバ
ータ)19、WDT(ウォッチドッグタイマ)20、C
PG(クロックパルスジェネレータ)21、ポートA2
2、ポートB23、ポートC24、アドレスバッファ2
5、データ/アドレスバッファ26等から構成され、公
知のCMOS半導体製造技術によって1つの半導体基板
上に形成されている。
【0017】CPUで実行されるプログラム命令は、R
OM12だけでなくRAM13にも格納することができ
るようになっている。また、ROM12、RAM13は
必ずしもCPUと同一の半導体基板上に形成されている
必要は無く、外付けされて使用されてもよい。この場合
に上記アドレスバッファ25、デ−タ/アドレスバッフ
ァ26によってアクセスされる。ROM12は、いわゆ
るマスクROM、EPROM、EEPROM、フラッシ
ュメモリ等で形成される。
【0018】低消費電力状態に遷移するための命令がC
PU11で実行されて、制御信号が直接又は他の周辺機
能(例えばWDT20)を介してCPG21に入力され
る。低消費電力状態には、例えば、CPU11が停止す
るモード(スリープ命令)、CPU11、周辺機能及び
CPG21が停止するモード(スタンバイ命令)があ
る。
【0019】ポートC24にはDRAM(ダイナミック
ランダムアクセスメモリ)を直接インタフェースするた
めの制御回路があり、DRAMに必要なRAS(ローア
ドレスストローブ)信号やCAS(カラムアドレススト
ローブ)信号が形成される。ポートC24には、デュー
ティ50%のクロック信号の他に、DRAMに必要な制
御信号(RAS、CAS等)を形成するため、例えば、
デューティ35%のクロック信号がCPG21から供給
される。なお、デューティは35%に限定されるもので
なく、形成する信号に応じて、40%、30%又は逆に
60%、65%、70%等でもよい。
【0020】CPU11、ROM12、RAM13、D
MAC14、BUSC15、INTC16、SCI1
7、TIM18、ADC19、WDT20、ポートA2
2、ポートB23、アドレスバッファ25及びデータ/
アドレスバッファ26には、デューティ50%のクロッ
ク信号がCPG21から供給される。
【0021】また、DRAMを直接インタ−フェ−スす
る場合は、アドレスバッファ25、デ−タ/アドレスバ
ッファ26はDRAMに必要なアドレスをマルチプレク
スして出力される。これにより、上記シングルチップマ
イクロコンピュ−タ1は、DRAMと直接接続されたシ
ステムを構成できる。
【0022】なお、この実施例のシングルチップマイク
ロコンピュ−タ1は、電源電圧が5V付近のほかに3V
付近の低電圧でも動作が可能である。
【0023】図2には本発明にかかるCPG21の一実
施例を示すブロック図が示されている。
【0024】この実施例のCPG21は、発振回路3
1、制御回路32、クロック発生回路33から構成され
ている。
【0025】外部端子XTALと外部端子EXTALと
の間には、例えば、20MHzの振動子(水晶振動子や
セラミックフィルタ振動子)が接続され、発振回路31
の出力信号XTALIはクロック発生回路33に供給さ
れる。クロック発生回路33には低消費電力状態に対応
する信号SLP、STBY、STBYW及び外部に振動
子を接続しないで、外部のクロック信号直接内部で使用
できるようにする制御信号TMが供給されている。
【0026】XTALIの周波数とクロック信号CK
1、CK2、CK3の周波数は等しく、クロック信号C
K1、CK2、CK3、のデューティは略50%であ
る。一方、クロック信号CK35の周波数はXTALI
の周波数と等しく、デューティは略35%である。
【0027】低消費電力状態に対応する信号SLP、S
TBY、STBYWによって、クロック信号CK1、C
K2、CK3、CK35は停止される。また、STBY
W及びTM信号によって、制御回路32でSTP信号を
生成し発振回路31の発振を停止する。
【0028】図3に発振回路31の一実施例、図4に制
御回路32の一実施例、図5にクロック発生回路33の
一実施例が示されている。
【0029】この実施例では、信号TM又はSTBYW
の少なくとも1つが“High”レベル(論理が1)の
とき、信号STPが“High”レベルになり発振回路
31の発振が停止される。信号TMが“High”レベ
ル、信号STBYWが“Low”レベル(論理が0)の
とき、外部クロック入力信号EXTALが有効になり信
号EXTALIとしてクロック発生回路33に入力され
る。
【0030】この実施例のクロック発生回路33は、2
つのパルス幅調整回路51、52等からなるデューティ
50%発生回路53と、パルス幅調整回路54と論理回
路等からなるデューティ35%発生回路55と、内部で
生成されたクロック信号と外部クロック入力信号とを切
り替える回路56、低消費電力状態でクロック信号を停
止する回路57等から構成されている。
【0031】パルス幅調整回路51、52は、同一の回
路であり、信号STBYW又はTMの少なくとも1つが
“High”レベルのとき、動作が停止される。
【0032】パルス幅調整回路54は、パルス幅調整回
路51、52において、後述する定電流源の電流比を変
えた回路であり、信号STBYWが“High”レベル
のとき、動作が停止される。
【0033】図6にクロック発生回路33で生成される
クロックのタイミング図が示されている。
【0034】デューティ50%発生回路53は任意のデ
ューティのパルスをデューティ50%のパルスに調整す
る回路で、例えば、図6に示されるようなデューティ5
0%より小さいXTALI信号が、信号Dのようにデュ
ーティ50%に調整される。
【0035】また、デューティ35%発生回路55は任
意のデューティのパルスをデューティ35%のパルスに
調整する回路で、例えば、信号Gのようなデューティの
小さいパルスをパルス幅調整回路54で生成し、デュー
ティ50%の信号Hと論理をとってデューティ35%の
CK35が生成される。
【0036】図6に示されるにデューティ35%のクロ
ック信号とデューティ50%のクロック信号とによっ
て、一周期に3つのエッジが形成できるので異なったタ
イミング信号が形成できる。
【0037】図7は、図5のパルス幅調整回路の具体例
を示す図であり、図8は、上記図7の各部の波形図を示
している。
【0038】パルス幅調整回路72は、遅延回路74、
遅延量制御回路75から構成されており、パルス幅調整
回路73は、遅延回路76、遅延量制御回路77から構
成されている。なお、遅延回路74,76または遅延量
制御回路75,77は、それぞれ同じ構造のものであ
る。
【0039】上記遅延回路74は、ソースが電源電圧
(Vcc)に接続されているPMOSトランジスタPM
1と、並列に接続されているPMOSトランジスタPM
2とNMOSトランジスタNM1と、ソースが基準電圧
(GND)に接続されているNMOSトランジスタNM
2と、コンデンサC1と、インバータINV1、3段の
インバータからなる波形整形回路80で構成されてい
る。
【0040】上記遅延量制御回路75は、遅延回路74
の出力パルスfcを入力パルスとし、その切り換えを行
なうスイッチ回路84と、充電用定電流源82と、放電
用定電流源83と、それらを制御するカレントミラー回
路85と、上記NMOSトランジスタNM1のゲ−ト電
圧となるコンデンサC2と、低消費電力状態時に上記V
Gをある電位に保つためのスイッチMOSであるNM4
から構成されている。
【0041】上記並列に接続されているPMOSトラン
ジスタPM2とNMOSトランジスタNM1とのオン抵
抗と、コンデンサC1の容量の時定数が主たる遅延作用
を生じさせている。この遅延作用を調整するための制御
電圧VGは、制御回路75におけるコンデンサC2の電
圧である。コンデンサC2は、上記定電流源82から充
電されるか、または上記定電流源83へ放電される。
【0042】上記スイッチ回路84のPMOSトランジ
スタPM3とNMOSトランジスタNM3は、波形整形
回路80の出力パルスfcを受けて、上記充電用定電流
源82及び上記放電用定電流源83を交互にコンデンサ
C2に接続するための、切換回路を構成している。
【0043】図7に示されるパルス幅調整回路は、任意
のデュ−ティをもつ入力パルスfaを受けて、所定のデ
ュ−ティ(例えば50%)をもつ同一周波数の出力fg
を発生するものである。入力パルスfaは、PMOSト
ランジスタPM1とNMOSトランジスタNM2とを駆
動する。また、上記入力パルスfaは、同時にインバ−
タ−INV1を経て、PMOSトランジスタPM2のゲ
−ト電圧となる。
【0044】入力パルスfaが高レベルから低レベルに
変わると、PMOSトランジスタPM1が導通し、NM
OSトランジスタNM2が遮断されて、コンデンサC1
は急速に充電される。したがって、図8に示される入力
パルスfaの立ち下がり線と、それに対応する波形整形
回路80の出力パルスfcの立ち下がり線との間の遅延
時間は極めて小さい。また、同時にインバ−タ−INV
1により反転され、PMOSトランジスタPM2が遮断
されている。
【0045】その結果、パルスfbは高レベルとなり、
波形整形回路80によって反転されたパルスfcは低レ
ベルとなる。
【0046】上記遅延量制御回路75の入力パルスfc
が低レベルの場合には、スイッチ回路74のPMOSト
ランジスタPM3が導通し、コンデンサC2は上記定電
流源82により急速に充電される。したがって、VGは
徐々に高レベルとなり上記NMOSトランジスタNM1
も徐々に導通する。しかしながら、上記NMOSトラン
ジスタNM2は、非導通であるため、放電されずに上記
コンデンサC1を充電し続け、パルスfcは低レベルの
ままになっている。
【0047】次に、入力パルスfaが低レベルから高レ
ベルに変わると、上記PMOSトランジスタPM1は非
導通となる。また、上記インバータINV1の出力は低
レベルになり、上記PMOSトランジスタPM2は導通
する。上記NMOSトランジスタNM2が導通し、上記
コンデンサC1の電荷は上記NMOSトランジスタNM
2と、上記PMOSトランジスタPM2と、上記NMO
SトランジスタNM1を通って放電される。しかしなが
ら、上記NMOSトランジスタNM1のゲート電圧は完
全な高レベルでないため、上記NMOSトランジスタN
M1のオン抵抗は高く、放電は徐々に行われる。
【0048】そのためパルスfbは、図8に示されるよ
うに緩やかに立ち下がり、その結果、波形整形回路80
の出力パルスfcの立上りは、対応する入力パルスfa
の立上りに対して、td1だけ遅れる。なお、遅延回路
74の出力fcと入力パルスfaは、位相に関して同相
である。
【0049】さらに、fcが低レベルにある期間中は、
PMOSトランジスタPM3が導通して、上記定電流源
82からコンデンサC2を充電し、fcが高レベルにあ
る期間中は、NMOSトランジスタNM3が導通して、
コンデンサC2は上記定電流源83へ放電する。したが
って、コンデンサC2の平均電荷、制御電圧VGは、f
cの高レベル期間が低レベル期間に比して長いほど減少
傾向が強い。そして、制御電圧VGが小さくなるほど、
NMOSトランジスタNM1のオン抵抗は大きくなり、
その結果、立上り線の遅延時間td1が増大し、出力パ
ルスfcの高レベル期間が減少する。
【0050】すなわち、上記遅延回路74は、入力パル
スfaの高レベル期間、デュ−ティを減少させる方向に
作用し、1周期におけるコンデンサC2の充電量と放電
量が平衡するデュ−ティの出力パルスfcが得られた状
態で、定常状態になる。定常状態に達したときの出力パ
ルスfcのデュ−ティは、上記定電流源82,83の固
有電流値によって定まり、たとえば、両者を等しく設定
すれば、fcのデュ−ティ調整は50%となる。
【0051】しかしながら、上記遅延回路74は、定常
状態において得られるデュ−ティに等しいかそれよりも
小さいデュ−ティの入力パルスに対しては、単なるイン
バ−タ−として作用する。
【0052】ここで、入力パルスfaの低レベル期間が
高レベル期間よりも短い場合についての動作を説明す
る。図8の周期T1において、入力パルスfaの立上り
線がtd1だけ遅延された出力パルスfcが得られる。
この時、出力パルスfcの低レベル期間、すなわちコン
デンサC2の充電期間は、高レベル期間、すなわち放電
期間よりも短いから、次の周期T2におけるコンデンサ
C2の電圧、制御電圧VGは低下し、遅延時間td2は
td1よりも大きくなる。この傾向は周期td4に入る
まで続いて、遅延時間はtd1<td2<td3<td
4と増加し、周期td4において、出力パルスfcの低
レベル期間と高レベル期間が等しくなる。ここでコンデ
ンサC2の充放電は平衡し、周期T3における遅延時間
td3はtd4と変わらず、以降この状態が維持され
て、出力パルスfcはデュ−ティ50%を保つ。
【0053】この間次段の遅延回路76はその入力fd
としてfcの反転信号を受け、これは、低レベル期間が
高レベル期間よりも長い。従って、この回路76は前述
のように単なるインバ−タ−として働く。
【0054】MOSトランジスタのオン抵抗を利用した
遅延回路において、MOSトランジスタのゲ−ト電圧が
低くなると、そのオン抵抗が急激に増加し、遅延量も急
激に増加する。電源電圧が3V等の低電圧動作において
は、特に問題である。
【0055】いま、図9に示すようにNMOSトランジ
スタNM1のゲ−ト電圧であるVGの電圧が低くなる
と、NMOSトランジスタNM1のオン抵抗は増加し、
最終的には無限大となる。この場合にPMOSトランジ
スタPM2とNMOSトランジスタNM2を並列に接続
することにより、無限大に増加するオン抵抗を制限する
ことができる(L2の実線)。並列に接続されたMOS
トランジスタがない場合にMOSトランジスタのオン抵
抗は、そのゲ−ト電圧VGの微小変動にたいし急激に変
動する(L1の点線)。MOSトランジスタのゲ−ト電
圧の微小変動(ΔVG)に対して、このオン抵抗は大き
く変動(Δr2)することになる。パルス波形の遅延量
は、この抵抗に比例して増加するため、このことはパル
ス操作回路の不安定動作につながる。
【0056】上記カレントミラー回路85の貫通電流を
防ぐためにNMOSトランジスタNM5設けている。低
消費電力状態時にNMOSトランジスタNM5が遮断し
パルス幅調整回路73の低消費電力を図ることができ
る。
【0057】また、コンデンサC2を充放電する回路の
電位固定用に、Vcc側にスイッチ回路NMOSトラン
ジスタNM4を設けている。これは、電位固定されたと
き電源レベルよりスレッショルド電圧分電位をずらして
いる。これにより、NMOSトランジスタNM1のゲ−
ト電圧をVccとGND電位の中間電位に固定する事が
でき、遅延量を調整するために必要な最大時間を減らす
ことができる。
【0058】図10には図7の遅延回路74の他の実施
例が示されている。NMOSトランジスタNM1と並列
に接続されたPMOSトランジスタPM2のかわりにN
MOSトランジスタNM10を用いている。
【0059】図11には図7の遅延量制御回路75の他
の実施例が示されている。コンデンサC2を充放電する
回路の電位固定用に、Vcc側にスイッチ回路NMOS
トランジスタNM4の代わりにGND側にスイッチ回路
PMOSトランジスタPM10を設けている。
【0060】図12にはパルス幅調整回路の他の実施例
が示されている。図7の実施例のパルス幅調整回路は入
力パルスの“Low”幅が“High”幅より狭い場合
のみしか調整できないので、位相が相補的な2組のパル
ス幅調整回路が必要である。
【0061】したがって、任意の入力パルスを“Lo
w”幅が“High”幅より狭い狭パルスを生成する回
路を用いることにより1つのパルス幅調整回路で実現で
きる。図12のパルス幅調整回路はその一実施例が示さ
れている。
【0062】奇数段のインバータからなるディレイ素子
87とNOR回路88とインバータ89とで構成される
狭パルス発生回路86と、図7のパルス幅調整回路72
等で構成される。
【0063】任意の入力パルスfiの立ち下がりエッジ
を受けて、狭パルス発生回路86は“Low”幅が“H
igh”幅より狭い狭パルスfaを生成する。
【0064】これにより、レイアウト面積が非常に大き
い容量を図7のパルス幅調整回路に較べて半分にするこ
とができるので、パルス幅調整回路の面積を大幅に削減
できる。
【0065】図13には、図7の遅延回路の他の実施例
が示されている。遅延回路の出力の3段のインバータか
らなる波形整形回路80の代わりにシュミット回路90
を用いたものである。立上りと立ち下がりの論理スレッ
ショルド電圧をずらすことができ、安定したパルスを出
力することができる。
【0066】以上本発明者らによってなされた発明を実
施例に基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。また、以
上の説明では主として本発明者らによってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用したがそれに限定されるもので
なく、その他のクロック発生回路を有する半導体集積回
路装置に適用可能であり、例えば、マイクロプロセッ
サ、CPUコアを取り入れたASIC(Applica
tion Specific Integrated
Circuits),CBIC(CellBased
Integrated Circuits)等にも利用
することができる。
【0067】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0068】すなわち、低電圧、低消費電力及び高速動
作に適したクロック信号発生回路を得ることができる。
【図面の簡単な説明】
【図1】本発明に係るシングルチップマイクロコンピュ
ータの一実施例を示すブロック図である。
【図2】クロックパルスジェネレータ21の一実施例を
示すブロック図である。
【図3】発振回路31の一実施例を示す回路図である。
【図4】上記発振回路31を制御する制御回路32の一
実施例を示す回路図である。
【図5】クロック発生回路33の一実施例を示すブロッ
ク図である。
【図6】クロック発生回路33で精製されるクロック信
号のタイミング図である。
【図7】図5のパルス幅調整回路の具体例を示す回路図
である。
【図8】上記パルス幅調整回路の各部の波形図である。
【図9】MOSトランジスタのゲート電圧とオン抵抗を
関係を示す図である。
【図10】図7の遅延回路74の他の実施例を示す図で
ある。
【図11】図7の遅延量制御回路75の他の実施例を示
す図である。
【図12】パルス幅調整回路の他の実施例を示す図であ
る。
【図13】図7の遅延回路74の他の実施例を示す図で
ある。
【符号の説明】
1 シングルチップマイクロコンピュータ 11 CPU 12 ROM 21 クロックパルスジェネレータ 31 発振回路 33 クロック発生回路 53 デューティ50%発生回路 55 デューティ35%発生回路 57 低消費電力状態でクロック信号を停止する回路
フロントページの続き (72)発明者 阿部 浩 東京都小平市上水本町5丁目22番1号 株 式会社日立マイコンシステム内 (72)発明者 松原 清 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所武蔵工場内 (72)発明者 山崎 尊永 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所武蔵工場内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】振動子が外付けされる発振回路と、上記発
    振回路の出力の発振周波数と同一の周波数で、かつデュ
    ーティが略50%クロック信号を生成するクロック発生
    回路と、内蔵されるROMの命令を実行することによっ
    て上記発振回路と上記クロック発生回路とを停止するこ
    とができる手段とを具備することを特徴とするデ−タ処
    理装置。
  2. 【請求項2】振動子が外付けされる発振回路と、上記発
    振回路の出力に基づいてデューティが略50%クロック
    信号とデューティが略40%以下又は略60%以上のク
    ロック信号とを生成することができるクロック発生回路
    とを具備することを特徴とするデ−タ処理装置。
  3. 【請求項3】振動子が外付けされる発振回路と、上記発
    振回路の出力に基づいてデューティが略50%クロック
    信号とデューティが略40%以下又は略60%以上のク
    ロック信号とを生成することができるクロック発生回路
    と、上記クロック発生回路のクロック信号を用いてDR
    AMをインタフェースするのに必要な信号を生成する手
    段とを具備するデ−タ処理装置と該デ−タ処理装置と直
    接接続されたDRAMとを含むデ−タ処理システム。
JP4281369A 1992-09-30 1992-10-20 データ処理装置 Pending JPH06168344A (ja)

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JP4281369A JPH06168344A (ja) 1992-09-30 1992-10-20 データ処理装置

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JP4-261113 1992-09-30
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100435976B1 (ko) * 1995-01-10 2004-10-28 가부시끼가이샤 히다치 세이사꾸쇼 데이타처리장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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