JPH0661810A - 可変遅延回路、及びこれを用いた半導体集積回路装置 - Google Patents
可変遅延回路、及びこれを用いた半導体集積回路装置Info
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- JPH0661810A JPH0661810A JP4236552A JP23655292A JPH0661810A JP H0661810 A JPH0661810 A JP H0661810A JP 4236552 A JP4236552 A JP 4236552A JP 23655292 A JP23655292 A JP 23655292A JP H0661810 A JPH0661810 A JP H0661810A
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- signal line
- variable
- circuit
- gate
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Abstract
(57)【要約】
【目的】 ゲート負荷を用いる場合に比べて素子数と消
費電力を低減でき、クロック信号の位相調整がやり易い
ように遅延時間変化をニアにできる可変遅延回路を提供
する。 【構成】 容量電極の一方が電源に結合された容量素子
５の他方の容量電極とクロック信号線３との間に、直列
接続した複数個の相補型ＭＯＳトランスファゲート１を
設けて成る可変容量手段２を有し、前記相補型ＭＯＳト
ランスファゲート１のスイッチ状態を設定して前記クロ
ック信号線３側から見た容量値を決定する設定手段４を
設け可変遅延回路ＤＥＬを構成する。
費電力を低減でき、クロック信号の位相調整がやり易い
ように遅延時間変化をニアにできる可変遅延回路を提供
する。 【構成】 容量電極の一方が電源に結合された容量素子
５の他方の容量電極とクロック信号線３との間に、直列
接続した複数個の相補型ＭＯＳトランスファゲート１を
設けて成る可変容量手段２を有し、前記相補型ＭＯＳト
ランスファゲート１のスイッチ状態を設定して前記クロ
ック信号線３側から見た容量値を決定する設定手段４を
設け可変遅延回路ＤＥＬを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号の位相調
整用に適用される可変遅延回路、さらには高速ＬＳＩ用
の位相／周波数分離（ＰＦ分離）制御方式のクロック調
整に技術に関し、例えば、クロック信号位相に対する微
小可変並びに可変幅の２倍化機構を要する回路構成に適
用して有効な技術に関する。
整用に適用される可変遅延回路、さらには高速ＬＳＩ用
の位相／周波数分離（ＰＦ分離）制御方式のクロック調
整に技術に関し、例えば、クロック信号位相に対する微
小可変並びに可変幅の２倍化機構を要する回路構成に適
用して有効な技術に関する。
【０００２】
【従来の技術】従来の可変遅延回路は大きく２つに分類
される。一つはゲート負荷を利用したＰ／Ｆ分離方式の
もの、もう一つはＶＣＯ（電圧制御発振器）を利用した
ＰＬＬ（フェーズ・ロックド・ループ）回路である。ゲ
ート負荷を利用する場合にはクロック経路に各種ゲート
が配置される。ＰＬＬ回路を利用する場合には位相比較
器とＶＯＣとの間に適当な回路を挿入して周波数を逓倍
して行う。このような周波数逓倍の回路構成について記
載された文献の例としては昭和５６年６月３０日に株式
会社朝倉書店発行の「集積回路応用ハンドブック」第６
５頁がある。
される。一つはゲート負荷を利用したＰ／Ｆ分離方式の
もの、もう一つはＶＣＯ（電圧制御発振器）を利用した
ＰＬＬ（フェーズ・ロックド・ループ）回路である。ゲ
ート負荷を利用する場合にはクロック経路に各種ゲート
が配置される。ＰＬＬ回路を利用する場合には位相比較
器とＶＯＣとの間に適当な回路を挿入して周波数を逓倍
して行う。このような周波数逓倍の回路構成について記
載された文献の例としては昭和５６年６月３０日に株式
会社朝倉書店発行の「集積回路応用ハンドブック」第６
５頁がある。
【０００３】
【発明が解決しようとする課題】しかしながら、ゲート
負荷を利用したＰ／Ｆ分離方式の遅延回路では使用する
ゲート量が大きくなって、素子数と電力消費の増大を招
く。更に、遅延時間の制御性にリニアリティがなく、ク
ロック信号の位相調整を微小可変幅を以って容易に行う
ことができない。また、ＶＣＯを利用したＰＬＬ方式の
可変遅延回路はＣＭＯＳでは実現し難いことが明らかに
された。
負荷を利用したＰ／Ｆ分離方式の遅延回路では使用する
ゲート量が大きくなって、素子数と電力消費の増大を招
く。更に、遅延時間の制御性にリニアリティがなく、ク
ロック信号の位相調整を微小可変幅を以って容易に行う
ことができない。また、ＶＣＯを利用したＰＬＬ方式の
可変遅延回路はＣＭＯＳでは実現し難いことが明らかに
された。
【０００４】本発明の目的は、ゲート負荷に比べて比較
的少ない素子数を以って且つ電力消費量の増大を抑えつ
つクロック信号の位相調整を行うことができる可変遅延
回路を提供することにある。本発明の別の目的は、クロ
ック信号に対する遅延時間の制御性にリニアリティーの
ある（微小可変幅を以って位相調整可能な）可変遅延回
路を提供することにある。本発明の更に別の目的は、上
記夫々の目的に加えてＣＭＯＳ回路で実現できる可変遅
延回路を提供することにある。
的少ない素子数を以って且つ電力消費量の増大を抑えつ
つクロック信号の位相調整を行うことができる可変遅延
回路を提供することにある。本発明の別の目的は、クロ
ック信号に対する遅延時間の制御性にリニアリティーの
ある（微小可変幅を以って位相調整可能な）可変遅延回
路を提供することにある。本発明の更に別の目的は、上
記夫々の目的に加えてＣＭＯＳ回路で実現できる可変遅
延回路を提供することにある。
【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】すなわち、直列接続した複数個の相補型Ｍ
ＯＳトランスファゲートを可変容量手段として採用し、
これをクロック信号線に接続し、前記相補型ＭＯＳトラ
ンスファゲートのスイッチ状態を設定して前記接続点か
ら見た容量値を決定する設定手段を設けて、可変遅延回
路を構成するものである。
ＯＳトランスファゲートを可変容量手段として採用し、
これをクロック信号線に接続し、前記相補型ＭＯＳトラ
ンスファゲートのスイッチ状態を設定して前記接続点か
ら見た容量値を決定する設定手段を設けて、可変遅延回
路を構成するものである。
【０００８】遅延の可変幅を全体として大きくするに
は、可変容量手段を複数個並列的にクロック信号線に結
合し、可変容量手段の相補型ＭＯＳトランスファゲート
を個々にスイッチ制御すればよい。
は、可変容量手段を複数個並列的にクロック信号線に結
合し、可変容量手段の相補型ＭＯＳトランスファゲート
を個々にスイッチ制御すればよい。
【０００９】遅延変化の傾きを選択可能にするには、前
記クロック信号信号線には更に、前記可変容量手段を複
数個並列的に結合した回路を選択ゲートを介して結合
し、選択ゲートを介してクロック信号線に結合される可
変容量手段と選択ゲートを介さずにクロック信号線に結
合される可変容量手段とを、設定手段で生成される信号
によって共通に制御すればよい。
記クロック信号信号線には更に、前記可変容量手段を複
数個並列的に結合した回路を選択ゲートを介して結合
し、選択ゲートを介してクロック信号線に結合される可
変容量手段と選択ゲートを介さずにクロック信号線に結
合される可変容量手段とを、設定手段で生成される信号
によって共通に制御すればよい。
【００１０】前記クロック信号線に挿入された回路素子
の入力側と出力側との間で対応を採って遅延を設定する
には、前記可変容量手段で構成される回路をその入力側
と出力側とで等しくし、双方の回路を前記設定手段で共
通に制御する。
の入力側と出力側との間で対応を採って遅延を設定する
には、前記可変容量手段で構成される回路をその入力側
と出力側とで等しくし、双方の回路を前記設定手段で共
通に制御する。
【００１１】
【作用】上記した手段によれば、相補型ＭＯＳトランス
ファゲートを信号線側から順次オン状態に制御すると、
そのオン状態にされる相補型ＭＯＳトランスファゲート
の数に比例して、相補型ＭＯＳトランスファゲートのゲ
ート・ソース間、ゲート・ドレイン間容量及びダイオー
ド容量が順次信号線に付加され、信号線の遅延成分とし
ての容量成分が増えたのと等価になり、このことが、信
号線に伝播されるクロック信号に対する遅延時間の制御
性に微小可変幅を以ってリニアリティーを持たせる。ま
た、可変容量手段は貫通電流を流さず、また、可変容量
手段における１個のＭＯＳトランジスタによって得られ
る容量成分はゲート負荷に比べて比較的大きく、このこ
とが、ゲート負荷に比べて比較的少ない素子数を以って
且つ電力消費量の増大を抑えつつクロック信号の位相調
整を行うことができる可変遅延回路を実現する。
ファゲートを信号線側から順次オン状態に制御すると、
そのオン状態にされる相補型ＭＯＳトランスファゲート
の数に比例して、相補型ＭＯＳトランスファゲートのゲ
ート・ソース間、ゲート・ドレイン間容量及びダイオー
ド容量が順次信号線に付加され、信号線の遅延成分とし
ての容量成分が増えたのと等価になり、このことが、信
号線に伝播されるクロック信号に対する遅延時間の制御
性に微小可変幅を以ってリニアリティーを持たせる。ま
た、可変容量手段は貫通電流を流さず、また、可変容量
手段における１個のＭＯＳトランジスタによって得られ
る容量成分はゲート負荷に比べて比較的大きく、このこ
とが、ゲート負荷に比べて比較的少ない素子数を以って
且つ電力消費量の増大を抑えつつクロック信号の位相調
整を行うことができる可変遅延回路を実現する。
【００１２】
【実施例】図１には本発明に係る可変遅延回路ＤＥＬの
基本形の一実施例が示される。可変遅延回路の基本形
は、直列接続した複数個例えば４個の相補型ＭＯＳ（以
下単にＣＭＯＳとも記す）トランスファゲート１を可変
容量手段２として備え、これをクロック信号線３に接続
し、前記相補型ＭＯＳトランスファゲート１のスイッチ
状態を設定して前記接続点から見た容量値を決定する手
段（以下設定手段とも記す）４を設けて構成される。夫
々のＣＭＯＳトランスファゲート１は、Ｐチャンネル型
ＭＯＳトランジスタＱｐ１とＮチャンネル型ＭＯＳトラ
ンジスタＱｎ１をソース・ドレインを介して並列的に接
続し、双方のトランジスタＱｐ１，Ｑｎ１ゲートにはイ
ンバータＩＮＶを介して相互にレベル反転された信号が
供給されるようになっている。この可変容量手段２の終
端には、ソース及びドレインが接地電位Ｖｓｓに結合さ
れるＮチャンネル型ＭＯＳトランジスタＱｎ２と、ソー
ス及びドレインが電源電位Ｖｄｄに結合されるＰチャン
ネル型ＭＯＳトランジスタＱｐ２を備え、双方のＭＯＳ
トランジスタＱｎ２，Ｑｐ２のゲートが、可変容量手段
２の終端に結合されて成る容量素子５が配置されてい
る。
基本形の一実施例が示される。可変遅延回路の基本形
は、直列接続した複数個例えば４個の相補型ＭＯＳ（以
下単にＣＭＯＳとも記す）トランスファゲート１を可変
容量手段２として備え、これをクロック信号線３に接続
し、前記相補型ＭＯＳトランスファゲート１のスイッチ
状態を設定して前記接続点から見た容量値を決定する手
段（以下設定手段とも記す）４を設けて構成される。夫
々のＣＭＯＳトランスファゲート１は、Ｐチャンネル型
ＭＯＳトランジスタＱｐ１とＮチャンネル型ＭＯＳトラ
ンジスタＱｎ１をソース・ドレインを介して並列的に接
続し、双方のトランジスタＱｐ１，Ｑｎ１ゲートにはイ
ンバータＩＮＶを介して相互にレベル反転された信号が
供給されるようになっている。この可変容量手段２の終
端には、ソース及びドレインが接地電位Ｖｓｓに結合さ
れるＮチャンネル型ＭＯＳトランジスタＱｎ２と、ソー
ス及びドレインが電源電位Ｖｄｄに結合されるＰチャン
ネル型ＭＯＳトランジスタＱｐ２を備え、双方のＭＯＳ
トランジスタＱｎ２，Ｑｐ２のゲートが、可変容量手段
２の終端に結合されて成る容量素子５が配置されてい
る。
【００１３】夫々のＣＭＯＳトランスファゲート１は前
記設定手段４の出力によってスイッチ制御される。例え
ば、設定手段４がＣＭＯＳトランスファゲート１と一対
一対応するフリップフロップを備えるとき、そのフリッ
プフロップの状態に従ってＣＭＯＳトランスファゲート
１がスイッチ制御される。フリップフロップの状態は、
特に制限されないが、ＣＰＵ（中央処理装置）或はマイ
クロプロセッサのようなデータ処理手段で初期設定した
り、或は、外部端子など介して与えられる数ビット分の
信号のデコード結果に従って制御したりすることができ
る。また、クロック信号線３に伝播されるクロック信号
の周波数に応じて遅延量を決定するような場合には、そ
の数ビット分の信号レベルの組み合わせはクロック信号
周波数と関連付けておけばよい。
記設定手段４の出力によってスイッチ制御される。例え
ば、設定手段４がＣＭＯＳトランスファゲート１と一対
一対応するフリップフロップを備えるとき、そのフリッ
プフロップの状態に従ってＣＭＯＳトランスファゲート
１がスイッチ制御される。フリップフロップの状態は、
特に制限されないが、ＣＰＵ（中央処理装置）或はマイ
クロプロセッサのようなデータ処理手段で初期設定した
り、或は、外部端子など介して与えられる数ビット分の
信号のデコード結果に従って制御したりすることができ
る。また、クロック信号線３に伝播されるクロック信号
の周波数に応じて遅延量を決定するような場合には、そ
の数ビット分の信号レベルの組み合わせはクロック信号
周波数と関連付けておけばよい。
【００１４】ＣＭＯＳトランスファゲート１をクロック
信号線３側から順次オン状態に制御すると、そのオン状
態にされるＣＭＯＳトランスファゲート１の数に比例し
て、ＣＭＯＳトランスファゲート１のゲート・ソース
間、ゲート・ドレイン間容量及びダイオード容量が順次
クロック信号線３に付加され、クロック信号線３の遅延
成分としての容量成分が増えたのと等価になう。これに
よって、クロック信号線３に伝播されるクロック信号に
対する遅延時間の制御性に微小可変幅を持ったリニアリ
ティーを得ることができる。また、可変容量手段２は貫
通電流を流さず、また、１個のＭＯＳトランジスタによ
って得られる容量成分はゲート負荷に比べて比較的大き
く、この点において、ゲート負荷に比べて比較的少ない
素子数を以って且つ電力消費量の増大を抑えつつクロッ
ク信号の位相調整を行うことができる。
信号線３側から順次オン状態に制御すると、そのオン状
態にされるＣＭＯＳトランスファゲート１の数に比例し
て、ＣＭＯＳトランスファゲート１のゲート・ソース
間、ゲート・ドレイン間容量及びダイオード容量が順次
クロック信号線３に付加され、クロック信号線３の遅延
成分としての容量成分が増えたのと等価になう。これに
よって、クロック信号線３に伝播されるクロック信号に
対する遅延時間の制御性に微小可変幅を持ったリニアリ
ティーを得ることができる。また、可変容量手段２は貫
通電流を流さず、また、１個のＭＯＳトランジスタによ
って得られる容量成分はゲート負荷に比べて比較的大き
く、この点において、ゲート負荷に比べて比較的少ない
素子数を以って且つ電力消費量の増大を抑えつつクロッ
ク信号の位相調整を行うことができる。
【００１５】図２には図１の基本形を適用した種々の実
施例が示される。尚、図２において前記容量素子５は図
示を省略してある。容量素子５は夫々の可変容量手段２
に専用化しても、また、複数個の可変容量手段２で共用
してもよい。
施例が示される。尚、図２において前記容量素子５は図
示を省略してある。容量素子５は夫々の可変容量手段２
に専用化しても、また、複数個の可変容量手段２で共用
してもよい。
【００１６】図２の（Ａ）においてクロック信号線に回
路素子としてインバータ６が挿入されている。このイン
バータ６は例えばクロック信号の波形整形若しくはクロ
ックドライバとして機能される。このとき、インバータ
６の入力側と出力側に夫々一つづつ可変容量手段２を配
置し、双方の可変容量手段２を前記一つの設定手段４で
共通に制御する。すなわち、設定手段４はスイッチ制御
信号Ｓ１〜Ｓ４を出力し、例えばスイッチ制御信号Ｓ１
はインバータ６の入力側並びに出力側双方の可変容量手
段における最上位側のＣＭＯＳトランスファゲート１を
共通にスイッチ制御する。これにより、インバータ６の
入力側と出力側との間で対応を採って遅延を設定するこ
とができる。
路素子としてインバータ６が挿入されている。このイン
バータ６は例えばクロック信号の波形整形若しくはクロ
ックドライバとして機能される。このとき、インバータ
６の入力側と出力側に夫々一つづつ可変容量手段２を配
置し、双方の可変容量手段２を前記一つの設定手段４で
共通に制御する。すなわち、設定手段４はスイッチ制御
信号Ｓ１〜Ｓ４を出力し、例えばスイッチ制御信号Ｓ１
はインバータ６の入力側並びに出力側双方の可変容量手
段における最上位側のＣＭＯＳトランスファゲート１を
共通にスイッチ制御する。これにより、インバータ６の
入力側と出力側との間で対応を採って遅延を設定するこ
とができる。
【００１７】図２の（Ｂ）においては、インバータ６の
入力側及び出力側の夫々に、４列分の可変容量手段２を
並列的に配置し、前記同様に可変容量手段２を入力側並
びに出力側で共通に前記設定手段４で制御する。この場
合設定手段４はスイッチ制御信号Ｓ１〜Ｓ１６を出力す
る。これにより、図２の（Ａ）の場合に比べて遅延の可
変幅を全体として大きくすることができる。この様子は
図３の（Ａ）と（Ｂ）を比較すれば明らかである。図３
の（Ａ）は図２（Ａ）に対応され、図３の（Ｂ）は図２
の（Ｂ）に対応された特性図である。図３において縦軸
は遅延時間（ｎｓｅｃ）を表し、横軸はオン状態のＣＭ
ＯＳトランスファゲートの数を表す。
入力側及び出力側の夫々に、４列分の可変容量手段２を
並列的に配置し、前記同様に可変容量手段２を入力側並
びに出力側で共通に前記設定手段４で制御する。この場
合設定手段４はスイッチ制御信号Ｓ１〜Ｓ１６を出力す
る。これにより、図２の（Ａ）の場合に比べて遅延の可
変幅を全体として大きくすることができる。この様子は
図３の（Ａ）と（Ｂ）を比較すれば明らかである。図３
の（Ａ）は図２（Ａ）に対応され、図３の（Ｂ）は図２
の（Ｂ）に対応された特性図である。図３において縦軸
は遅延時間（ｎｓｅｃ）を表し、横軸はオン状態のＣＭ
ＯＳトランスファゲートの数を表す。
【００１８】図２の（Ｃ）においては、図２の（Ｂ）の
構成に対して更に、４列分の可変容量手段２を並列的に
結合した回路を選択ゲート７を介して、前記インバータ
６の入力側及び出力側の夫々に結合し、選択ゲート７に
接続された可変容量手段２と選択ゲート７に非接続の可
変容量手段２とを共通のスイッチ制御信号Ｓｉ（ｉ＝１
〜１６）で制御する。この様子はスイッチ制御信号Ｓ１
６を代表として図示されている。これにより、選択ゲー
ト７をオン状態にするかオフ状態にするかによって、遅
延変化の傾きを選択できるようになる。これは、図２の
（Ｃ）に対応される図３の（Ｃ）に示される特性図から
も明らかである。
構成に対して更に、４列分の可変容量手段２を並列的に
結合した回路を選択ゲート７を介して、前記インバータ
６の入力側及び出力側の夫々に結合し、選択ゲート７に
接続された可変容量手段２と選択ゲート７に非接続の可
変容量手段２とを共通のスイッチ制御信号Ｓｉ（ｉ＝１
〜１６）で制御する。この様子はスイッチ制御信号Ｓ１
６を代表として図示されている。これにより、選択ゲー
ト７をオン状態にするかオフ状態にするかによって、遅
延変化の傾きを選択できるようになる。これは、図２の
（Ｃ）に対応される図３の（Ｃ）に示される特性図から
も明らかである。
【００１９】図４には本発明に係る可変遅延回路を適用
したマイクロコンピュータシステムの一実施例ブロック
図が示される。このシステムは、特に制限されないが、
マイクロプロセッシングユニット（ＭＰＵ）１０、マイ
クロプロセッシングユニット１０の動作プログラムを保
有するＲＯＭ（リード・オンリ・メモリ）１１、マイク
ロプロセッシングユニット１０のの作業領域若しくはデ
ータの一時記憶領域とされるＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）１２、ＤＲＡＭ１２のリ
フレッシュ制御などを行うためのＤＲＡＭコントローラ
１３、ＳＣＩ（シリアル・コミュニケーション・インタ
フェース・コントローラ）１４、ＤＭＡＣ（ダイレクト
・メモリ・アクセス・コントローラ）１５、及びタイマ
カウンタ１６などを備え、それらはバス１７で接続され
ている。このシステムの各種動作クロック信号は、クロ
ックパルスジェネレータ２０と、これによって生成され
るクロック信号を分周する分周回路２１と、分周回路２
１で得られたクロック信号の信号線に前記可変遅延回路
を設けて成る可変遅延回路ユニット２２とによって形成
される。可変遅延回路ユニットから出力されるクロック
信号は所要の回路モジュールへ供給される。図４に示さ
れるマイクロコンピュータシステムは、回路基板として
のボードに構成されるものであってもよいし、また、シ
リコンのような１個の半導体基板に半導体集積回路とし
て構成されたものであってもよい。半導体集積回路化さ
れる場合には、バスインタフェース回路を内蔵すること
ができる。
したマイクロコンピュータシステムの一実施例ブロック
図が示される。このシステムは、特に制限されないが、
マイクロプロセッシングユニット（ＭＰＵ）１０、マイ
クロプロセッシングユニット１０の動作プログラムを保
有するＲＯＭ（リード・オンリ・メモリ）１１、マイク
ロプロセッシングユニット１０のの作業領域若しくはデ
ータの一時記憶領域とされるＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）１２、ＤＲＡＭ１２のリ
フレッシュ制御などを行うためのＤＲＡＭコントローラ
１３、ＳＣＩ（シリアル・コミュニケーション・インタ
フェース・コントローラ）１４、ＤＭＡＣ（ダイレクト
・メモリ・アクセス・コントローラ）１５、及びタイマ
カウンタ１６などを備え、それらはバス１７で接続され
ている。このシステムの各種動作クロック信号は、クロ
ックパルスジェネレータ２０と、これによって生成され
るクロック信号を分周する分周回路２１と、分周回路２
１で得られたクロック信号の信号線に前記可変遅延回路
を設けて成る可変遅延回路ユニット２２とによって形成
される。可変遅延回路ユニットから出力されるクロック
信号は所要の回路モジュールへ供給される。図４に示さ
れるマイクロコンピュータシステムは、回路基板として
のボードに構成されるものであってもよいし、また、シ
リコンのような１個の半導体基板に半導体集積回路とし
て構成されたものであってもよい。半導体集積回路化さ
れる場合には、バスインタフェース回路を内蔵すること
ができる。
【００２０】図５には図４のクロック信号生成系の詳細
が示される。図５の可変遅延回路ユニット２２はｉ＋１
個の可変遅延回路ＤＥＬ0〜ＤＥＬiを備える。各可変遅
延回路ＤＥＬ0〜ＤＥＬiは図１並びに図２に示される適
宜の回路構成が採用されている。ここで例えば、可変遅
延回路ＤＥＬ0〜ＤＥＬiで設定される遅延時間はクロッ
クパルスジェネレータ２０から出力されるクロック信号
周波数に従って決定されるべきものとする。このとき選
択可能な動作周波数が８種類であるとすると、外部から
それを示すために３ビットの信号Ｄ0〜Ｄ2が論理回路２
３に与えられる。論理回路２３は、その指示されたクロ
ック周波数に対応して夫々の可変遅延回路ＤＥＬ0〜Ｄ
ＥＬiに対して所定個数のＣＭＯＳトランスファゲート
１をオン状態にするために必要なデータを可変遅延回路
の設定手段に出力する。このときのクロック信号に対す
る遅延制御は、例えばノン・オーバーラップの２相クロ
ック信号におけるノン・オーバーラップ間隔時間の設定
に関与させることができる。また、前記信号Ｄ0〜Ｄ2は
外部端子を介して供給される信号、或はマイクロプロセ
ッシングユニット１０によって初期設定される信号の何
れであってもよい。
が示される。図５の可変遅延回路ユニット２２はｉ＋１
個の可変遅延回路ＤＥＬ0〜ＤＥＬiを備える。各可変遅
延回路ＤＥＬ0〜ＤＥＬiは図１並びに図２に示される適
宜の回路構成が採用されている。ここで例えば、可変遅
延回路ＤＥＬ0〜ＤＥＬiで設定される遅延時間はクロッ
クパルスジェネレータ２０から出力されるクロック信号
周波数に従って決定されるべきものとする。このとき選
択可能な動作周波数が８種類であるとすると、外部から
それを示すために３ビットの信号Ｄ0〜Ｄ2が論理回路２
３に与えられる。論理回路２３は、その指示されたクロ
ック周波数に対応して夫々の可変遅延回路ＤＥＬ0〜Ｄ
ＥＬiに対して所定個数のＣＭＯＳトランスファゲート
１をオン状態にするために必要なデータを可変遅延回路
の設定手段に出力する。このときのクロック信号に対す
る遅延制御は、例えばノン・オーバーラップの２相クロ
ック信号におけるノン・オーバーラップ間隔時間の設定
に関与させることができる。また、前記信号Ｄ0〜Ｄ2は
外部端子を介して供給される信号、或はマイクロプロセ
ッシングユニット１０によって初期設定される信号の何
れであってもよい。
【００２１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
可変遅延回路はクロック信号供給経路の適宜の位置に配
置することもできる。また、可変容量手段を構成するＣ
ＭＯＳトランスファゲートの直列段数、更には可変容量
手段の並列段数は上記実施例に限定されず適宜変更可能
である。また、可変容量手段の終端に位置する容量素子
は必ずしもＣＭＯＳ構成でなくてもよい。また本発明
は、図５に示されるような構成を持つクロックモジュー
ルとして適用することもできる。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
可変遅延回路はクロック信号供給経路の適宜の位置に配
置することもできる。また、可変容量手段を構成するＣ
ＭＯＳトランスファゲートの直列段数、更には可変容量
手段の並列段数は上記実施例に限定されず適宜変更可能
である。また、可変容量手段の終端に位置する容量素子
は必ずしもＣＭＯＳ構成でなくてもよい。また本発明
は、図５に示されるような構成を持つクロックモジュー
ルとして適用することもできる。
【００２２】本発明は、少なくともクロック信号の位相
を調整する必要のある条件のものに適用することができ
る。
を調整する必要のある条件のものに適用することができ
る。
【００２３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２４】（１）遅延を発生させるのにゲート負荷で
はなくＣＭＯＳトランスファゲートを用いるので、ゲー
ト負荷に比べて比較的少ない素子数を以って且つ電力消
費量の増大を抑えつつクロック信号の位相調整を行うこ
とができる。 （２）遅延時間はＣＭＯＳトランスファゲート数とリニ
アな関係にあるので、微小可変幅を以ってリニアにクロ
ック信号の遅延時間若しくは位相を制御でき、クロック
信号の位相調整そしてその設計がやり易くなる。 （３）可変容量手段を複数個並列的にクロック信号線に
結合し、可変容量手段のＣＭＯＳトランスファゲートを
個々にスイッチ制御することにより、遅延の可変幅を全
体として大きくすることができる。 （４）クロック信号線には更に、可変容量手段を複数個
並列的に結合した回路を選択ゲートを介して結合し、選
択ゲートを介してクロック信号線に結合される可変容量
手段と選択ゲートを介さずにクロック信号線に結合され
る可変容量手段とを、設定手段で生成される信号によっ
て共通に制御することにより、遅延変化の傾きを選択で
きるようになる。 （５）クロック信号線に挿入された回路素子の入力側と
出力側に前記可変容量手段で構成される回路を等しく構
成し、双方の回路を前記設定手段で共通に制御すること
により、クロック信号線に挿入された回路素子の入力側
と出力側との間で対応を採って遅延を設定することがで
きる。
はなくＣＭＯＳトランスファゲートを用いるので、ゲー
ト負荷に比べて比較的少ない素子数を以って且つ電力消
費量の増大を抑えつつクロック信号の位相調整を行うこ
とができる。 （２）遅延時間はＣＭＯＳトランスファゲート数とリニ
アな関係にあるので、微小可変幅を以ってリニアにクロ
ック信号の遅延時間若しくは位相を制御でき、クロック
信号の位相調整そしてその設計がやり易くなる。 （３）可変容量手段を複数個並列的にクロック信号線に
結合し、可変容量手段のＣＭＯＳトランスファゲートを
個々にスイッチ制御することにより、遅延の可変幅を全
体として大きくすることができる。 （４）クロック信号線には更に、可変容量手段を複数個
並列的に結合した回路を選択ゲートを介して結合し、選
択ゲートを介してクロック信号線に結合される可変容量
手段と選択ゲートを介さずにクロック信号線に結合され
る可変容量手段とを、設定手段で生成される信号によっ
て共通に制御することにより、遅延変化の傾きを選択で
きるようになる。 （５）クロック信号線に挿入された回路素子の入力側と
出力側に前記可変容量手段で構成される回路を等しく構
成し、双方の回路を前記設定手段で共通に制御すること
により、クロック信号線に挿入された回路素子の入力側
と出力側との間で対応を採って遅延を設定することがで
きる。
【図１】本発明に係る可変遅延回路の基本形の一実施例
を示す回路図である。
を示す回路図である。
【図２】図１の基本形を適用した種々の実施例を示す説
明図である。
明図である。
【図３】図２に示される実施例の遅延時間制御特性図で
ある。
ある。
【図４】本発明に係る可変遅延回路を適用したマイクロ
コンピュータシステムの一実施例ブロック図である。
コンピュータシステムの一実施例ブロック図である。
【図５】図４のクロック信号生成系の詳細ブロック図で
ある。
ある。
１ ＣＭＯＳトランスファゲート ２ 可変容量手段 ３ クロック信号線 ４ 設定手段 ５ 容量素子 ６ インバータ ７ 選択ゲート Ｓ１〜Ｓ１６ スイッチ制御信号 ＤＥＬ 可変遅延回路 ＤＥＬ0〜ＤＥＬｉ 可変遅延回路 ２０ クロックパルスジェネレータ ２１ 分周回路 ２２ 可変遅延回路ユニット
Claims (7)
- 【請求項１】 容量電極の一方が電源に結合された容量
素子の他方の容量電極とクロック信号線との間に、直列
接続した複数個の相補型ＭＯＳトランスファゲートを設
けて成る可変容量手段を有し、前記相補型ＭＯＳトラン
スファゲートのスイッチ状態を設定して前記クロック信
号線側から見た容量値を決定する設定手段を設けて成る
ものであることを特徴とする可変遅延回路。 - 【請求項２】 前記容量素子は、ソース及びドレインが
接地電位に結合されるＮチャンネル型ＭＯＳトランジス
タと、ソース及びドレインが電源電位に結合されるＰチ
ャンネル型ＭＯＳトランジスタとを備え、双方のＭＯＳ
トランジスタのゲートが、前記他方の容量電極を構成し
て成るものであることを特徴とする請求項１記載の可変
遅延回路。 - 【請求項３】 前記クロック信号線に前記可変容量手段
を複数個並列的に結合し、夫々の可変容量手段が前記設
定手段で制御されるものであることを特徴とする請求項
１又は２記載の可変遅延回路。 - 【請求項４】 前記クロック信号線には更に、前記可変
容量手段を複数個並列的に結合した回路を選択ゲートを
介して結合し、選択ゲートを介してクロック信号線に結
合される可変容量手段と選択ゲートを介さずにクロック
信号線に結合される可変容量手段とが、前記設定手段で
生成される信号によって共通に制御されるものであるこ
とを特徴とする請求項３記載の可変遅延回路。 - 【請求項５】 前記クロック信号線に挿入された回路素
子の入力側及び出力側に、相互に同一の前記可変容量手
段を同数づつ複数個並列的に結合し、回路素子の入力側
に結合された可変容量手段と前記回路素子の出力側に結
合された可変容量手段とが、前記設定手段で生成される
信号によって共通に制御されるものであることを特徴と
する請求項１又は２記載の可変遅延回路。 - 【請求項６】 前記クロック信号線に挿入された回路素
子の入力側及び出力側には更に、相互に同一の前記可変
容量手段を同数づつ複数個並列的に結合した回路を選択
ゲートを介して結合し、前記回路素子の入力側及び出力
側の双方において選択ゲートを介してクロック信号線に
結合される可変容量手段と選択ゲートを介さずにクロッ
ク信号線に結合される可変容量手段とが、前記設定手段
で生成される信号によって共通に制御されるものである
ことを特徴とする請求項５記載の可変遅延回路。 - 【請求項７】 クロックパルスジェネレータと、これに
よって生成されるクロック信号を分周する分周回路と、
分周回路で得られたクロック信号の信号線に接続される
請求項１乃至６の何れか１項記載の可変遅延回路とを含
んで１個の半導体基板に形成されて成るものであること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236552A JPH0661810A (ja) | 1992-08-12 | 1992-08-12 | 可変遅延回路、及びこれを用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236552A JPH0661810A (ja) | 1992-08-12 | 1992-08-12 | 可変遅延回路、及びこれを用いた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661810A true JPH0661810A (ja) | 1994-03-04 |
Family
ID=17002346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236552A Withdrawn JPH0661810A (ja) | 1992-08-12 | 1992-08-12 | 可変遅延回路、及びこれを用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661810A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448833B2 (en) | 2000-03-08 | 2002-09-10 | Nec Corporation | Delay circuit |
| JP2007509541A (ja) * | 2003-10-16 | 2007-04-12 | インテル・コーポレーション | 適応型入力／出力バッファ及びその方法 |
| US7786784B2 (en) | 2007-03-14 | 2010-08-31 | Fujitsu Semiconductor Limited | Variable delay circuit, variable delay device, and VCO circuit |
-
1992
- 1992-08-12 JP JP4236552A patent/JPH0661810A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448833B2 (en) | 2000-03-08 | 2002-09-10 | Nec Corporation | Delay circuit |
| JP2007509541A (ja) * | 2003-10-16 | 2007-04-12 | インテル・コーポレーション | 適応型入力／出力バッファ及びその方法 |
| US7786784B2 (en) | 2007-03-14 | 2010-08-31 | Fujitsu Semiconductor Limited | Variable delay circuit, variable delay device, and VCO circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |