JP2000091896A - 遅延調整装置 - Google Patents

遅延調整装置

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JP2000091896A
JP2000091896A JP10262839A JP26283998A JP2000091896A JP 2000091896 A JP2000091896 A JP 2000091896A JP 10262839 A JP10262839 A JP 10262839A JP 26283998 A JP26283998 A JP 26283998A JP 2000091896 A JP2000091896 A JP 2000091896A
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signal
circuit
input
clock signal
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Satoshi Tamaoki
智 玉置
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Abstract

(57)【要約】 【課題】半導体記憶装置等の高速化に対応した高精度の
遅延を実現する。 【解決手段】 分周クロック信号１０２を出力する分周
回路１と、この分周クロック信号１０２を半周期遅延さ
せることによって得られた遅延分周クロック信号１０６
を出力するとともに、入力された遅延調整信号１０５に
基づいて遅延量が可変される単位遅延回路２と、分周ク
ロック信号１０２および遅延分周クロック信号１０４の
位相を比較し、遅延分周クロック信号１０６が遅れたと
きは遅延減少信号１０３を出力しかつ遅延分周クロック
信号１０６が進んだときは遅延増加信号１０４を出力す
る遅延検出回路３と、遅延増加信号１０４または遅延減
少信号１０３が入力されかつこの入力された信号に基づ
いて遅延調整信号１０５を出力する遅延調整回路４と、
複数の単位遅延回路５1〜５4の直列接続によって構成さ
れかつ入力された遅延調整信号１０５に基づいて遅延量
が可変されるとともに、入力された論理入力信号２０１
を可変された遅延量だけ遅延させてから出力する遅延回
路５とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、遅延調整装置に関
し、特にＲＡＭやＲＯＭ等の半導体記憶装置等で使用さ
れる遅延調整装置に関するものである。
【０００２】
【従来の技術】従来、ＲＡＭ（Random Access Memory）
やＲＯＭ（Read Only Memory）等の半導体記憶装置、そ
の中でも特にＤＲＡＭ（Dynamic Random Access Memor
y）においてはさまざまな遅延量の遅延回路が設けら
れ、論理動作およびアナログ動作のスキュウ調整やタイ
ミング調整等に用いられている。
【０００３】しかし、このような遅延回路は動作時に発
生した温度等の影響により、遅延時間が延びたり縮んだ
りして変動してしまう。そのため、実際の回路設計で
は、このような遅延時間の変動を見込んで回路動作の合
わせ込みを行っているのが現状である。
【０００４】また、従来においては、特開平１−２３６
４９４号公報に記載されているように外部端子に信号を
入力して遅延時間を調整するものや、特開平４−２８８
７１７号公報に記載されているように遅延素子のレイア
ウトを工夫してスキュウずれを生じにくくするようなも
の等が開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、これら
の従来例は何れも、遅延回路自体の特性変動を調整する
機能を有しておらず、そのため半導体記憶装置の高速化
にともなう遅延回路の精度向上の要求に対して対応でき
なくなりつつある。
【０００６】また、従来よりクロック信号を利用して遅
延回路の特性を調整する回路としては、ＤＬＬ（Delay
Locked Loop ）やＰＬＬ（Phase Locked Loop） がよく
知られているが、これらの回路構成は非常に複雑であ
り、設計および製造が困難という問題がある。
【０００７】さらに、これらのＰＬＬ等は、通常、クロ
ック信号の位相調整に用いられることを前提にされてい
るため、調整する遅延時間はクロック周期に限定され、
任意の遅延時間を有する遅延回路に適応できないという
問題点もある。
【０００８】本発明は、このような課題を解決するため
のものであり、半導体記憶装置等の高速化に対応した高
精度の遅延調整装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、請求項１に係る本発明の遅延調整装置は、入
力された論理入力信号に所望時間の遅延量を加えてから
出力する遅延装置において、入力されたクロック信号を
分周して得られた分周クロック信号を出力する分周回路
と、上記分周クロック信号が入力されかつこの分周クロ
ック信号を半周期遅延させることによって得られた遅延
分周クロック信号を出力するとともに、入力された遅延
調整信号に基づいて遅延量が可変される単位遅延回路
と、上記分周クロック信号および上記遅延分周クロック
信号が入力されて両者の位相を比較し、上記遅延分周ク
ロック信号が遅れたときは上記遅延減少信号を出力しか
つ上記遅延分周クロック信号が進んだときは遅延増加信
号を出力する遅延検出回路と、上記遅延増加信号または
遅延減少信号が入力されかつこの入力された信号に基づ
いて上記遅延調整信号を出力する遅延調整回路と、複数
の上記単位遅延回路の直列接続によって構成されかつ入
力された上記遅延調整信号に基づいて遅延量が可変され
るとともに、入力された上記論理入力信号を上記可変さ
れた遅延量だけ遅延させてから出力する遅延回路とを備
えたものである。
【００１０】また、請求項２に係る本発明の遅延調整装
置は、請求項１において、上記単位遅延回路は、ＮＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴとからなるＣＭＯＳインバー
タ回路を複数直列接続することによって構成されたもの
である。
【００１１】また、請求項３に係る本発明の遅延調整装
置は、請求項２において、上記ＣＭＯＳインバータ回路
を構成するＮＭＯＳＦＥＴは、バックゲートを有し、こ
のバックゲートには、上記遅延調整信号が入力されるも
のである。
【００１２】したがって、以上の請求項１〜３に係る本
発明は、温度変化等で変動した遅延量を適宜調整するこ
とができ、高精度の遅延調整装置を提供することができ
る。特にこれらの構成はシンプルであるため、設計が容
易であり安価に提供することができる。
【００１３】また、請求項４に係る本発明の遅延調整装
置は、請求項２において、上記ＣＭＯＳインバータ回路
を構成するＰＭＯＳＦＥＴは、そのソースに上記遅延調
整信号が入力されるものである。
【００１４】また、請求項５に係る本発明の遅延調整装
置は、請求項４において、上記遅延調整回路は、上記遅
延減少信号が入力されると電圧値を増加させかつ上記遅
延増加信号が入力されると電圧値を減少させることによ
って得られた電圧信号を出力する手段と、この電圧信号
および上記遅延調整信号の電圧値を比較して上記遅延調
整信号の電圧を上記電圧信号の電圧値に合わせるコンパ
レータ回路とを有するものである。
【００１５】したがって、以上の請求項４，５に係る本
発明は、請求項１〜３に係るものと同様の効果を有する
とともに、特にこれらの構成は高周波の信号を遅延させ
る際に有効である。
【００１６】また、請求項６に係る本発明の遅延調整装
置は、請求項２において、上記単位遅延回路は、上記遅
延調整信号の電圧値に応じて上記ＣＭＯＳインバータ回
路の出力電圧を可変するコンパレータ回路をさらに有す
るものである。
【００１７】したがって、以上の請求項６に係る本発明
は、請求項１〜３に係るものと同様の効果を有する。
【００１８】また、請求項７に係る本発明の遅延調整装
置は、請求項１において、上記遅延調整装置は、半導体
記憶装置に組み込まれるものである。
【００１９】したがって、以上の請求項７に係る本発明
は、請求項１〜３に係るものと同様の効果を有するとと
もに、ＤＲＡＭやＲＯＭ等のタイミング調整に有効であ
る。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図を用いて説明する。
【００２１】［第１の実施の形態］図１は、本発明の第
１の実施の形態を示すブロック図である。同図に示すよ
うに本実施の形態に係る遅延調整装置は、入力された論
理入力信号に一定の遅延を加えて出力する遅延回路５
と、この遅延回路５における遅延量の変動を補正するた
めの分周回路１，単位遅延回路２，遅延検出回路３およ
び遅延調整回路４を備えている。
【００２２】分周回路１は、外部から入力されたクロッ
ク信号１０１を分周してから出力する手段である。な
お、以下においては、この分周されて出力されるクロッ
ク信号を分周クロック信号１０２という。
【００２３】単位遅延回路２は、図示しない複数のＣＭ
ＯＳ（Complementary Metal OxideSemiconductor）イン
バータ回路を直列接続することによって構成され、入力
された分周クロック信号１０２を半周期（すなわち１／
２周期）だけ遅延させてから出力する手段である。
【００２４】そして、単位遅延回路２に入力された分周
クロック信号１０２は、各ＣＭＯＳインバータ回路によ
って少しずつ遅延され、最終的に外部へ出力されるとき
は、半周期遅延されて出力されるようになっている。な
お、以下においては、この半周期遅延されてから出力さ
れる分周クロック信号を、遅延分周クロック信号１０６
という。
【００２５】遅延検出回路３は、分周回路１および単位
遅延回路２からそれぞれ出力される分周クロック信号１
０２および遅延クロック信号１０６が入力され、両クロ
ック信号の位相を比較し、その比較結果にも基づいて遅
延減少信号１０３または遅延増加信号１０４の何れかを
出力する手段である。
【００２６】すなわち、入力された遅延分周クロック信
号１０６の位相が分周クロック信号１０２よりも遅れて
いるときは、パルス信号である遅延減少信号１０３を出
力する。またそれとは逆に、入力された遅延分周クロッ
ク信号１０６の位相が分周クロック信号１０２よりも進
んでいるときは、パルス信号である遅延増加信号１０４
を出力する。
【００２７】遅延調整回路４は、遅延検出回路３から出
力される遅延減少信号１０３および遅延増加信号１０４
が入力され、これらの信号に基づいて遅延調整信号１０
５を出力する。この遅延調整信号１０５は、単位遅延回
路２の遅延量の変動、および、後述の遅延回路５内の単
位遅延回路５1〜５4の遅延量の変動を補正するための信
号である。
【００２８】すなわち、遅延減少信号１０３が入力され
たときは高電圧の遅延調整信号１０５を出力し、遅延増
加信号１０４が入力されたときは低電圧の遅延調整信号
１０５を出力する。出力された遅延調整信号１０５は、
単位遅延回路２および遅延回路５内の単位遅延回路２1
〜２4 に入力され、遅延量を可変する。
【００２９】遅延回路５は、複数の単位遅延回路を直列
接続することによって構成されている。各単位遅延回路
は、上術の単位遅延回路２と同一構成のものであり、こ
こでは単位遅延回路５1，５2，５3，５4 の４個を直列
接続することによって構成されている。もちろん、単位
遅延回路の接続段数は、必要とする遅延量に応じて可変
するとよい。したがって、単位遅延回路２と同様に、各
単位遅延回路５1 ，５2，５3，５4 にも遅延調整信号１
０５が入力され、遅延調整信号１０５に応じて遅延量が
可変される。
【００３０】そして、ＤＲＡＭ内を流れるデータ信号や
アドレス信号等、遅延を加えたい各種の信号（以下、論
理入力信号２０１という）がこの遅延回路５に入力され
ると、各単位遅延回路５1，５2，５3，５4によって遅延
させてから、論理出力信号２０２として出力する。すな
わち、この遅延回路５の働きによって、データ信号およ
びアドレス信号に所望の遅延を加えることができ、タイ
ミング調整等の用途に使用することができるわけであ
る。
【００３１】以上説明したように本実施の形態は、温度
変化等の影響によって遅延回路５を構成する単位遅延回
路５1，５2，５3，５4における遅延時間に変動が生じた
としても、単位遅延回路２で検出された遅延時間の変動
によって遅延調整信号１０５発生し、容易に遅延時間の
補正を行うことができる。そのため、論理入力信号２０
１に対して、一定の遅延を常時付加することができる。
【００３２】次に、図１に記載の各部品、すなわち遅延
回路５，遅延検出回路３および遅延調整回路４の詳細に
ついて図を参照して説明する。
【００３３】図２は、図１に係る単位遅延回路２を示す
回路図である。同図に示すように、単位遅延回路２は４
個のＣＭＯＳインバータ回路２1 ，２2，２3，２4が直
列に接続されて構成され、例えばＣＭＯＳインバータ回
路２1はＰＭＯＳＦＥＴ（PMOS-Field Effect Transist
or ）２ａ1 とＮＭＯＳＦＥＴ（NMOS-Field Effect Tra
nsistor ）２ｂ1 とによって構成されている。
【００３４】もちろん、他のＣＭＯＳインバータ回路２
2，２3，２4 についても同様に構成されており、ＣＭＯ
Ｓインバータ回路２2は、ＰＭＯＳＦＥＴ２ａ2とＮＭＯ
ＳＦＥＴ２ｂ2 とによって構成され、ＣＭＯＳインバー
タ回路２3 は、ＰＭＯＳＦＥＴ２ａ3 とＮＭＯＳＦＥＴ
２ｂ3 とによって構成され、ＣＭＯＳインバータ回路２
4は、ＰＭＯＳＦＥＴ２ａ4とＮＭＯＳＦＥＴ２ｂ4 とに
よって構成されている。
【００３５】そして、特に本実施の形態においてはＮＭ
ＯＳＦＥＴ２ｂ1，２ｂ2，２ｂ3，２ｂ4 の構成に大き
な特徴を有するものである。すなわち、各ＮＭＯＳＦＥ
Ｔはバックゲートを備え、これらのバックゲートに遅延
調整信号１０５を入力することによりバックバイアスを
可変できるように構成されている。
【００３６】したがって、各ＮＭＯＳＦＥＴ２ｂ1〜２
ｂ4に入力された遅延調整信号１０５は、各ＮＭＯＳＦ
ＥＴにおけるバックバイアスとして働き、この遅延調整
信号１０５の電圧値に応じて単位遅延回路２の遅延時間
が可変される。もちろん、遅延回路５を構成する単位遅
延回路５1〜５4のＮＭＯＳＦＥＴにも、同様に遅延調整
信号１０５が入力され、上記同様の遅延時間の補正が行
われる。
【００３７】図３は、図１に係る遅延検出回路３を示す
回路図である。同図に示すように、遅延検出回路３は４
個のインバータ回路３ａ1 ，３ａ2 ，３ａ3 および３ａ
4 と、２個のＤラッチ回路３ｂ1 および３ｂ2 とで構成
されている。
【００３８】すなわち、Ｄラッチ回路３ｂ1 は、一方に
ある入力端子に遅延分周クロック信号１０６が入力され
るとともに、他方にあるクロック入力端子にはインバー
タ回路３ａ1および３ａ2が直列に接続されている。そし
て、クロック入力端子には、これらインバータ回路３ａ
1および３ａ2を介して分周クロック信号１０２が入力さ
れる。
【００３９】また、Ｄラッチ回路３ｂ1 の出力端子は遅
延検出回路３の２個の出力端子の一方と接続されてお
り、この出力端子からはＤラッチ回路３ｂ1 でラッチさ
れた信号が遅延減少信号１０３として出力される。
【００４０】一方、Ｄラッチ回路３ｂ2 は、Ｄラッチ回
路３ｂ1 と同様の構成をしており、一方におある入力端
子に分周クロック信号１０２が入力されるとともに、他
方にあるクロック信号入力端子にはインバータ回路３ａ
3および３ａ4が直列に接続されている。そして、このク
ロック入力端子には、これらのインバータ回路３ａ3お
よび３ａ4 を介して遅延分周クロック信号１０６が入力
される。また、Ｄラッチ回路３ｂ2 の出力端子は遅延検
出回路３の２個の出力端子のうち、Ｄラッチ回路３ｂ1
が接続されているのとは別の端子と接続されており、こ
の出力端子からはＤラッチ回路３ｂ2 でラッチされた信
号が遅延増加信号１０４として出力される。
【００４１】図４は、図１に係る遅延調整回路４を示す
回路図である。同図に示すように、遅延調整回路４は、
２個の入力端子と１個の出力端子を有し、入力端子の一
方には遅延減少信号１０３が入力され、入力端子の他方
には遅延増加信号１０４が入力される。また、出力端子
からは遅延調整信号１０５が出力される。
【００４２】さて、遅延減少信号１０３が入力される端
子には、３個のインバータ回路４ａ4 ，４ａ5および４
ａ6と、ＰＭＯＳＦＥＴ４ｅおよびＮＭＯＳＦＥＴ４ｄ
からなるトランスファーゲートと、がリング状に接続さ
れ、これらによってオッシレータ回路を構成している。
【００４３】また、ＮＭＯＳＦＥＴ４ｄのゲートには遅
延減少信号１０３が入力され、ＰＭＯＳＦＥＴ４ｅのゲ
ートにはインバータ回路４ａ3 が接続され、このインバ
ータ回路を介して遅延減少信号１０３が入力されるよう
になっている。
【００４４】したがって、ＮＭＯＳＦＥＴ４ｄおよびＰ
ＭＯＳＦＥＴ４ｅからなるトランスファーゲートは、オ
ッシレータ回路の活性化スイッチとして機能しており、
遅延減少信号１０３の入力に応じて導通／非導通が切り
替えられ、オッシレータ回路の発振制御に使用される。
【００４５】また、このオッシレータ回路は、インバー
タ回路４ａ6 の出力側から分岐し、その先にはコンデン
サｆが接続されている。コンデンサ４ｆには、ＮＭＯＳ
ＦＥＴ４ｃ2およびＮＭＯＳＦＥＴ４ｃ3 が接続されて
いる。
【００４６】ＮＭＯＳＦＥＴ４ｃ3 のソースはグランド
に接続され、そのドレインはＮＭＯＳＦＥＴ４ｃ2 のソ
ースに接続され、ゲートはコンデンサ４ｆの出力端子に
接続されている。ＮＭＯＳＦＥＴ４ｃ2 のドレインおよ
びゲートは、遅延調整回路４の出力端子に接続されてい
る。
【００４７】一方、遅延増加信号１０４が入力される端
子には、インバータ回路４ａ1 および４ａ2 の直列接続
からなるバッファ回路が接続されている。そして、この
バッファ回路の出力端子には、ＮＭＯＳＦＥＴ４ｃ1の
ゲートが接続されている。
【００４８】ＮＭＯＳＦＥＴ４ｃ1 のソースおよびゲー
ト間には抵抗４ｂが接続され、さらにそのソースはグラ
ンドに接続され、ドレインは遅延調整回路４の出力端子
に接続されている。
【００４９】図５は、図１に係る遅延調整回路５を示す
回路図である。同図に示すように、遅延回路５は複数の
単位遅延回路を直列接続することによって構成されてい
る。すなわち、図２で示した単位遅延回路２と同一の構
成をした単位遅延回路５1，５2，５3，５4を直列に接続
している。なお、ここでは単位遅延回路を４段接続した
場合を記載したが、これに限られるものではない。必要
に応じて任意に接続段数を可変することができる。
【００５０】ここで、以上の構成による第１の実施の形
態の動作について図を参照して説明する。図６（ａ），
（ｂ）および（ｃ）は、本実施の形態の各部における波
形を示すタイムチャートである。
【００５１】まず、同図（ａ）は、単位遅延回路におけ
る遅延量に変動が生じていない場合を示す。同図に示す
ように、単位遅延回路２において遅延量が変動すること
なく、正確に１／２周期だけ遅延されている状態では、
クロック信号１０１の入力された分周回路１は、入力さ
れたクロック信号１０１を分周することにより、分周ク
ロック信号１０２を発生して出力する。そして、この分
周クロック信号１０２の入力された単位遅延回路２は、
この分周クロック信号１０２を１／２周期だけ遅延させ
た遅延分周クロック信号１０６を発生して出力する。
【００５２】その後、これら分周クロック信号１０２お
よび遅延クロック信号１０６が入力されることにより、
遅延検出回路３はこれら分周クロック信号１０２および
遅延分周クロック信号１０６の位相同士を比較し、遅延
分周クロック信号１０６の遅延時間が分周クロック信号
１０２の１／２周期のときは、遅延減少信号１０３およ
び遅延増加信号１０４の何れとも不活性状態（ローレベ
ル）を維持する。
【００５３】しかし、同図（ｂ）に示すように、特性変
動によって遅延時間が長くなり、分周クロック信号１０
２に対して遅延分周クロック信号１０６の位相が遅れた
ら、遅延量を減少させるため遅延減少信号１０３を発生
して出力する。また逆に、特性変動により遅延時間が短
くなり、遅延分周クロック信号１０６が進んでしまった
場合は、遅延量を増加させるため遅延増加信号１０４を
発生して出力する。
【００５４】以上の動作の結果、遅延調整回路４から
は、以下に示すような遅延調整信号１０５が出力され
る。
【００５５】図７は、図１に係る遅延調整回路４から出
力された遅延調整信号１０５を示すタイムチャートであ
る。同図に示すように遅延検出回路３は、入力された分
周クロック信号１０２および遅延クロック信号１０６の
位相同士を比較し、その結果に応じて図５で説明した遅
延減少信号１０３または遅延増加信号１０４を出力す
る。
【００５６】例えば図７においては、遅延減少信号１０
３が２パルス出力された後、遅延増加信号１０４が２パ
ルス出力された場合を表している。同図に示すように、
これらのパルス信号は遅延検出回路４に入力され、遅延
検出回路４は入力された信号に基づいて遅延調整信号１
０５を出力している。すなわち、入力される遅延減少信
号１０３の増加に伴って遅延調整信号の電圧レベルも高
くなり、逆に遅延増加信号１０４が入力されると、その
増加に伴って遅延調整信号１０５の電圧レベルは下がっ
ている。
【００５７】このように、単位遅延回路２および遅延回
路５にそれぞれ入力される遅延調整信号１０５の電圧レ
ベルを変化させることにより、単位遅延回路２，２1 ，
２2，２3 ，２4 のＮＭＯＳＦＥＴのバックゲート電圧
（以下、ＶBBという）を可変している。したがって、Ｖ
BBを高くすることによりＮＭＯＳＦＥＴのゲート遅延時
間が短くなり、単位遅延回路における遅延量は小さくな
る。一方、ＶBBを低くすることによりＮＭＯＳＦＥＴの
ゲート遅延時間が長くなり、単位遅延回路における遅延
量は大きくなる。
【００５８】以上説明したように、本実施の形態を用い
ることにより、単位遅延回路２によって検出された遅延
量の変動に基づいて、遅延回路５の遅延量を適宜補正す
ることができる。特に本実施の形態は、構成が非常にシ
ンプルであり、安価に提供することができるという特徴
を有する。
【００５９】［第２の実施の形態］次に、本発明に係る
第２の実施の形態について説明する。本実施の形態は、
その全体構成は図１に記載のものと同様であるが、さら
に単位遅延回路２および遅延調整回路４に工夫を施すこ
とによって遅延量の変動を抑制するものであり、２００
ＭＨｚ以上の高周波を取り扱うときに特に有効である。
【００６０】図８は、本実施の形態の単位遅延回路２を
示す回路図である。同図に示すように、単位遅延回路２
は４個の単位遅延回路２1， ２2， ２3，２4が直列に接
続されて構成され、例えば単位遅延回路２1は、ＰＭＯ
ＳＦＥＴ２ｃ1とＮＭＯＳＦＥＴ２ｄ1 とからなるＣＭ
ＯＳインバータ回路によって構成されている。
【００６１】もちろん、他の単位遅延回路２2，２3，２
4 についても同様に構成されており、単位遅延回路２2
は、ＰＭＯＳＦＥＴ２ｃ2とＮＭＯＳＦＥＴ２ｄ2 とか
らなるＣＭＯＳインバータ回路によって構成され、単位
遅延回路２3 は、ＰＭＯＳＦＥＴ２ｃ3 とＮＭＯＳＦＥ
Ｔ２ｄ3 とからなるＣＭＯＳインバータ回路によって構
成され、単位遅延回路２4は、ＰＭＯＳＦＥＴ２ｃ4とＮ
ＭＯＳＦＥＴ２ｄ4 とからなるＣＭＯＳインバータ回路
によって構成されている。
【００６２】特に、本実施の形態においてはＰＭＯＳＦ
ＥＴ２ｃ1，２ｃ2，２ｃ3，２ｃ4の構成に大きな特徴が
ある。すなわち、各ＰＭＯＳＦＥＴのソースに遅延調整
信号１０５が入力されるようになっており、遅延調整信
号１０５の電圧値に応じて単位遅延回路２並びに遅延回
路５を構成する単位遅延回路５1，５2，５3，５4の遅延
量を適宜可変することができる。
【００６３】図９は、遅延調整回路４を示す回路図であ
る。同図に示すように、遅延調整回路４は遅延減少信号
１０３およびクロック信号１０１の入力されるアンドゲ
ート４ｇ1 と、遅延増加信号１０４およびクロック信号
１０１の入力されるアンドゲート４ｇ2 と、これらアン
ドゲート４ｇ1 および４ｇ2 の出力端子が接続されたカ
ウンタ４ｈを備えている。
【００６４】すなわち、アンドゲート４ｇ1 の出力はイ
ンクリメント信号１０７として働き，アンドゲート４ｇ
2 の出力はディクリメント信号１０８として働き、カウ
ンタ４ｈは入力されたこれらの信号のパルスをカウント
するようになっている。カウンタ４ｈは、アップ・ダウ
ンカウンタによって構成されており、入力されたインク
リメント信号１０３をカウントアップするとともに、入
力されたディクリメント信号をカウントダウンする。
【００６５】さらに、カウンタ４ｈは６個の出力端子を
備えており、これら６個の出力端子にはそれぞれＮＭＯ
ＳＦＥＴ４ｉ1，４ｉ2，４ｉ3，４ｉ4，４ｉ5，４ｉ6が
接続されている。各ＮＭＯＳＦＥＴ４ｉ1，４ｉ2，４ｉ
3，４ｉ4，４ｉ5，４ｉ6のソースには電源が接続され、
ドレインにはそれぞれ抵抗４ｋ1， ４ｋ2，４ｋ3，４ｋ
4，４ｋ5，４ｋ6 が接続されている。
【００６６】また、抵抗４ｋ1，４ｋ2，４ｋ3，４ｋ4，
４ｋ5，４ｋ6は、リファレンス信号線１０９に接続され
ており、抵抗Ｒ０とグランドとの間には抵抗ＲＧが接続
されている。さらに、リファレンス信号線１０９は、コ
ンパレータ回路６の入力端子にされている。
【００６７】コンパレータ回路６は、ゲート同士が接続
されたＰＭＯＳＦＥＴ６ａ1 および６ａ2 と、ＮＭＯＳ
ＦＥＴ６ｂ1，６ｂ2および６ｂ3 とで構成されている。
上述したようにＮＭＯＳＦＥＴ６ｂ1 のゲートにはリフ
ァレンス信号線１０９が接続され、ＮＭＯＳＦＥＴ６ｂ
2 のゲートは遅延調整信号１０５を出力する出力端子に
接続され、ＮＭＯＳＦＥＴ６ｂ3 のゲートには信号３０
１が入力される。この信号３０１は電源電圧Ｖｃｃとグ
ランドとの中間電位を有する信号であり、カウンタ回路
４ｈの動作中に入力されるようになっている。
【００６８】また、コンパレータ回路６の外には、ＰＭ
ＯＳＦＥＴ４ｍが設けられ、そのソースは電源に接続さ
れ、ドレインは遅延調整信号１０５を出力する出力端子
に接続され、ゲートはコンパレータ回路６内のＰＭＯＳ
ＦＥＴ６ａ1 に接続されている。
【００６９】ここで、本実施の形態の動作について図を
参照して説明する。図１０は、図９に係る遅延調整回路
４から出力された遅延調整信号１０５を示すタイムチャ
ートである。分周回路１は、クロック信号１０１が入力
されると、このクロック信号１０１を分周して分周クロ
ック信号１０２を出力する。出力された分周クロック信
号１０２は、遅延検出回路３および単位遅延回路２の両
者に入力される。
【００７０】単位遅延回路２は、分周クロック信号１０
２が入力されると、この分周クロック信号１０２を１／
２周期遅延させて出力し、この出力は遅延分周クロック
信号１０６として遅延検出回路３に入力される。
【００７１】遅延検出回路３は、分周クロック信号１０
２および遅延分周クロック信号１０６が入力されると、
両者の位相を比較して遅延減少信号１０３または遅延増
加信号１０４の何れかを出力する。なお、その際の動作
は、第１の実施の形態で示したものと同様である。
【００７２】これら遅延減少信号１０３および遅延増加
信号１０４は、遅延調整回路４に入力され、これらの信
号が入力されると遅延調整回路４は、入力された信号に
基づいて遅延調整信号１０５を発生して出力する。
【００７３】すなわち、遅延検出回路３から出力された
遅延減少信号１０３および遅延増加信号１０４の入力さ
れた遅延調整回路４は、カウンタ回路４ｈおよびＮＭＯ
ＳＦＥＴ４ｉ1，４ｉ2，４ｉ3，４ｉ4，４ｉ5，４ｉ6に
よって、複数の抵抗Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ
５対して選択的に電流を流す。この抵抗に流れる電流に
よってリファレンス信号線１０９の電圧は下記の式
（１）のようになる。
【００７４】 Ｖref ＝（Ｒ０＋Ｒ１＋…）／（ＲＧ＋（Ｒ０＋Ｒ１＋…））・・・・（１）
【００７５】この電圧Ｖref と遅延調整信号１０５の電
圧とを、コンパレータ回路６が比較して、コンパレータ
回路６は遅延調整信号１０５の電圧をリファレンス信号
線１０９の電圧にあわせる。この結果、単位遅延回路２
および遅延回路５に入力される電圧が調整され、遅延調
整信号１０５の電圧が高いと遅延時間が早くなり、遅延
調整信号の電圧が低くなると遅延時間が遅くなる。
【００７６】［第３の実施の形態］次に、本発明の第３
の実施の形態について説明する。本実施の形態は、単位
遅延回路２および遅延調整回路４に工夫を施すことによ
って遅延量の変動を抑制するものである。なお、上記２
つの実施の形態と比べて比較的に反応速度が遅いため、
低周波信号を遅延させる際に使用される。
【００７７】図１１は、単位遅延回路２を示す回路図で
ある。同図に示すように本実施の形態では、上記実施の
形態と異なって単位遅延回路２にコンパレータ回路７を
設けている。
【００７８】このコンパレータ回路７は、第２の実施の
形態で使用されたものと同様に、２個のＰＭＯＳＦＥＴ
７ａ1 および７ａ2 と、３個のＮＭＯＳＦＥＴ７ｂ1 ，
７ｂ2 および７ｂ3 とによって構成されているが、使用
方法に若干の相違点を有する。
【００７９】グランドと接続されているＮＭＯＳＦＥＴ
７ｂ3 は、そのゲートに遅延調整信号１０５が入力さ
れ、コンパレータ回路７の活性化スイッチとして利用さ
れている。そして、ＮＭＯＳＦＥＴ７ｂ1 のゲートには
ＣＭＯＳインバータ回路２4 の出力端子が接続され、遅
延分周クロック１０６に対して順方向または逆方向に電
圧を印加することができる。また、ＮＭＯＳＦＥＴ７ｂ
2 のゲートには、Ｖｃｃとグランドレベルとの中間電位
を有する信号３０２が印加されている。
【００８０】したがって、このコンパレータ回路７は、
信号３０２および遅延分周クロック信号１０６の電圧を
比較し、遅延分周クロック信号１０６の電圧が高いとき
は、コンパレータ回路７からＣＭＯＳインバータ回路２
4 の出力端子にかけて電圧を印加し、逆に遅延分周クロ
ック信号１０６の電圧が低いときは、ＣＭＯＳインバー
タ回路２４の出力端子からコンパレータ回路７にかけて
電圧を印加する。
【００８１】その結果、遅延分周クロック信号１０６
は、その電圧の大きさによって正または負の電圧が印加
され、その結果、ＣＭＯＳインバータ回路２4 から出力
される信号をなまらすことができ、すなわち出力される
パルスのエッジの傾きを変化させることができる。その
ため、傾き具合によって単位遅延回路２における遅延時
間が可変され、変動した遅延量を補正することができ
る。
【００８２】図１２は、遅延調整回路４を示す回路図で
ある。同図に示すように、この遅延回路４は図９に記載
のものからコンパレータ回路６を取り除き、また抵抗４
ｊの代わりにＮＭＯＳＦＥＴ４ｎを設けている。
【００８３】すなわち、遅延調整回路４は遅延減少信号
１０３およびクロック信号１０１の入力されるアンドゲ
ート４ｇ1 と、遅延増加信号１０４およびクロック信号
１０１の入力されるアンドゲート４ｇ2 と、これらアン
ドゲート４ｇ1 および４ｇ2の出力端子が接続されたカ
ウンタ４ｈを備えている。
【００８４】アンドゲート４ｇ1 の出力はインクリメン
ト信号１０７として働き，アンドゲート４ｇ2 の出力は
ディクリメント信号１０８として働き、これらの信号は
アンドゲートの後段に接続されているカウンタ４ｈに入
力される。カウンタ４ｈは、アップ・ダウンカウンタに
よって構成されており、入力されたインクリメント信号
１０３をカウントアップするとともに、入力されたディ
クリメント信号をカウントダウンする。
【００８５】さらに、カウンタ４ｈは６個の出力端子を
備えており、これら６個の出力端子にはそれぞれＮＭＯ
ＳＦＥＴ４ｉ1，４ｉ2，４ｉ3，４ｉ4，４ｉ5，４ｉ6が
接続されている。各ＮＭＯＳＦＥＴ４ｉ1，４ｉ2，４ｉ
3，４ｉ4，４ｉ5，４ｉ6 のソースには電源が接続さ
れ、ドレインにはそれぞれ抵抗４ｋ1， ４ｋ2， ４
ｋ3，４ｋ4，４ｋ5，４ｋ6 が接続されている。
【００８６】また、抵抗４ｋ1，４ｋ2，４ｋ3，４ｋ4，
４ｋ5，４ｋ6は、リファレンス信号線１０９に接続され
ており、抵抗Ｒ０とグランドとの間には図９で示した抵
抗ＲＧの代わりにＮＭＯＳＦＥＴ４ｎが接続されてい
る。リファレンス信号線１０９は、遅延調整回路４の出
力端子に接続されている。
【００８７】ここで、本実施の形態の動作について説明
する。遅延調整回路４の動作は、基本的に第２の実施の
形態に準じているが、接地側の抵抗ＲＧをＮＭＯＳＦＥ
Ｔ４ｎと置き換えることにより、遅延調整信号１０５の
電圧の下限を、ＮＭＯＳＦＥＴ４ｎのしきい値電圧Ｖｔ
としている。
【００８８】また、遅延回路５の出力端子にコンパレー
タ７を設けることによって、論理出力信号２０２を、そ
の立ち上がりのエッジをなまらして出力することができ
る。すなわち、立ち上がりのエッジの傾きを変えること
により、遅延量を長くしたり短くしたり可変することが
できる。
【００８９】図１３は、図１２に係る遅延調整回路４か
ら出力される遅延調整信号１０５を示すタイムチャート
であり、第２の実施の形態の場合と同じように、遅延調
整信号１０５の電圧は遅延減少信号１０３および遅延増
加信号１０４のパルス数に応じて変化している。
【００９０】なお、上記で説明した第１〜３の実施の形
態は、ＤＲＡＭ、ＲＯＭだけでなく、ＥＰＲＯＭやＥＥ
ＰＲＯＭ等の不揮発性メモリに使用してもよいし、ゲー
トアレイ等の半導体集積回路に使用してもよい。また、
同一チップ内に集積されてもよいし、本発明のみを１個
のチップに集積し、マルチチップモジュールとして使用
してもよい。
【００９１】
【発明の効果】以上説明したとおり、請求項１に係る本
発明の遅延調整装置は、入力された論理入力信号に所望
時間の遅延量を加えてから出力する遅延装置において、
入力されたクロック信号を分周して得られた分周クロッ
ク信号を出力する分周回路と、上記分周クロック信号が
入力されかつこの分周クロック信号を半周期遅延させる
ことによって得られた遅延分周クロック信号を出力する
とともに、入力された遅延調整信号に基づいて遅延量が
可変される単位遅延回路と、上記分周クロック信号およ
び上記遅延分周クロック信号が入力されて両者の位相を
比較し、上記遅延分周クロック信号が遅れたときは上記
遅延減少信号を出力しかつ上記遅延分周クロック信号が
進んだときは遅延増加信号を出力する遅延検出回路と、
上記遅延増加信号または遅延減少信号が入力されかつこ
の入力された信号に基づいて上記遅延調整信号を出力す
る遅延調整回路と、複数の上記単位遅延回路の直列接続
によって構成されかつ入力された上記遅延調整信号に基
づいて遅延量が可変されるとともに、入力された上記論
理入力信号を上記可変された遅延量だけ遅延させてから
出力する遅延回路とを備えたものである。
【００９２】また、請求項２に係る本発明の遅延調整装
置は、請求項１において、上記単位遅延回路は、ＮＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴとからなるＣＭＯＳインバー
タ回路を複数直列接続することによって構成されたもの
である。
【００９３】また、請求項３に係る本発明の遅延調整装
置は、請求項２において、上記ＣＭＯＳインバータ回路
を構成するＮＭＯＳＦＥＴは、バックゲートを有し、こ
のバックゲートには、上記遅延調整信号が入力されるも
のである。
【００９４】したがって、以上の請求項１〜３に係る本
発明は、クロック信号のパルス幅と単位遅延回路に遅延
されたクロック信号のパルス幅とを比較して、単位遅延
回路における遅延量の変動を検出することにより、温度
変化等で変動した遅延量を適宜調整することができ、高
精度の遅延調整装置を提供することができる。特にこれ
らの構成はシンプルであるため、設計が容易であり安価
に提供することができる。
【００９５】また、請求項４に係る本発明の遅延調整装
置は、請求項２において、上記ＣＭＯＳインバータ回路
を構成するＰＭＯＳＦＥＴは、そのソースに上記遅延調
整信号が入力されるものである。
【００９６】また、請求項５に係る本発明の遅延調整装
置は、請求項４において、上記遅延調整回路は、上記遅
延減少信号が入力されると電圧値を増加させかつ上記遅
延増加信号が入力されると電圧値を減少させることによ
って得られた電圧信号を出力する手段と、この電圧信号
および上記遅延調整信号の電圧値を比較して上記遅延調
整信号の電圧を上記電圧信号の電圧値に合わせるコンパ
レータ回路とを有するものである。
【００９７】したがって、以上の請求項４，５に係る本
発明は、請求項１〜３に係るものと同様の効果を有する
とともに、特にこれらの構成は高周波の信号を遅延させ
る際に有効である。
【００９８】また、請求項６に係る本発明の遅延調整装
置は、請求項２において、上記単位遅延回路は、上記遅
延調整信号の電圧値に応じて上記ＣＭＯＳインバータ回
路の出力電圧を可変するコンパレータ回路をさらに有す
るものである。
【００９９】したがって、以上の請求項６に係る本発明
は、請求項１〜３に係るものと同様の効果を有する。
【０１００】また、請求項７に係る本発明の遅延調整装
置は、請求項１において、上記遅延調整装置は、半導体
記憶装置に組み込まれるものである。
【０１０１】したがって、以上の請求項７に係る本発明
は、請求項１〜３に係るものと同様の効果を有するとと
もに、ＤＲＡＭやＲＯＭ等のタイミング調整に有効であ
る。
【０１０２】このように構成することにより本発明は、
クロック信号のパルス幅と単位遅延回路に遅延されたク
ロック信号のパルス幅とを比較して、単位遅延回路にお
ける遅延量の変動を検出し、変動した遅延量を適宜調整
することができ、高精度の遅延調整装置を提供すること
ができる。このように、本発明は非常に簡単な構成であ
りながら、確実に上記遅延回路の特性変動を抑えること
ができる。
【図面の簡単な説明】
【図１】 本発明の一つ実施の形態を示すブロック図で
ある。
【図２】 第１の実施の形態に係る単位遅延回路を示す
回路図である。
【図３】 第１の実施の形態に係る遅延検出回路を示す
回路図である。
【図４】 第１の実施の形態に係る遅延調整回路を示す
回路図である。
【図５】 第１の実施の形態に係る遅延回路を示す回路
図である。
【図６】 （ａ）特性変動の影響を受けてない状態の波
形、（ｂ）遅延時間が長くなった状態の波形、（ｃ）遅
延時間が短くなった状態の波形を示すタイムチャートで
ある。
【図７】 第１の実施の形態に係る遅延調整信号を示す
タイムチャートである。
【図８】 第２の実施の形態に係る単位遅延回路を示す
回路図である。
【図９】 第２の実施の形態に係る遅延調整回路を示す
回路図である。
【図１０】 第２の実施の形態に係る遅延調整信号を示
すタイムチャートである。
【図１１】 第３の実施の形態に係る単位遅延回路を示
す回路図である。
【図１２】 第３の実施の形態に係る遅延調整回路を示
す回路図である。
【図１３】 第３の実施の形態に係る遅延調整信号を示
すタイムチャートである。
【符号の説明】
１…分周回路、２，５1，５2，５3，５4…単位遅延回
路、３…遅延検出回路、４…遅延調整回路、５…遅延回
路、１０１…クロック信号、１０２…分周クロック信
号、１０３…遅延減少信号、１０４…遅延増加信号、１
０５…遅延調整信号、１０６…遅延分周クロック信号、
２０１…論理入力信号、２０２…論理出力信号。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力された論理入力信号に所望時間の遅
    延量を加えてから出力する遅延装置において、 入力されたクロック信号を分周して得られた分周クロッ
    ク信号を出力する分周回路と、 前記分周クロック信号が入力されかつこの分周クロック
    信号を半周期遅延させることによって得られた遅延分周
    クロック信号を出力するとともに、入力された遅延調整
    信号に基づいて遅延量が可変される単位遅延回路と、 前記分周クロック信号および前記遅延分周クロック信号
    が入力されて両者の位相を比較し、前記遅延分周クロッ
    ク信号が遅れたときは前記遅延減少信号を出力しかつ前
    記遅延分周クロック信号が進んだときは遅延増加信号を
    出力する遅延検出回路と、 前記遅延増加信号または遅延減少信号が入力されかつこ
    の入力された信号に基づいて前記遅延調整信号を出力す
    る遅延調整回路と、 複数の前記単位遅延回路の直列接続によって構成されか
    つ入力された前記遅延調整信号に基づいて遅延量が可変
    されるとともに、入力された前記論理入力信号を前記可
    変された遅延量だけ遅延させてから出力する遅延回路と
    を備えたことを特徴とする遅延調整装置。
  2. 【請求項２】 請求項１において、 前記単位遅延回路は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴ
    とからなるＣＭＯＳインバータ回路を複数直列接続する
    ことによって構成されていることを特徴とする遅延調整
    装置。
  3. 【請求項３】 請求項２において、 前記ＣＭＯＳインバータ回路を構成するＮＭＯＳＦＥＴ
    は、バックゲートを有し、 このバックゲートには、前記遅延調整信号が入力される
    ことを特徴とする遅延調整装置。
  4. 【請求項４】 請求項２において、 前記ＣＭＯＳインバータ回路を構成するＰＭＯＳＦＥＴ
    は、そのソースに前記遅延調整信号が入力されることを
    特徴とする遅延調整装置。
  5. 【請求項５】 請求項４において、 前記遅延調整回路は、前記遅延減少信号が入力されると
    電圧値を増加させかつ前記遅延増加信号が入力されると
    電圧値を減少させることによって得られた電圧信号を出
    力する手段と、 この電圧信号および前記遅延調整信号の電圧値を比較し
    て前記遅延調整信号の電圧を前記電圧信号の電圧値に合
    わせるコンパレータ回路とを有することを特徴とする遅
    延調整装置。
  6. 【請求項６】 請求項２において、 前記単位遅延回路は、前記遅延調整信号の電圧値に応じ
    て前記ＣＭＯＳインバータ回路の出力電圧を可変するコ
    ンパレータ回路をさらに有することを特徴とする遅延調
    整装置。
  7. 【請求項７】 請求項１において、 前記遅延調整装置は、半導体記憶装置に組み込まれるこ
    とを特徴とする遅延調整装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100378203B1 (ko) * 2000-09-05 2003-03-29 삼성전자주식회사 고주파수 동작시 가변지연단의 부하를 감소시키며외부클락을 안정적으로 동기시키는 지연동기회로
JP2007110762A (ja) * 2007-01-15 2007-04-26 Ricoh Co Ltd 半導体装置
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KR101933636B1 (ko) 2012-08-28 2018-12-28 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법

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