JPH03289813A

JPH03289813A - デジタル信号遅延回路

Info

Publication number: JPH03289813A
Application number: JP2091616A
Authority: JP
Inventors: Takahiro Murooka; 孝宏室岡; Toshio Kondo; 利夫近藤
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1990-04-06
Filing date: 1990-04-06
Publication date: 1991-12-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、デジタル信号を遅延させる際に、その遅延量
を可変できるデジタル信号遅延回路に関するものである
。

［従来の技術］従来、一定の周期を持つデジタル信号から位相の異なる
信号を得ようとする場合、ノフトレノス夕を用いて基本
の高速信号で分周する方式と、可変遅延回路と位相比較
回路と位相差積分用コンデンサから成るアナログ回路構
成の遅延回路を用い、可変遅延回路の遅延量を位相比較
回路と位相差積分用コンデンサの出力で制御する方式と
がある。

ンフトレジスタを用いる方式の場合では、この方式で必
要となる基本の高速信号をＬＳＩ（大規模集積回路）の
外部から高速のデジタル信号で与えるのは不可能になり
つつある。このため、ＬＳＩ外部からは低速な信号を与
え、ＬＳＩ内部においてこの低速信号を逓倍して上記の
高速信号を得る方法が採用されている。このような低速
信号を逓倍する手段としては、従来、ＰＬＬ　（フェー
ズロックドループ）が用いられてきた。

一方、アナログ回路構成の可変遅延回路を用いる従来の
デジタル信号遅延回路は、第９図のブロック図に簡単な
構成例として示されている。この従来例の構成において
、＋０１はデジタル信号の入力端子、１０２は位相の遅
延されたデジタル信号の出力端子、１０３は可変遅延回
路、１０４は位相比較回路、１０５は位相差積分用のコ
ンデンサである。位相比較回路１０４は、位相比較器１
０４ａとその位相差出力を増幅するアナログ回路構成の
増幅回路１０４ｂとから成る。

上記における可変遅延回路１０３は、第１θ図に示すよ
うに構成されている。即ち、可変遅延回路１０３は、縦
属（シリアル）に接続された複数の論理ゲート回路ＩＩ
Ｉ、Ｉ１１．・・・、１１１と、この各論理ゲート回路
１１１の電源端子１１２に対して、各論理ゲート回路１
．１１の駆動能力調整用のＭＯＳ）ランジスタ１１３，
１１３．・・・、１１３を配して成る。１１４はこの可
変遅延回路１０４の入力端子、１１５は各ＭＯＳトラン
ジスタ＋１３のゲート端子に接続された遅延量操作電圧
入力端子、１１６はこの可変遅延回路】０４の出力端子
である。

以上のように構成された従来例の動作について述べる。

この従来例は、可変遅延回路＋０３として、シリアルに
接続した論理ゲート回路１１１の駆動能力を、その電源
端子１１２に配したＭＯＳトランジスタ１１３の電流制
御により調整し、ゲート論理回路＋１１を経由するデジ
タル信号の遅延量を制御している。このＭＯＳ）ラノノ
スタ１１３は、入力端子＋１５に与えられる位相差積分
用コンデンサ＋０５の電位で制御される。即ち、位相比
較器＋０４ａには遅延された信号と、入力端子＋０１の
入力信号とが入力され、その位相差を出力する。この信
号は増幅されコンデンサ１０５に蓄積され、コンデンサ
＋０５の端子の電位か上昇し、ＭＯＳトランジスタ１１
３はオンとなり、ゲート回路＋１１の駆動能力は増加し
て遅延量は小さくなる。また、この逆の状態も存在し、
動作中においては遅延量は小さく増加減少を繰り返して
いる。これらかられかるように、入力信号と遅延された
信号のどちらが先に立ち上がるかという条件により遅延
量が変化する。

［発明か解決しようとする課題］しかしながら、上記従来の技術における各デジタル信号
遅延回路の方式では、それぞれ以下に示す問題点があっ
た。

（１）ＰＬＬを用いる分周による方式では、ＰＬ　Ｌが
、位相比較器１電圧制御発振器（ＶＣＯ）ループフィル
タから構成され、これらをＬＳＩチップ上に構成する場
合、ｖＣＯの発振周波数を制御するために必要となる大
容量の位相差積分コンデンサをＬＳＩチップの外に配置
しなくてはならず、ＬＳＩチップにその外付はコンデン
サ用の信号端子を付けなくてはならなかった。また、こ
の分周による方式では基本の高速信号より細かい位相差
の信号を取り出すことかできない等の問題点が有った。

（２）第９図、第１０図に示す従来例のデジタル信号遅
延回路では、上記ＰＬＬを用いる方式の場合よりもコン
デンサの容量を小さくてきるものの、ここで使用してい
る可変遅延回路１０３は、遅延量を大きくしようとして
いる時に、ノイズ等の外乱によって誤って電流制御に使
用したＭＯＳトランジスタ１１３のしきい値電位を制御
電圧（遅延量操作電圧）が超えた場合、そのＭＯＳトラ
ンジスタ１１３がカットオフしてしまい、論理ゲ−ト回
路１１１か動作しなくなる。その結果、遅延回路１０３
全体の動作が停止してしまうという問題点があった。こ
のため、位置差を積分するコンデンサ＋０５は、アナロ
グ増幅回路１０４ｂによるノイズの影響を避けるために
容量がある程度大きくなければ、安定して遅延量を制御
することができなかった。従って、大きな容量のコンデ
ンサ１０５をＬＳＩチップ上に作らなければならず、面
積の関係上好ましくないという問題点となっていた。さ
らに、その増幅回路１０４ｂはアナログ回路構成の差動
増幅回路などであるため、アナログ増幅回路１０４ｂは
回路が動作していない状態でも、常にある程度の電流が
その回路を流れる。

そのため、全てがＣＭＯＳ）ランジスタのデジタル的な
動作に基づいて構成した回路に比較して、このような増
幅回路１０４ｂを持つ回路構成のものは、大きな電力を
消費することとなるなどの問題点があった。

（３）上記ＰＬＬを用いた従来例や第９図の従来例は純
粋なアナログ回路を含み、これらをカスタムＬＳＩ等に
組み込む場合には特に問題はないか、ゲートアレー等に
組み込もうとすると、デジタル回路の中にアナログ回路
が混在することになり、対応が困難になるなと好ましく
なかった。

本発明は、上記問題点を解決するために創案されたもの
で、広い可変周波数範囲の入力デジタル信号に対し任意
位相の異なるデジタル信号を安定に得る事が可能なデジ
タル型の遅延回路であって、従来のＰＬＬを用いる方式
のような大容量コンデンサやアナログ回路を使用するこ
となく、より少ない部品数で実現することできるデジタ
ル信号遅延回路を提供することを目的とする。

［課題を解決するための手段］上記の目的を達成するための本発明のデジタル信号遅延
回路の第１の構成は、アナログ信号によりデジタル信号の遅延量を制御可能な
可変遅延手段と、それにより遅延された信号と前記デジ
タル信号との位相差を検出する手段と、前記位相差の進
遅度合に応じた大きさの前記アナログ信号を生成する手
段と、それにより生成されたアナログ信号を制御信号と
して前記可変遅延手段に帰還する手段とを有するデジタ
ル信号遅延回路において、前記可変遅延手段か、その構
成回路の駆動能力を前記信号のアナログ信号の大小で操
作して前記遅延量を制御する手段と、前記駆動能力の過
縮小を防止する保護手段とを有することを特徴とする。

また、同じく本発明のデジタル信号遅延回路の第２の構
成は、アナログ信号によりデジタル信号の遅延量を制御可能な
可変遅延手段と、それにより遅延された信号と前記デジ
タル信号との位相差を検出する手段と、前記位相差の進
遅とその度合に応じたアナログ信号を生成する手段と、
それにより生成されたアナログ信号を制御信号として前
記可変遅延手段に帰還する手段とを有するデジタル信号
遅延回路において、前記アナログ信号を生成する手段が
、２組の大小の容量の電荷蓄積手段と、その一方の小さ
な容量の電荷蓄積手段の電荷を前記遅延された信号の前
記デジタル信号に対する進遅に応じて充放電する手段と
、前記大小の容量の電荷蓄積手段の間で電荷を移動させ
る手段とを何することを特徴とする。

［作用］本発明は、デジタル信号の遅延量を制御する手段か、そ
の構成回路の駆動能力を、帰還されるアナログ信号の大
小で操作してその遅延量を制御する際に、駆動能力か過
縮小となるのを防止して動作の安定性を向上させること
により、アナログ信号を生成する手段に必要な電荷蓄積
手段であるコンデンサの容量を小さくするとともに、そ
の容量を小さくすることによってその充放電のためのア
ナログ増幅回路を不要とし、全ての回路をＭＯＳトラン
ジスタで構成可能にする。

また、上記電荷蓄積手段をその容量の異なる大小２組に
分け、一方の容量の小さい側を遅延された信号と原デジ
タル信号の位相差の進遅の度合いに応して充放電し、他
方の容量の大きい側の電位を遅延量を制御する手段へ帰
還させるアナログ信号として、それらの間で電荷を移動
させることにより、ＭＯＳ）ランジスタによる回路構成
を容易にするとともに、その遅延量を、付加回路を必要
とけずに大きな可変範囲で精度良く得れられるようにす
る。

「実施例コ以下、本発明の実施例を図面に基づいて詳細に、説明す
る。

第１図は本発明の第１の実施例を示すブロック図である
。本実施例の構成において、ｌは原デジタル信号Ｃｉｎ
の入力端子、２は任意位相の遅延されたデジタル信号の
出力端子、３ａ、３ｂは縦属接続の２つの可変遅延回路
、４は原デジタル信号Ｃｉｎと遅延された信号の位相差
を検出する位相比較回路、５は位相比較回路４で検出さ
れた位相差の進遅の度合いに応じた大きさのアナログ信
号を生成するとともにそのアナログ信号を制御信号とし
て可変遅延回路３ａ、３ｂに帰還させる遅延量制御回路
、６はデジタル信号の反転信号１Ｃｉｎを作成する論理
反転回路である。本実施例の可変遅延回路では、Ｉ／２
相の遅延を行うために３ａ、３ｂで示す２つの可変遅延
回路を使用している。上記構成の接続において、入力端
子ｌから入力されたデジタル信号Ｃｉｎは可変遅延回路
３ａと論理反転回路６に入力される。２つの遅延回路３
ａ、３ｂにおいて２分のｌ相遅延された入力信号ｄＣｉ
ｎは、位相比較器回路４に入力され、また、もう一方で
入力デジタル信号Ｃｉｎは論理反転回路６により反転さ
れて１Ｃｉｎとなり、位相比較回路４に入力される。位
相比較回路４はＤ型フリップフロップで構成し、１Ｃｉ
ｎはそのデータの取り込み端子に入力し、ｄＣｉｎはそ
のデータ入力端子に入力する。位相比較回路４はｄＣｉ
ｎと１Ｃｉｎの位相を比較してその位相差の進遅をデジ
タル信号ｃｌＰｈｏｕｔとして出力端子に出力する。そ
の出力は、ｄｃｉｎに対して１Ｃ１ｎの位相が進んでい
る場合にはＨ（ハイレベル）となり、その逆の場合の出
力はＬ（ローレベル）となる。遅延量制御回路５は、位
相比較回路４の出力（位相差進遅信号ｄＰｈｏｕｔ）と
上記信号ｄＣｉｎ、１Ｃ４ｎから遅延量を制御するため
の制御電圧を２つの可変遅延回路３ａ、３ｂに出力する
。

第２図は、上記実施例における可変遅延回路３１．３ｂ
の構成例を示す回路図である。この構成例において、可
変遅延回路３ａ、３ｂは、縦属（シリアル）に接続され
た複数の論理ゲート回路３Ｉ３１、・・・、３１と、こ
の各論理ゲート回路３Ｉの電源端子３２に対して、各論
理ゲート回路３１の駆動能力調整用のＰ型ＭＯＳトラン
ジスタ３３３３、・・、３３と、各ゲート端子を共通に
論理ゲート回路３１の入力側に接続された直列接続のト
ランジスタ列３４，３４．−．３４とを並列に配して成
る。３５はこの可変遅延回路３ａ、３ｂの入力端子、３
６は各ＭＯ９）ランジスタ３３のゲート端子に接続され
た遅延量操作電圧の入力端子、３７はこの可変遅延回路
３ａ、３ｂの出力端子である。また、最終段以外の論理
ゲート回路３■の出力側には、小位相差信号を得るため
の小位相差信号出力端子３８，３８．・・・が設けられ
る。

第３図は、第１図に示した第１の実施例における遅延量
制御回路５の構成例を示す回路図である。

この遅延量制御回路５の構成において、５１ａは位相比
較回路４からの位相差進遅信号ｄｈＰｏｕＬの入力端子
、５１ｂは可変遅延回路３ａ、３ｂにより遅延された信
号ｄＣｉｎの入力端子、５１Ｃは原デジタル信号の反転
信号１Ｃｉｎの入力端子、５１ｄは電源端子、５１ｅは
遅延量制御電圧の出力端子である。また、５２ａは位相
差進遅信号ｄＰｈｏｕｔの反転信号１ｄＰｈｏｕｔを作
成するＮＯＴ　（論理反転）回路、５３は遅延された信
号ｄＣｉｎと原信号の反転信号１ｃｉｎを入力とするＥ
ＸＯＲ（排他的論理和）回路、５’４ａは上記信号ｄＰ
ｈｏｕｔとｄ　Ｃｉ　’ｎとＥＸＯＲ回路５３の出力で
ある位相差分信号ｄＰｈを入力とするＮＡＮＤ　（論理
否定積）回路、５４ｂは上記信号１ｄＰｈｏｕｔとｄＣ
ｉｎとｄＰｈを入力とするＡＮＤ（論理積）回路、５４
ｃは上記信号ｄＰｈと１Ｃｉｎを入力とするＡ　Ｎ　Ｄ
回路、５５はゲート端子にＮＡＮＤ回路５４ａの出力Ｓ
１を接続したＰＭＯＳトランジスタ、５６はゲート端子
にＡＮＤ回路５４ｂの出力Ｓｔを接続したＮＭＯＳトラ
ンジスタ、５７はトランスファゲートである。ＰＭＯＳ
トランジスタ５５とＮＭＯＳトランジスタ５６は、各導
通部を直列に接続して電源端子５１ｄと回路グランドの
間に接続され、トランスファゲート５７の導通部は上記
各ＭＯＳトランジスタ５５．５６の接続点と出力端子５
１ｅの間に接続され、トランスファゲート５７の２つの
ゲート端子にはＡＮＤ回路５４ｃの出力Ｓ３とその出力
をＮＯＴ回路５２ｂを通して反転した信号とがそれぞれ
接続される。後記するように各ＭＯＳトランジスタ５５
．５６は小さい容量の電荷蓄積手段の充放電手段であり
、かつその小さい容量の電荷蓄積手段（コンデンサ）は
、各ＭＯ９）ランジスタ５５．５６のゲート−ドレイン
接合容量などで形成される。また、大きい容量の電荷蓄
積手段は第２図に示す可変遅延回路３ａ、３ｂの各ＰＭ
ＯＳトランジスタ３１のゲート容量などにより形成され
、トランスファゲート５７はこれらの大小容量の電荷蓄
積手段の間で電荷を移動させるスイッチ手段を構成する
。

以上のように構成した第１の実施例の動作および作用を
述へる。

まず、第２図に示した可変遅延回路３ａ、３ｂについて
説明する。第４図は、第２図の回路図を模式化した回路
図であり、その各要素は第２図中の同一符号の要素に対
応している。第１図に示した遅延量制御回路５の出力は
、遅延量制御電圧入力端子３６に与える。この遅延量制
御電圧としてはＯＶ〜５Ｖか入力され、それによりＭＯ
Ｓトランジスタ３３のソース−ドレイン間抵抗を変化さ
せ、論理ゲート回路３１の動作において過渡的にソース
−ドレイン間に流れる電流を制御することで、論理ゲー
ト回路３１の駆動能力を操作し、次の論理ゲート回路３
１のＭＯＳトランジスタのゲート容量との組合わせで、
信号の可変遅延を行なう。また、入力端子３６（第２図
）に与えられる電位が、ＭＯＳトランジスタ３３の閾値
を超えてしまい、ＭＯＳ）ランノスタ３３のソース−ド
レイン抵抗が大きくなり、ＭＯＳトランジスタ３３を貫
通する電流がなくなる場合、遅延要素である論理ゲート
回路３１が動作しなくなる。この様な障害が生しないよ
うにするために、本構成例の可変遅延回路３ａ、３ｂは
、ＭＯＳトランジスタ３３と推列にトランジスタ列３４
を付加し、電流のバイパスを作ってやることにより、論
理ゲート回路３１が停止しないようにしている。ここで
の抵抗値の値は、トランジスタ列３４が取り外されたＭ
ＯＳ）ランノスタ３３のみの状態て論理ケート回路３１
が動作するようにする。また、ＭＯＳトランジスタ３３
とトランジスタ列３４の抵抗値の比は充分大きく設定す
る。

次に、第３図に示した遅延量制御回路５の動作を説明す
る。第５図はその動作説明用のタイミングチャートであ
る。Ｃｉｎは入力された原デジタル信号、ｄＣｉｎは入
力信号Ｃｉｎが２つの可変遅延回路（第１図中の３ａ、
３ｂ）で遅延された信号、１Ｃｉｎは反転された入力信
号、ｄＰｈ。

ｕｔは位相差進遅信号、１ｄＰｈｏｕｔはその反転信号
、ｄＰｈはＥＸＯＲ回路５３による上記信号ｄＣｉｎと
１Ｃｉｎとの排他的論理和信号である位相差分信号、Ｓ
、＝ｄＣｉｎＸｄＰｈｏｕｔＸｄＰｈはＮＡＮＤ回路５
４ａか出力する論理否定積信号、５ｚ＝ｄＣｉｎＸｉｄ
ＰｈｏｕｔＸｄＰｈはＡＮＤ回路５４ｂか出力する論理
積信号、５３＝ｄＰｈＸ　ｉ　Ｃｉ　ｎはＡＮＤ回路５
４ｃか出力する論理積信号である。遅延量制御回路５の
動作において、入力信号Ｃｉｎは２組の可変遅延回路３
ａ、３ｂ（第１図）により遅延されて遅延された信号ｄ
Ｃｉｎとなる。この信号ｄＣｉｎは、その入力信号Ｃｉ
ｎの反転信号１Ｃｉｎとの位相の進遅を位相比較回路４
（第１図）で比較される。

位相比較回路４を構成するＤ型フリップフロップ回路は
、２つの保持出力Ｑ、Ｑを出力する。信号ｄＣｉｎの遅
延量か不足している場合、位相比較回路４は、反転信号
１Ｃｉｎで遅延された信号ｄＣｉｎを取り込むため、信
号１Ｃｉｎの立ち士かりの時、ＱをＨ，Ｑをして出力す
る。また、その遅延量か大き過ぎる場合では、上記とは
逆にＱはり、ＱはＨとなる。ここでＱは位相差進遅信号
ｄＰｈｏｕｔに相当し、Ｑはその反転信号１ｄＰｈｏｕ
ｔに相当する。また、ＥＸＯＲ回路５３により、遅延さ
れた信号ｄＣｉｎと入力信号の反転信号１Ｃｉｎの排他
的論理和を取ったものが位相差分信号ｃｌＰｈである。

この信号ｄＰｈは上記信号ｄＣｉｎと１Ｃｉｎの位相の
ずれを示したものであり、この信号ｄＰｈがＨである時
間で、ＭＯＳトランジスタ５５．５６とトランスファゲ
ート５７とにより前述の大小の容量の電荷蓄積手段にお
ける電荷の充放電と電荷の移動を行なう。また、この実
施例では遅延された信号ｄＣ４ｎと入力信号の反転信号
１Ｃ４ｎを同一位相にするように遅延を行なうので、こ
の２つの信号の位相が揃って来ると、ＥＸＯＲ回路５３
の出力のＨ（ハイレベル）である時間が小さくなり、そ
れにより操作される電荷の蓄積量と移動量が減少し、−
回の操作での遅延量操作電圧出力端子５１ｅの電位の変
動は小さくなる。これにより、遅延量の変動も小さくな
り、そのため安定した回路動作を行なうことができるよ
うになる。

第６図は、第３図に示した上記遅延量制御回路５を模式
的に示した回路図である。この模式的回路図における各
要素のうち第３図と同一符号のものは、第３図の要素に
対応している。即ち、スイッチ５５はＰＭＯＳトランジ
スタ５５に、スイッチ５６はＮＭＯ６）ランジスタ５６
に、スイッチ５７はトランスファゲートにそれぞれ対応
している。また、５１ｃｌは電源端子、５１ｅは遅延量
制御電圧出力端子である。それ以外の要素として、５８
は小さい容量の電荷蓄積手段であるコンデンサ、５９は
大きい容量の電荷蓄積手段であるコンデンサである。コ
ンデンサ５８は、第３図における上記ＭＯＳトランジス
タ５５．５６のゲートドレイン接合容量であり、コンデ
ンサ５９は第４図のＭＯＳトランジスタ３３，３３．・
・・、３３のゲート容量である。これらの見かけのコン
デンサ５８．５９には配線容量も含まれる。

以上の模式的回路において、２つのスイッチ５５と５６
は各々干渉しないように動作し、スイッチ５５．５６と
スイッチ５７とが同時に接とならないように操作する。

これらのスイッチ５５．５６．５７は、その操作信号に
第５図の信号ＳＳ、、Ｓ３を用いる。遅延量を大きくす
る操作の時、即ち遅延量制御電圧出力端子５１ｅの電位
が高くなるように操作を行なう場合、始めにスイッチ５
５が接となり、電荷が接合容量と配線容量から成るコン
デンサ５８に蓄積される。その後、スイッチ５５は切と
なり、電荷は蓄積されたままの状態となる。次に、スイ
ッチ５７が接となり、接合容量と配線容量から成るコン
デンサ５８に蓄積された電荷は、ゲート容量と配線容量
によって構成された電荷蓄積手段のコンデンサ５９に移
動する。

これにより遅延操作電位は除々に高くなる。また、遅延
を小さくする操作の時は、スイッチ５７を断のままにし
、スイッチ５６を接としてコンデンサ５８の電位をグラ
ンドレベルにし、その後スイッチ５６を断にしてスイッ
チ５７を接にする。すると、コンデンサ５９より電荷が
コンデンサ５８へ移動し、コンデンサ５９の電位が下が
る。これを繰り返すことにより、遅延量制御電圧を自由
に制御することが可能となる。

以上の説明を基に、第１の実施例の動作を全体的に示す
。初期においては、可変遅延回路３ａ。

３ｂの遅延量は２つとも最小に設定される。この時、遅
延量側ａｌｌ電圧はＯＶに設定される。この場合の遅延
量は、入力信号を１／２相遅延させるには充分でないた
ぬ、リセットが掛けられるクロックの立ち上がりの次の
立ち上がりで、位相比較回路４はＱにＨ，ＱにＬを出力
する。ここで、遅延量制御回路５は、第６図にて述べた
遅延量増加の動作を行ない、遅延量制御電圧を徐々に大
きくして行く。この時、遅延された入力信号ｄＣｉｎの
と反転された入力信号１Ｃｉｎの位相は徐々に揃って行
き、遅延量制御回路５での移動する電荷量は少なくなり
、遅延量の変位もそれに伴い小さくなって、ついには安
定する。これにより、外からの温度や電気的な変動のた
め可変遅延回路３ａ３ｂの遅延量か変化した場合、それ
による変動は位相比較回路４や遅延量制御回路５により
、遅延量の増加、減少か操作され、その影響が吸収され
るように補正がかかる。

第７図は本発明の遅延量制御回路の第２の実施例を示す
回路図である。本実施例は、第１の実施例の遅延量制御
回路５が遅延した入力信号ｄＣ１ｎと入力信号の反転信
号１Ｃｉｎを用いてＭＯＳトランジスタ５５．５６およ
びトランスファゲート５７の操作を行って電荷蓄積手段
の電荷移動を行い遅延量制御電圧を作成するのに対し、
その操作のための電荷移動制御信号に外部あるいは内部
の任意な信号を使用してその作成を行うようにしたもの
である。本実施例の遅延量制御回路５の構成は、点線で
囲まれた７の論理回路部分を除いて、第３図の構成例と
同様に構成され接続される。即ち、第７図に示す遅延量
制御回路５の構成において、５１ａは位相比較回路４（
第１図）の位相差進遅信号ｄＰｈｏｕｔの入力端子、５
１ｅは遅延量制御電圧の出力端子、５１ｆは上記電荷移
動制御電圧Ｓ４の入力端子である。また、５２ａは位相
差進遅信号ｃｌＰｈｏｕｔの反転信号１ｄＰｈ。

ｕｔを作成するＮＯＴ　（論理反転）回路、５３はＥＸ
ＯＲ（排他的論理和）回路、５４ａは上記信号ｄＰｈｏ
ｕｔ、Ｓ４とＥＸＯＲ回路５３の出力信号Ｓ５を入力と
するＮＡＮＤ　（論理否定積）回路、５４ｂは上記信号
１ｄＰｈｏｕｔ、Ｓ、、Ｓｓを入力とするＡＮＤ　（論
理積）回路、５４ｃは２人力のＡＮＤ回路、５５はゲー
ト端子にＮＡＮＤ回路５４ａの出力Ｓ、を接続したＰＭ
ＯＳトランジスタ、５６はゲート端子にＡＮＤ回路５４
ｂの出力Ｓ、を接続したＮＭＯＳトランジスタ、５７は
トランファゲート、５２ｂはＡＮＤ回路５４ｃの出力Ｓ
、の反転信号を作成するＮＯＴ回路である。

ＥＸＯＲ回路５３を含む論理回路部分７は、入力端子５
１ｆの電荷移動制御信号Ｓ４に同期した短いパルスを作
るための論理回路であって、その構成において、５３ａ
はＮＯＴ回路を偶数個並べ電荷移動制御信号Ｓ４を遅延
させた信号ｄＳ、を作成する遅延回路であり、この遅延
回路５３ａ出力ｄＳ４と上記信号Ｓ４がＥＸＯＲ回路５
３に入力されるとともに、遅延された信号ｄＳ４とＥＸ
ＯＲ回路５３の出力Ｓ５とかＡＮＤ回路５４ｃに入力さ
れる。各ＭＯＳトランジスタ５５．５６とトランスファ
ゲート５７は第３図と同様に接続構成され、かつ第６図
に示した電荷蓄積手段５８．５９を形成する。

このような構成の第２の実施例の動作について説明する
。第８図はその動作説明用のタイミングチャートであり
、上記各信号ｄＰｈｏｕｔ、５４ｄｓ４　Ｓ５．Ｓ、、
Ｓ、、Ｓ、、と信号Ｓ４．Ｓｓの論理積５４ＸＳ５の各
タイミング関係を示している。

第１図に示すＤ型フリップフロップによる位相比較回路
４からの位相差進遅信号ｄＰｈｏｕｔは、第１の実施例
で述へたように遅延された信号と入力信号との位相のず
れの方向を示し、遅延量をどの様に操作するかをそれに
より操作する。この信号ｄ　Ｐ　ｈ　ｏ　ｕ　ｔがＨの
とき、遅延量は増加するように動作し、Ｌのとき遅延量
は減少するように動作する。この遅延量の増加減少は、
遅延量操作電圧出力端子の電圧により制御されるか、そ
こで見かけのコンデンサ５８と５９（第６図）に蓄積移
動する電荷の制御が必要となる。そのため、本実施例の
外部などより与えられる基準信号（電荷移動制御信号Ｓ
、）か必要となる。この基準信号としては、外部からク
ロック信号を与えるか、もしくは第１の実施例の入力信
号Ｃｉｎなとを用いることかできる。この制御信号Ｓ４
は、論理回路７により、その立ち上かりと立ち下がりに
短いパルス信号か出力される。この信号のデユーティ比
よ、遅延回路５３ａの遅延素子の遅延量で決まる。

ま１こ、信号Ｓ、、Ｓ２．Ｓ３は互いに重なってはなら
ないために、遅延量は制御信号の１／２相より長くなっ
てはならない。

さて、上記において、遅延量を増加させる場合は、論理
回路７により出力される信号ｄＳ、と立ち上かり時のパ
ルスのみに分離された信号と位相比較回路からの出力ｄ
Ｐｈｏｕｔの論理積をとった信号の反転信号Ｓ、でＭＯ
Ｓトランジスタ５５を操作し、ＭＯＳトランジスタ５５
．５６の接続点であるノートＮ、の見かけのコンデンサ
（５８）に電荷を蓄積し、電荷移動制御信号Ｓ４の立ち
下がりの信号Ｓ３てトランスファゲート５７を接として
、電荷を出力端子５１ｅ側のノードＮ、へ移動させる。

また、遅延量を減少させるときは、位相比較回路の出力
の反転信号と信号５４ＸＳ６の論理積をとった信号Ｓ、
でＭＯＳトランスジスタ５６を操作し、ノードＮ、の電
位をグランドレベルにして、その後トランスファゲート
５７を制御信号Ｓ、を用いて制御し、ノードＮ、に蓄積
された電荷をノードＮ、に移動させる。この移動量によ
りノードＮ、の電位が小さくなるように変化する。この
時の変化量はノードＮＩとノードＮ！の浮遊容量の比で
決まり、これは遅延量操作精度に影響を与える。このよ
うに本実施例においても、遅延量制御電圧を作成するこ
とができ、第１図の遅延量制御回路５として用いること
ができる。ただし、これを用いた場合、第１図における
信号１Ｃｉｎ。

ｄＣｉｎを遅延量制御回路５へ入力することは必要がな
くなり、代わりに外部からクロック信号などもしくは入
力信号Ｃｉｎなどを電荷移動制御信号として遅延量制御
回路５へ入力することになる。

なお、上記実施例中の可変遅延回路３ａ、３ｂとは別に
外部に異なるデジタル信号系の可変遅延回路を設け、こ
の可変遅延回路にも遅延量制御回路５から遅延量制御電
圧を供給して、その信号系のデジタル信号を遅延させる
ことも可能である。

また、上記実施例では、可変遅延回路３ａ、３ｂと遅延
量制御回路５の両方を合わせて実施する例を示したが、
従来例において片方ずつ実施しても、それに応じて本発
明の目的を達成することができる。このように、本発明
はその主旨に沿って種々に応用され、種々の実施態様を
取り得るものである。

［発明の効果］以上の説明で明らかなように、本発明の請求項１のデジ
タル信号遅延回路によれば、可変遅延手段が遅延量の制
御を安定して行うことかできるので、その遅延量の制御
するアナログ信号を作成する手段内の電荷蓄積手段の容
量を小さくすることができ、充放電用の増幅回路を不要
にし、ＰＬＬ方式のように内部に発振器などのアナログ
回路が不要なことと合わせて、回路構成を簡単にするこ
とができるとともに、必要な回路をＭＯＳトランジスタ
で構成可能にする。これにより、本発明は全て従来のＭ
ＯＳデジタル回路技術で実現可能となり、敷き詰め型の
ゲートアレイ等の技術に適応することが可能になる。ま
た、増幅回路等アナログ回路設計が不要な分、その設計
が容易であるとともに、低消費電力とし、耐ノイズ性を
高めることができる。さらに、可変遅延手段は可変抵抗
として動作する手段と、固定抵抗として動作する手段と
をＭＯＳトランジスタなどで形成できるため、大きな遅
延量の可変範囲と遅延量の大きい方向に遅延量の飽和性
を持つことかでき、メモリー等の一定の遅延量が確保さ
れなければならない装置に対して有用である。

また、本発明の請求項２のデジタル信号遅延回路によれ
ば、遅延量を制御するアナログ信号を生成する手段のＮ
荷蓄積手段を２つに分けたので、ＭＯＳトランジスタの
接合容量等でそれらの電荷蓄積手段を形成することがで
きるとともに、充放電を行う増幅回路やＰＬＬを必要と
せずに、上記同様ＭＯＳトランノスタ技術で回路構成を
可能とし、その遅ｇ量を大きな可変範囲で精度良く行う
ことかできる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１の実施例の可変遅延回路を示す回路図、第３図
は第１の実施例の遅延量制御回路を示す回路図、第４図
は第２図を模式化した回路図、第５図は第１の実施例の
遅延量制御回路の動作を示すタイミンクチャート、第６
図は第３図を模式化した回路図、第７図は本発明の第２
の実施例を示す遅延量制御回路の回路図、第８図は第２
の実施例の動作を示すタイミングチャート、第９図は従
来例を示すブロック図、第１Ｏ図は従来例の可変遅延回
路を示す回路図である。１・・入力端子、２・出力端子、３ａ、３ｂ・可変遅延
回路、４・−位相比較回路、５　遅延量制御回路、６・
論理反転回路、３１・論理ゲート回路、３２・電源端子
、３３・ＭＯＳトランジスタ、３４　トランジスタ列、
３６・・・遅延量制御電圧入力端子、５５・ＰＭＯＳトランジスタ、５６・・　ＮＭＯＳ）ランジスタ、５７・・・トランスファゲート。第４図

Claims

【特許請求の範囲】

（１）アナログ信号によりデジタル信号の遅延量を制御
可能な可変遅延手段と、それにより遅延された信号と前
記デジタル信号との位相差を検出する手段と、前記位相
差の進遅度合に応じた大きさの前記アナログ信号を生成
する手段と、それにより生成されたアナログ信号を制御
信号として前記可変遅延手段に帰還する手段とを有する
デジタル信号遅延回路において、前記可変遅延手段が、その構成回路の駆動能力を前記信
号のアナログ信号の大小で操作して前記遅延量を制御す
る手段と、前記駆動能力の過縮小を防止する保護手段と
を有することを特徴とするデジタル信号遅延回路。
（２）アナログ信号によりデジタル信号の遅延量を制御
可能な可変遅延手段と、それにより遅延された信号と前
記デジタル信号との位相差を検出する手段と、前記位相
差の進遅とその度合に応じたアナログ信号を生成する手
段と、それにより生成されたアナログ信号を制御信号と
して前記可変遅延手段に帰還する手段とを有するデジタ
ル信号遅延回路において、前記アナログ信号を生成する手段が、２組の大小の容量
の電荷蓄積手段と、その一方の小さな容量の電荷蓄積手
段の電荷を前記遅延された信号の前記デジタル信号に対
する進遅に応じて充放電する手段と、前記大小の容量の
電荷蓄積手段の間で電荷を移動させる手段とを有するこ
とを特徴とするデジタル信号遅延回路。