KR100584098B1

KR100584098B1 - 타이밍 신호 발생 회로, ｄｌｌ회로, 반도체 기억 장치 및가변 지연 회로

Info

Publication number: KR100584098B1
Application number: KR1020000023982A
Authority: KR
Inventors: 미야모토요시카즈
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1999-07-02
Filing date: 2000-05-04
Publication date: 2006-06-01
Also published as: US6600352B2; TW471223B; US20020075048A1; JP2001023367A; KR20010014870A

Abstract

본 발명은 정밀도가 높은 타이밍 신호를 생성할 수 있는 타이밍 신호 발생 회로를 제공하는 것을 목적으로 한다.

의사 인터페이스 회로부(3c)에 신호 천이 가속 회로(12)를 구비하고 있다. 신호 천이 가속 회로(12)는 내부 클록 신호(CK)가 H 레벨에서 L 레벨이 되면, 미리 정한 일정 시간 동안만큼 커패시터(C21)에 충전된 전하가 방출된다. 그 방출에 따라, 저항(R21, R22)에 의해 그 이론 진폭의 레벨이 설정되는 의사 I/O 인터페이스 신호(dDQ)의 하강 파형은 급격해지고, 이 의사 I/O 인터페이스 신호(dDQ)는 정밀도가 높은 파형이 된다.

Description

타이밍 신호 발생 회로, ＤＬＬ회로, 반도체 기억 장치 및 가변 지연 회로{TIMING SIGNAL GENERATING CIRCUIT AND VARIABLE TIMING DELAY CIRCUIT}

도 1은 실시 형태에 따른 SDRAM의 블록 회로도.

도 2는 실시 형태에 따른 의사 인터페이스 회로부의 회로도.

도 3은 실시 형태에 따른 지연 회로부의 회로도.

도 4는 지연 회로부를 구성하는 각 지연 회로의 회로도.

도 5는 의사 I/O 인터페이스 신호의 파형도.

도 6은 각 지연 회로에 대한 공급 전압 및 지연 시간과의 관계를 도시한 도면.

도 7은 제2 실시 형태에 따른 의사 인터페이스 회로부의 회로도.

도 8은 제3 실시 형태에 따른 의사 인터페이스 회로부의 회로도.

도 9는 제4 실시 형태에 따른 의사 인터페이스 회로부의 회로도.

도 10은 제5 실시 형태에 따른 의사 인터페이스 회로부의 회로도.

도 11은 제6 실시 형태에 따른 지연 회로부의 회로도.

도 12는 제6 실시 형태에 따른 각 지연 회로에 대한 공급 전압 및 지연 시간과의 관계를 도시한 도면.

도 13은 제7 실시 형태에 따른 지연 회로부의 회로도.

도 14는 제7 실시 형태에 따른 더미 로드 회로의 회로도.

도 15는 제7 실시 형태에 따른 지연 회로부를 설명하기 위한 파형도.

도 16은 더미 로드 회로가 없는 지연 회로부를 설명하기 위한 파형도.

도 17은 제8 실시 형태에 따른 더미 로드 회로의 회로도.

도 18은 제9 실시 형태에 따른 더미 로드 회로의 회로도.

도 19는 지연 회로의 다른 예를 도시한 회로도.

도 20은 본 발명을 구체화한 SDRAM의 다른 예를 도시한 블록 회로도.

도 21은 종래의 SDRAM을 설명하기 위한 블록도.

도 22는 SSTL 인터페이스의 회로도.

도 23은 SSTL 인터페이스의 등가 회로도.

도 24는 종래의 의사 인터페이스 회로부의 회로도.

도 25는 종래의 의사 인터페이스 회로부의 회로도.

도 26은 종래의 지연 회로부의 회로도.

도 27은 종래의 다른 지연 회로부의 회로도.

도 28은 외부 I/O 인터페이스 신호의 파형도.

도 29는 의사 I/O 인터페이스 신호의 파형도.

도 30은 의사 I/O 인터페이스 신호의 파형도.

도 31은 종래의 지연 회로부에 설치한 각 지연 회로에 대한 공급 전압 및 지연 시간과의 관계를 도시한 도면.

도 32는 종래의 다른 지연 회로부에 설치한 각 지연 회로에 대한 공급 전압 및 지연 시간과의 관계를 도시한 도면.

〈도면의 주요부분에 대한 부호의 설명〉

1, 49 : SDRAM

2a : 데이터 출력 버퍼

3 : DLL 회로

3a : 클록 입력 버퍼

3b, 40, 41 : 지연 회로부

3c, 21, 22, 30, 31 : 의사 인터페이스 회로부

3d : 의사 신호 입력 버퍼

3e : 판정 회로부

3f : 지연 제어 회로부

12 : 신호 천이 가속 회로

12a : 방전 제어 회로

42, 44, 45 : 더미 로드 회로

43 : 더미 제어 회로

56 : SSTL 인터페이스

DM1∼DMn : 지연 회로

VDD : 고전위 전압 전원

VSS : 저전위 전압 전원

CK : 내부 클록 신호

CLK : 외부 클록 신호

dDQ : 의사 I/O 인터페이스 신호

Q21 : PMOS 트랜지스터

Q22 : NMOS 트랜지스터

R21, R22 : 저항

C21 : 커패시터

SX : 제어 신호

te : 지연 시간

Lp, Ln : 전원선

Cs1∼Csn : 안정화 커패시터

본 발명은 타이밍 신호 발생 회로, DLL 회로, 반도체 기억 장치 및 가변 지연 회로에 관한 것이다.

종래, LSI 디바이스, 예컨대 싱크로너스 DRAM(SDRAM)은 외부 장치로부터의 외부 클록 신호에 기초하여 디바이스 내부에서 데이터의 출력 타이밍을 제어하는 내부 클록 신호나 입력 데이터를 취입하는 타이밍을 제어하는 내부 클록 신호를 생성하고 있다. 그리고, SDRAM에서는, 그 고속 동작을 보증하기 위해 내부 클록 신호의 생성은 DLL 회로(또는 PLL 회로)로써 행해진다.

그리고, DLL 회로는 예컨대 출력 단자의 특성 변동에 연동하여 입력된 외부 클록 신호에 동기시킨 신호 혹은 지연시킨 신호를 만들어 사양에 적합한 그 타이밍 신호를 출력 타이밍을 제어하는 내부 클록 신호로서 출력한다.

그런데, SDRAM에서는, 입출력 단자로서 고속화에 적합한 SSTL(Sub Series Termination Logic) 인터페이스가 널리 채용되고 있다. SSTL 인터페이스는 소진폭 회로로서 이론 진폭이 소진폭이기 때문에 타이밍의 요구 특성도 엄격하게 되어 있다.

따라서, 고속의 요구 특성을 달성하기 위해서는 데이터의 출력 타이밍을 제어하는 내부 클록 신호나 입력 데이터를 취입하는 타이밍을 제어하는 내부 클록 신호의 지터를 작게 억제할 필요가 있다. 예컨대, DLL 회로에서는, 외부 클록을 지연시키기 위한 지연 소자의 지연량의 격차나 디바이스 내부에서 발생하는 의사 I/O 인터페이스 신호와 외부 I/O 인터페이스 신호와의 어긋남을 극력 없앨 필요가 있다.

도 21은 데이터의 출력 타이밍을 제어하는 내부 클록 신호를 생성하는 DLL 회로를 구비한 SDRAM의 블록 회로를 나타낸다.

도 21에 있어서, SDRAM(50)은 메모리 회로 블록(51)을 갖고 있다. 메모리 회로 블록(51)은 메모리 컨트롤러 등의 외부 장치와 접속되고, 외부 클록 신호(CLK), 외부 커맨드 신호, 어드레스 신호, 기록 데이터 등의 각종 신호를 입력한다. 그리고, 메모리 회로 블록(51)은 외부 커맨드 신호에 기초하여 데이터의 기록, 데이터 판독 등의 각종 처리 동작을 내부 회로에서 행한다.

그런데, 메모리 회로 블록(51)은 리드 데이터를 데이터 출력 버퍼(52)로 출력한다. 데이터 출력 버퍼(52)는 이 리드 데이터를 외부 출력 단자(53)로부터 외부 입력 장치(54)로 출력한다. 상술하면, 데이터 출력 버퍼(52)는 DLL 회로(60)로부터 내부 클록 신호(CK)를 입력하고, 이 내부 클록 신호(CK)에 응답하여 메모리 회로 블록(51)으로부터 판독된 리드 데이터(RD)(외부 I/0 인터페이스 신호(DQ))를 취입하여 외부 출력 단자(53)로부터 외부 입력 장치(54)로 출력한다. 이때, 외부 출력 단자(53)로부터 출력되는 리드 데이터(RD)는 이 외부 출력 단자(53)와 외부 입력 장치(54)의 외부 입력 단자(55) 사이에 설치된 SSTL 인터페이스(56)로써 이론 진폭이 레벨 변환되어 외부 입력 장치(54)에 외부 I/O 인터페이스 신호(DQ)로서 출력된다.

도 22는 그 SSTL 인터페이스(56)를 설명하기 위한 회로도이다. 우선, 데이터 출력 버퍼(52)에 대해서 설명한다. 데이터 출력 버퍼(52)는 풀업용 P 채널 MOS 트랜지스터(PMOS 트랜지스터)(Q1)와 풀다운용 N 채널 MOS 트랜지스터(NMOS 트랜지스터)(Q2)를 구비하고 있다. PMOS 트랜지스터(Q1)의 소스는 고전위 전압 전원(VDD)에 접속되고, 그 드레인은 NMOS 트랜지스터(Q2)의 드레인에 접속되어 있다. NMOS 트랜지스터(Q2)의 소스는 저전위 전압 전원(VSS)에 접속되어 있다. PMOS 트랜지스터(Q1) 및 NMOS 트랜지스터(Q2)의 게이트에는 상기 리드 데이터(RD)가 입력된다.

이 리드 데이터(RD)는 내부 클록 신호(CK)의 상승에 응답하여 PMOS 트랜지스터(Q1) 및 NMOS 트랜지스터(Q2)의 전단에 설치한 예컨대 트랜스퍼 게이트가 열려 같은 양 MOS 트랜지스터(Q1, Q2)에 입력된다.

그리고, PMOS 트랜지스터(Q1)의 드레인과 NMOS 트랜지스터(Q2)의 드레인의 접속점으로부터 출력되는 리드 데이터(RD)는 데이터 출력 버퍼(52: SDRAM)의 외부 출력 단자(53)로부터 SSTL 인터페이스(56)를 통해 레벨 변환되어 외부 입력 장치(54)에 외부 I/O 인터페이스 신호(DQ)로 출력된다.

도 22에 있어서, SSTL 인터페이스(56)는 데이터 출력 버퍼(52)의 외부 출력 단자(53)측으로 같은 외부 출력 단자(53)에 대하여 25 Ω의 저항(R1)을 통해 50 Ω의 풀업 저항(R2)이 접속되어 있다. 또, 외부 입력 장치(54)의 외부 입력 단자(55)측에 같은 외부 입력 단자(55)에 대하여 50 Ω의 풀업 저항(R3)이 접속되어 있다. 풀업 저항(R2, R3)에는 각각 종단 전압(VTT)이 인가되도록 되어 있다. 그리고, 저항(R1)과 풀업 저항(R2)의 접속점과 풀업 저항(R3)과 외부 입력 단자(55)의 접속점은 배선(L)으로써 접속되어 있다.

즉, SSTL 인터페이스(56)에 의해, 도 28에 도시된 바와 같이, 데이터 출력 버퍼(52)의 외부 출력 단자(53)로부터 출력되는 리드 데이터(RD) 파형의 이론 진폭이 외부 입력 장치(54)의 외부 입력 단자(55)로 입력될 때에 소진폭의 파형이 되는 외부 I/O 인터페이스 신호(DQ)로 변환되어 입력되도록 되어 있다. 이 외부 I/O 인터페이스 신호(DQ)는 외부 입력 장치(54)의 입력 버퍼(54a)에 입력되고, 기준 신호(VREF)와 비교되어 파형 정형되어 외부 입력 장치(54)의 내부 회로로 출력된다.

상기 내부 클록 신호(CK)는 DLL 회로(60)에서 생성된다. DLL 회로(60)는 도 21에 도시된 바와 같이, 클록 입력 버퍼(61), 지연 회로부(62), 의사 인터페이스 회로부(63), 의사 신호 입력 버퍼(64), 판정 회로부(65), 지연 제어 회로부(66)를 구비하고 있다.

클록 입력 버퍼(61)는 외부 장치로부터의 외부 클록 신호(CLK)를 입력하고, 그 클록 신호(CLK)를 기준 신호(VREF)로 비교하여 파형 정형된 외부 클록 신호(CLK)를 지연 회로부(62)로 출력한다. 즉, 클록 입력 버퍼(61)는 외부 클록 신호(CLK)가 상승하여 기준 신호(VREF) 이상이 되면 H 레벨이 되고, 외부 클록 신호(CLK)가 하강하여 기준 신호(VREF) 미만이 되면 L 레벨이 되는 클록 신호(파형 정형된 외부 클록 신호(CLK))를 지연 회로부(62)로 출력한다.

지연 회로부(62)는 외부 클록 신호(CLK)를 입력하고, 지연 제어 회로부(66)의 제어 신호에 기초하여 선택한 지연 시간만큼 외부 클록 신호(CLK)를 지연시킨 신호를 내부 클록 신호(CK)로서 출력한다.

도 26은 지연 회로부(62)를 설명하기 위한 회로도를 나타낸다. 도 26에 있어서, 지연 회로부(62)는 복수개(n개)의 지연 회로(DM1∼DMn)를 가지며, 각 지연 회로(DM1∼DMn)가 직렬로 접속되어 있다. 각 지연 회로(DM1∼DMn)는 각각 전원선(Lp, Ln)을 통해 구동 전원으로서의 고전위 전압 전원(VDD) 및 저전위 전압 전원(VSS)이 인가되어 있다.

그리고, 초단 지연 회로(DM1)에 클록 입력 버퍼(61)로부터의 외부 클록 신호(CLK)가 입력되고, 그 초단 지연 회로(DM1)는 그 외부 클록 신호(CLK)를 지연시켜 다음단 지연 회로(DM2)로 출력한다. 이후, 외부 클록 신호(CLK)는 순차적으 로 지연되어 후단 지연 회로로 출력되어 나간다. 따라서, 클록 입력 버퍼(61)로부터의 외부 클록 신호(CLK)에 대하여 각 지연 회로로부터 출력되는 외부 클록 신호(CLK)의 발현은 후단 지연 회로만큼 지연한다.

또, 각 지연 회로(DM1∼DMn)의 출력 단자는 N 채널 MOS 트랜지스터로 이루어진 게이트 트랜지스터(GT1∼GTn)를 통해 내부 클록 신호 출력선(L2)에 접속되어 있다. 게이트 트랜지스터(GT1∼GTn)는, 후술하는 지연 제어 회로부(66)로부터의 선택 신호(SL1∼SLn)에 의해 어느 하나가 온되도록 되어 있다. 그리고, 선택된 게이트 트랜지스터에 대응하는 지연 회로로부터 출력되는 외부 클록 신호(CLK)가 내부 클록 신호 출력선(L2)으로 출력된다. 즉, 내부 클록 신호 출력선(L2)에는 클록 입력 버퍼(61)로부터의 외부 클록 신호(CLK)에 대하여 소정 시간이 지연된, 즉 위상 제어된 외부 클록 신호(CLK)가 지연 제어 회로부(66)에 의해 각 지연 회로(DM1∼DMn)로부터 선택되어 출력된다.

내부 클록 신호 출력선(L2)으로 출력되는 선택된 지연된(위상 제어된) 외부 클록 신호(CLK)는 내부 클록 신호(CK)로서 상기 데이터 출력 버퍼(52)로 출력되게 된다. 또, 이 내부 클록 신호 출력선(L2)으로 출력되는 내부 클록 신호(CK)는 의사 인터페이스 회로부(63)로 출력된다.

의사 인터페이스 회로부(63)는 상기 데이터 출력 버퍼(52)로부터 출력되는 리드 데이터(RD)가 상기 SSTL 인터페이스(56)를 통해 레벨 변환되어 외부 입력 장치(54)에 도달하여 입력되는 외부 I/O 인터페이스 신호(DQ)와 근사시킨 신호(의사 I/O 인터페이스 신호(dDQ))를 생성하는 회로부이다. 즉, 의사 인터페이스 회로부(63)는 상기 SSTL 인터페이스(56)의 전달 특성과 근사시킨 회로로써 구성되어 있다.

도 24는 종래의 의사 인터페이스 회로부(63)의 일례를 도시하는 회로를 나타낸다. 이 의사 인터페이스 회로부(63)는 출력부(63a)와 인터페이스부(63b)를 갖고 있다. 출력부(63a)는 상기 데이터 출력 버퍼(52)와 동일한 회로 구성으로서, 풀업용 PMOS 트랜지스터(Q11)와 풀다운용 NMOS 트랜지스터(Q12)를 구비하고 있다. PMOS 트랜지스터(Q11)의 소스에는 고전위 전압 전원(VDD)이 접속되고, NMOS 트랜지스터(Q12)의 소스는 저전위 전압 전원(VSS)에 접속되어 있다. PMOS 트랜지스터(Q11) 및 NMOS 트랜지스터(Q12)의 게이트에는 상기 내부 클록 신호(CK)가 입력된다. 그리고, PMOS 트랜지스터(Q11)의 드레인과 NMOS 트랜지스터(Q12)의 드레인의 접속점으로부터 출력되는 내부 클록 신호(CK)는 인터페이스부(63b)로 출력된다.

인터페이스부(63b)는 도 22에 도시된 SSTL 인터페이스(56)와 등가가 되도록 구성한 회로 구성이다. 도 23은 도 22에 도시된 SSTL 인터페이스(56)의 등가 회로이다. 이 등가 회로는 25 Ω의 저항(R4)과 25 Ω의 풀업 저항(R5)을 구비하는 동시에 배선(L)의 배선 용량을 고려하여 30[pF]의 커패시터(C1)가 설치되어 있다.

도 24에 있어서, 인터페이스부(63b)는 커패시터(C11)와 4개의 저항(R11∼R14)을 구비하고 있다. 저항(R11)과 저항(R12)은 분압 회로를 구성하고, 고전위 전압 전원(VDD)을 분압하여 종단 전압(VTT)(SSTL 인터페이스(56)의 저항(R2, R3: 도 23에 있어서 저항(R5)에 공급되는 종단 전압(VTT))을 생성한다.

저항(R13)은 25 Ω의 저항(R4)에 해당하는 저항으로서, 출력부(63a)로부터의 내부 클록 신호(CK)를 입력한다. 저항(R14)은 풀업용 풀업 저항(R5)에 해당하는 저항으로서, 상기 분압 회로로부터 종단 전압(VTT)이 인가된다. 커패시터(C11)는 배선(L)의 배선 용량(30[pF]의 커패시터(C1))에 해당하는 커패시터로서, 저항(R13)과 저항(R14)의 접속점과 저전위 전압 전원(VSS) 사이에 접속되어 있다.

따라서, 지연 회로부(62)로부터의 내부 클록 신호(CK)는 SSTL 인터페이스(56)를 통해 레벨 변환되어 외부 입력 장치(54)로 입력되는 외부 I/O 인터페이스 신호(DQ)와 근사한 신호(의사 I/O 인터페이스 신호(dDQ))를 다음단 의사 신호 입력 버퍼(64)에 입력한다.

의사 신호 입력 버퍼(64)는 상기 의사 I/O 인터페이스 신호(dDQ)를 입력하고, 그 의사 I/O 인터페이스 신호(dDQ)를 상기 기준 신호(VREF)로 비교하여 파형 정형한다. 즉, 의사 신호 입력 버퍼(64)는 의사 I/O 인터페이스 신호(dDQ)의 이론 진폭의 중간 레벨을 기준 신호(VREF)(판정 레벨)로 하고, 그 기준 신호(VREF)와 의사 I/O 인터페이스 신호(dDQ)를 비교하여 의사 I/O 인터페이스 신호(dDQ)를 정형한다.

보다 구체적으로, 의사 신호 입력 버퍼(64)는 의사 I/O 인터페이스 신호(dDQ)가 상승하여 기준 신호(VREF) 이상이 되면 H 레벨이 되고, 의사 I/O 인터페이스 신호(dDQ)가 하강하여 기준 신호(VREF) 미만이 되면 L 레벨이 되는 클록 신호(파형 정형된 의사 I/O 인터페이스 신호)를 출력한다. 그리고, 파형 정형된 의사 I/O 인터페이스 신호는 판정 회로부(65)에 출력된다.

판정 회로부(65)는 파형 정형된 의사 I/O 인터페이스 신호를 입력하는 동시에 상기 외부 클록 신호(CLK)를 입력한다. 판정 회로부(65)는 의사 I/O 인터페이스 신호(dDQ)의 상승과 외부 클록 신호(CLK)의 상승의 어긋남을 비교한다. 즉, 판정 회로부(65)는 의사 I/O 인터페이스 신호(dDQ)와 외부 클록 신호(CLK)의 위상을 비교한다. 그리고, 판정 회로부(65)는 그 비교 결과를 다음단 지연 제어 회로부(66)로 출력한다.

지연 제어 회로부(66)는 그 판정 결과에 기초하여 상기 지연 회로부(62)의 게이트 트랜지스터(GT1∼GTn) 중 어느 하나를 선택하여 온시킨다.

즉, 의사 I/O 인터페이스 신호(dDQ)의 상승 타이밍이 외부 클록 신호(CLK)의 상승 타이밍보다 앞서고 있을 때에는, 지연 제어 회로부(66)는 내부 클록 신호(CK)의 상승 타이밍을 지연시키기 위해 현재의 지연 회로보다 후단 지연 회로를 선택하여 그 선택한 게이트 트랜지스터를 온시킨다. 즉, 의사 I/O 인터페이스 신호(dDQ)가 외부 클록 신호(CLK)보다 위상이 미리 정한 값만큼 앞서고 있을 때, 지연 제어 회로부(66)는 내부 클록 신호(CK)의 위상을 지연시키기 위해 현재의 지연 회로보다 후단 지연 회로를 선택하여 그 선택한 게이트 트랜지스터를 온시킨다.

또, 의사 I/O 인터페이스 신호(dDQ)의 상승 타이밍이 외부 클록 신호(CLK)의 상승 타이밍보다 지연되고 있을 때에는, 지연 제어 회로부(66)는 내부 클록 신호(CK)의 타이밍을 빠르게 하기 위해 현재의 지연 회로보다 전단 지연 회로를 선택하여 그 선택한 게이트 트랜지스터를 온시킨다. 즉, 의사 I/O 인터페이스 신호(dDQ)가 외부 클록 신호(CLK)보다 위상이 미리 정한 값만큼 지연되고 있을 때, 지연 제어 회로부(66)는 내부 클록 신호(CK)의 위상을 진행시키기 위해 현재의 지연 회로보다 전단 지연 회로를 선택하여 그 선택한 게이트 트랜지스터를 온시킨다.

이와 같이, DLL 회로(60)는 데이터 출력 버퍼(52)의 출력 타이밍을 제어하는 내부 클록 신호(CK)를 출력 단자(53)의 특성 변동에 연동하여 사양에 적합한 타이밍으로 발생시키고 있다.

그런데, 상기 의사 인터페이스 회로부(63)에서는, 종단 전압(VTT)을 만들기 위해 저항(R11, R12)으로 이루어지는 저항 분할 회로가 설치되고, 항상 소비 전류가 흘러 소비 전력의 증대로 이어졌다. 그래서, 소비 전력을 삭감하기 위해 의사 인터페이스 회로부(63)의 사이즈를 축소화하는 것을 생각할 수 있지만, 실제의 SSTL 인터페이스(56)와는 차이가 있게 되고, 의사 I/O 인터페이스 신호(dDQ)와 외부 I/O 인터페이스 신호(DQ)와의 어긋남은 커진다.

그래서, 도 25에 도시된 바와 같은 의사 인터페이스 회로부(71)가 제안되어 있다. 이 의사 인터페이스 회로부(71)의 출력부는 1개의 PMOS 트랜지스터(Q3)로 이루어진다. PMOS 트랜지스터(Q3)의 소스는 고전위 전압 전원(VDD)에 접속되고, PMOS 트랜지스터(Q3)의 드레인은 의사 신호 입력 버퍼(64)에 접속되어 있다. 그리고, PMOS 트랜지스터(Q3)의 게이트에 내부 클록 신호(CK)를 입력한다.

의사 인터페이스 회로부(71)의 인터페이스부는 풀업 저항(R16), 풀다운 저항(R17) 및 커패시터(C12)를 구비하고 있다. 풀업 저항(R16)은 일단이 PMOS 트랜지스터(Q3)의 드레인에 접속되고, 타단이 고전위 전압 전원(VDD)에 접속되어 있다. 풀다운 저항(R17) 및 커패시터(C12)는 각각 일단이 PMOS 트랜지스터(Q3)의 드레인에 접속되고, 타단이 각각 저전위 전압 전원(VSS)에 접속되어 있다.

그리고, PMOS 트랜지스터(Q3)가 오프일 때, 노드(n1)의 전위(Vn1)는 다음 식과 같이 된다.

Vn1=VDD{R17/(R16+ R17)}

따라서, PMOS 트랜지스터(Q3)의 제조 격차에 관계없이 레벨(노드(n1))의 전위(Vn1)를 임의로 설정할 수 있다.

또한, 의사 인터페이스 회로부(71)에서는, 고전위 전압 전원(VDD)으로부터 저전위 전압 전원(VSS)으로 관통하는 전류를 억제하기 위해 풀다운 저항(R17)의 저항치를 크게 하고 있다. 즉, 의사 I/O 인터페이스 신호의 파형의 하강시에, 풀다운 저항(R17)에 흐르는 전류가 이전의 의사 인터페이스 회로부(63)의 NMOS 트랜지스터(Q12)에 흐르는 전류보다 작아지도록 저항(R16, R17)의 값을 설정하고 있다. 따라서, 고전위 전압 전원(VDD)으로부터 저전위 전압 전원(VSS)으로 관통하는 전류를 억제하여 소비 전력의 저감을 도모할 수 있다.

그런데, 이 의사 인터페이스 회로부(71)에서는 노드(n1)의 전위(Vn1)(의사 I/O 인터페이스 신호(dDQ))의 상승 파형은 상기 의사 인터페이스 회로부(63)의 의사 I/O 인터페이스 신호(dDQ)의 상승 파형과 동일하다.

그러나, 이 의사 인터페이스 회로부(71)에서는, 고전위 전압 전원(VDD)으로부터 저전위 전압 전원(VSS)으로 관통하는 전류를 억제하기 위해 풀다운 저항(R17) 의 저항치를 크게 하고 있기 때문에 의사 I/O 인터페이스 신호(dDQ)의 하강 파형은 완만해진다.

그 결과, 외부 클록 신호(CLK)의 고주파화가 한층 더 진행되면, 다음단 의사 신호 입력 버퍼(64)에서의 정확한 판정이 행해지지 않게 된다.

즉, 도 29에 도시된 바와 같이, 의사 I/O 인터페이스 신호(dDQ)의 하강 파형이 완만해짐으로써, 다음 외부 클록 신호(CLK)의 상승에 기초하는 내부 클록 신호(CK)의 상승에 의해, 같은 의사 I/O 인터페이스 신호(dDQ)는 완전히 이론 진폭의 L 레벨까지 하강하기 전에 다시 상승하게 된다. 그 결과, 도 30에 도시된 바와 같이, 의사 I/O 인터페이스 신호(dDQ)의 레벨이 의사 신호 입력 버퍼(64)의 판정 레벨(기준 신호(VREF))에 도달하는 시간(tPD2)은 원래 완전히 하강한 레벨에서 판정 레벨까지 도달하는 본래의 타이밍 시간(tPD1)보다 줄어들기 때문에 정밀도가 낮은 내부 클록 신호(CK)가 되어 지터를 발생시키는 요인이 되고 있었다.

본 발명의 목적은 정밀도가 높은 타이밍 신호를 생성할 수 있는 타이밍 신호 발생 회로, DLL 회로, 반도체 기억 장치를 제공하는 데에 있다.

또, 본 발명의 목적은 정밀도가 높은 클록 신호의 위상 제어가 가능한 가변 지연 회로를 제공하는 데에 있다.

본 발명에 따르면, 능동 회로에서 제1 레벨로 설정된 타이밍 신호가 수동 회로에서 제2 레벨로 천이할 때, 신호 천이 가속 회로에서 제2 레벨로의 천이가 가속된다. 이 타이밍 신호가 제1 레벨에서 제2 레벨로 천이할 때의 파형은 타이밍 신호가 능동 회로에서 급격하게 제2 레벨에서 제1 레벨로 천이할 때의 파형과 같이, 급격한 파형이 되기 때문에 정밀도가 높은 타이밍 신호가 생성된다.

본 발명에 따르면, 능동 회로에서 제1 레벨로 설정된 타이밍 신호가 수동 회로에서 제2 레벨로 천이할 때, 신호 천이 가속 회로에서 제2 레벨로의 천이가 가속된다. 이 타이밍 신호가 제1 레벨에서 제2 레벨로 천이할 때의 파형은 타이밍 신호가 능동 회로에서 급격하게 제2 레벨에서 제1 레벨로 천이할 때의 파형과 같이, 급격한 파형이 되기 때문에 정밀도가 높은 타이밍 신호가 생성된다. 그 결과, 이 정밀도가 높은 타이밍 신호와 외부 클록 신호의 위상을 비교하고, 그 비교 결과에 기초하여 그 외부 클록 신호의 위상을 제어함으로써, DLL 회로가 생성하는 내부 클록 신호도 정밀도가 높은 신호가 된다.

본 발명에 따르면, 정밀도가 높은 내부 클록 신호가 생성되기 때문에 보다 고속 동작이 가능해진다.

본 발명에 따르면, 각 지연 소자에 대하여 노이즈 저감용 필터 소자를 설치함으로써, 전원 배선에 노이즈가 발생하여도 그 각 지연 소자마다 대응하는 노이즈 저감용 필터 소자가 그 노이즈를 흡수한다. 그 결과, 노이즈에 의해 각 지연 소자의 동작 변동의 격차가 저감되기 때문에 정밀도가 높은 내부 클록 신호의 위상 제어를 행할 수 있다.

본 발명에 따르면, 각 지연 소자의 비동작시에 각 지연 소자와 교대로 전력 소비 회로가 전원 배선을 통해 전력 소비한다. 즉, 이 각 지연 소자의 비동작시에 있어서도, 전원 배선에는 전력 소비 회로에 의해 전류가 흐른다. 그리고, 각 지연 소자가 동작을 개시하여, 전력 소비 회로의 전력 소비를 정지하여 각 지연 소자의 동작에 기초하는 전력 소비가 개시되어도 이전의 전력 소비 회로의 전력 소비에서 각 지연 소자의 동작에 의한 전력 소비로 옮길 뿐이므로, 전원 배선에 공급되는 전압 변동은 작다. 그 결과, 전원 전압 변동에 의해 각 지연 소자의 동작 변동의 격차는 저감되기 때문에 정밀도가 높은 내부 클록 신호의 위상 제어를 행할 수 있다.

(제1 실시 형태)

이하, 본 발명을 SDRAM으로 구체화한 일 실시 형태를 도면에 따라 설명한다.

도 11은 데이터의 출력 타이밍을 제어하는 내부 클록 신호를 생성하는 DLL 회로를 구비한 SDRAM의 블록 회로를 나타낸다. 도 1에 있어서, 반도체 기억 장치로서의 SDRAM(1)은 메모리 회로 블록(2)을 가지며, 그 메모리 회로 블록(2)에는 리드 데이터를 출력하는 데이터 출력 버퍼(2a)를 구비하고 있다. 또, SDRAM(1)은 DLL 회로(3)를 갖고 있다. DLL 회로(3)는 클록 입력 버퍼(3a), 가변 지연 회로로서의 지연 회로부(3b), 타이밍 신호 발생 회로로서의 의사 인터페이스 회로부(3c), 의사 신호 입력 버퍼(3d), 판정 회로부(3e), 지연 제어 회로부(3f)를 구비하고 있다.

또한, 본 실시 형태의 SDRAM(1)의 전체 구성은 도 1에서 밝혀진 바와 같이, 상기 도 21에서 설명한 종래의 SDRAM(50)과 동일하다. 그리고, 본 실시 형태에서는, SDRAM(1)에 구비한 DLL 회로(3)를 구성하는 지연 회로부(3b)와 의사 인터페이 스 회로부(3c)의 내부 구성이 종래의 지연 회로부(62)와 의사 인터페이스 회로부(63)의 내부 구성과 다르다. 따라서, 설명의 편의상, 종래와 다른 지연 회로부(3b)와 의사 인터페이스 회로부(3c)에 대해서만 설명하고, 다른 부분은 종래의 SDRAM(50)과 같아 설명의 편의상 생략한다.

[의사 인터페이스 회로부(3c)]

우선, 의사 인터페이스 회로부(3c)에 대해서 설명한다. 도 2는 의사 인터페이스 회로부(3c)를 설명하기 위한 회로도를 나타낸다.

도 2에 있어서, 의사 인터페이스 회로부(3c)의 출력부는 능동 회로를 구성하는 1개의 PMOS 트랜지스터(Q21)를 갖고 있다. PMOS 트랜지스터(Q21)의 소스는 고전위 전압 전원(VDD)에 접속되고, PMOS 트랜지스터(Q21)의 드레인은 의사 신호 입력 버퍼(3d)에 접속되어 있다. 그리고, PMOS 트랜지스터(Q21)의 게이트에는 출력 제어 회로를 구성하는 인버터 회로(11)를 통해 지연 회로부(3b)로부터 클록 신호로서의 내부 클록 신호(CK)가 입력된다. 또한, 본 실시 형태에서는, PMOS 트랜지스터(Q21)의 구동 능력을 큰 것으로 하고, 같은 PMOS 트랜지스터(Q21)가 온했을 때, 후술하는 커패시터(C21)에 큰 전류가 유입되도록 하여 타이밍 신호로서의 의사 I/O 인터페이스 신호(dDQ)의 상승 파형을 급격하게 하도록 되어 있다.

의사 인터페이스 회로부(3c)의 인터페이스부는 저항 분할 회로를 구성하는 저항(R21, R22)과 커패시터(C21)를 구비하고 있다. 저항(R21)은 일단이 PMOS 트랜지스터(Q21)의 드레인에 접속되고, 타단이 고전위 전압 전원(VDD)에 접속되어 있다. 저항(R22) 및 커패시터(C21)는 각각 일단이 PMOS 트랜지스터(Q21)의 드레인에 접속되고, 타단이 각각 저전위 전압 전원(VSS)에 접속되어 있다.

즉, 저항(R21, R22)에 의해, SSTL 인터페이스(56)와 근사한 의사 I/O 인터페이스 신호(dDQ)의 이론 진폭의 레벨을 설정한다. 또한, 본 실시 형태에서는, 저항(R21, R22)의 저항치는 고저항치로서, 같은 저항(R21, R22)을 통해 흐르는 관통 전류가 작아지도록 하고 있다. 또, 커패시터(C21)는 SSTL 인터페이스(56)의 부하 용량과 정합을 취하기 위한 커패시터이다.

또, 의사 인터페이스 회로부(3c)는 신호 천이 가속 회로(12)를 구비하고 있다. 신호 천이 가속 회로(12)는 NMOS 트랜지스터(Q22)와 방전 제어 회로(12a)를 구비하고 있다. NMOS 트랜지스터(Q22)의 드레인은 PMOS 트랜지스터(Q21)의 드레인에 접속되고, NMOS 트랜지스터(Q22)의 소스는 저전위 전압 전원(VSS)에 접속되어 있다. NMOS 트랜지스터(Q22)의 게이트는 방전 제어 회로(12a)로부터의 제어 신호(SX)가 입력된다.

방전 제어 회로(12a)는 2개의 제1 및 제2 NAND 회로(13, 14), 3개의 인버터회로(15, 16, 17) 및 지연 회로(18)를 구비하고 있다. 제1 NAND 회로(13)는 상기 인버터 회로(11)를 통해 내부 클록 신호(CK)가 반전한 반전 내부 클록 신호(SA)를 입력하는 동시에 스탠바이 신호(SB)를 입력한다. 스탠바이 신호(SB)는 SDRAM(1)이 스탠바이 상태일 때, 즉, 외부 장치로부터 외부 클록 신호(CLK)가 입력되고 있지 않을 때, L 레벨(저전위)이 되고, 외부 클록 신호(CLK)가 입력되고 있을 때, H 레벨(고전위)이 되는 신호이다. 이 스탠바이 신호(SB)는 SDRAM(1)내에 설치한 도시하지 않은 스탠바이 신호 생성 회로로부터 출력된다.

따라서, 제1 NAND 회로(13)의 출력은 스탠바이 상태가 아닐 때, 반전 내부 클록 신호(SA)가 H 레벨(내부 클록 신호(CK)가 L 레벨)이 될 때마다 L 레벨이 된다.

제1 NAND 회로(13)의 출력은 제1 인버터 회로(15)를 통해 제2 NAND 회로(14)에 출력된다. 또, 제1 NAND 회로(13)의 출력은 제1 및 제2 인버터 회로(15, 16)를 통해 지연 회로(18)에 출력된다. 지연 회로(18)는, 본 실시 형태에서는 짝수개의 인버터 회로로써 구성되어 있다. 그리고, 그 짝수개의 인버터 회로의 수로 결정되는 지연 시간(te)만큼 지연하여 제2 인버터 회로(16)의 출력은 제2 NAND 회로(14)에 출력된다.

따라서, 제2 NAND 회로(14)의 출력은 제1 NAND 회로(13)의 출력이 L 레벨이 되면, 지연 회로(18)로 결정한 지연 시간(te)만큼 L 레벨이 된다. 제2 NAND 회로(14)의 출력은 제3 인버터 회로(17)에 출력되고, 그 제3 인버터 회로(17)의 출력은 제어 신호(SX)로서 상기 NMOS 트랜지스터(Q22)의 게이트에 출력된다.

즉, 내부 클록 신호(CK)가 L 레벨(반전 내부 클록 신호(CK)가 H 레벨)이 되면, 상기 PMOS 트랜지스터(Q21)가 오프한다. 이것과 함께, 제1 NAND 회로(13)의 출력이 L 레벨이 되기 때문에 제어 신호(SX)가 지연 시간(te)만큼 H 레벨이 되어 NMOS 트랜지스터(Q22)를 그 지연 시간(te)만큼 온시킨다.

따라서, NMOS 트랜지스터(Q22)가 온하고 있는 동안, 상기 커패시터(C21)에 충전되어 있는 전하는 NMOS 트랜지스터(Q22)를 통해 방출된다.

따라서, 도 5에 도시된 바와 같이, 의사 신호 입력 버퍼(3d)에 입력되는 의 사 I/O 인터페이스 신호(dDQ)의 하강 파형은 NMOS 트랜지스터(Q22)가 온하고 있는 동안(지연 시간(te)), 하강이 급격해진다. 그 결과, 인터페이스부의 저항(R21, R22)에 의해 설정한 의사 I /O 인터페이스 신호(dDQ)의 이론 진폭의 L 레벨에 단시간에 도달하게 된다.

즉, 의사 인터페이스 회로부(3c)에 설치한 신호 천이 가속 회로(12)는 의사 I/O 인터페이스 신호(dDQ)의 H 레벨에서 L 레벨로 천이하는 시간을 단축한다.

[지연 회로부(3b)]

다음에, 지연 회로부(3b)에 대해서 설명한다. 도 3은 지연 회로부(3b)를 설명하기 위한 회로도를 나타낸다. 또한, 설명의 편의상, 상기한 종래의 지연 회로부(62)를 구성하는 부분에서 공통 부분은 부호를 동일하게 하여 설명한다.

지연 회로부(3b)를 구성하는 지연 소자로서의 지연 회로(DM1∼DMn)는 소정 방향으로 연장되어 있는 전원 배선으로서의 한 쌍의 전원선(Lp, Ln) 사이에 상기 연장되어 있는 방향으로 배치 접속되어 있다. 도 4에 있어서, 각 지연 회로(DM1∼DMn)는 2개의 CMOS 인버터 회로(19a, 19b)와 커패시터(C13)를 구비하고 있다.

그리고, CMOS 인버터 회로(19a, 19b)의 PMOS 트랜지스터의 소스는 전원선(Lp)에 접속되고, 고전위 전압 전원(VDD)이 인가된다. CM0S 인버터 회로(19a, 19b)의 NMOS 트랜지스터의 소스는 전원선(Ln)에 접속되고, 저전위 전압 전원(VSS)이 인가된다. 커패시터(C13)의 일단은 CMOS 인버터 회로(19a)의 출력 단자와 CMOS 인버터 회로(19b)의 입력 단자 사이에 접속되고, 타단은 전원선(Ln)에 접속되어 있다. 그리고, 이 커패시터(C13)에 충전되는 전하 및 충전된 전하의 충방전 시간에 의해 각 지연 회로(DM1∼DMn)의 지연 시간이 결정되게 된다.

이와 같이 구성된 지연 회로부(3b)의 각 지연 회로(DM1∼DMn)에는 각각 안정화 커패시터(Cs1∼Csn)가 병렬로 접속되어 있다. 그리고, 전압 전원(VDD, VSS)이 노이즈에 의해 변동했을 때, 이 안정화 커패시터(Cs1∼Csn)로 그 변동을 흡수한다. 또, 각 안정화 커패시터(Cs1∼Csn)는 전원선(Lp, Ln)을 통해 공급되는 고전위 및 저전위 전압 전원(VDD, VSS)에 의해 충전된다. 그리고, 각각 지연 회로(DM1∼DMn)가 외부 클록 신호(CLK)에 기초하여 동작할 때, 각각 안정화 커패시터(Cs1∼Csn)의 전하를 구동전류로서 공급하도록 되어 있다.

다음에 상기와 같이 구성한 실시 형태의 특징을 이하에 기재한다.

(1) 본 실시 형태에 따르면, 의사 인터페이스 회로부(3c)는 저항(R21), 저항(R22)에 의해 SSTL 인터페이스(56)와 근사한 의사 I/O 인터페이스 신호(dDQ)의 이론 진폭의 레벨을 설정하고, 커패시터(C21)에 의해 SSTL 인터페이스(56)의 부하 용량과 정합을 취하도록 하였다.

또, 의사 인터페이스 회로부(3c)에 신호 천이 가속 회로(12)를 설치하였다. 신호 천이 가속 회로(12)는 내부 클록 신호(CK)가 L 레벨에서 H 레벨(내부 클록 신호(CK)가 H 레벨에서 L 레벨)이 되면, 미리 정한 일정 시간(지연 시간(te)) 동안만큼 커패시터(C21)에 충전된 전하를 방출하도록 하였다.

따라서, 저항(R21), 저항(R22)에 의해 그 이론 진폭의 레벨이 설정되는 의사 I/O 인터페이스 신호(dDQ)의 하강 파형은 그 전하를 방출함으로써 급격하게 되고, 그 일정 시간 경과 후에는 완만하게 하강한다.

따라서, 의사 I/O 인터페이스 신호(dDQ)의 하강은 다음 의사 I/O 인터페이스 신호(dDQ)의 상승 타이밍까지, 이론 진폭의 L 레벨까지 하강하게 된다. 즉, 내부 클록 신호(CK)에 기초하여 생성되는 의사 I/O 인터페이스 신호(dDQ)에 있어서, 내부 클록 신호(CK)의 주기가 줄어 들어도 의사 I/O 인터페이스 신호(dDQ)의 파형을 다음 의사 I/O 인터페이스 신호(dDQ)의 상승 타이밍까지, 이론 진폭의 L 레벨까지 하강시킬 수 있다.

바꾸어 말하면, 내부 클록 신호(CK)의 주기가 줄어 들어도 의사 I/O 인터페이스 신호(dDQ)의 상승은 이론 진폭의 L 레벨로부터 상승하도록 하였다.

그 결과, 도 5에 도시된 바와 같이, 의사 신호 입력 버퍼(3d)에 있어서, 의사 I/O 인터페이스 신호(dDQ)의 레벨이 상승을 개시하고 나서(외부 클록 신호(CLK)의 상승 개시로부터) 판정 레벨(기준 신호(VREF))을 넘는 타이밍 시간(tPD5, tPD6)의 판정은 내부 클록 신호(CK)(즉 외부 클록 신호(CLK))의 주기가 줄어들어도 항상 정확히 판정할 수 있다.

더구나, 판정 회로부(3e)는 이 정밀도가 높은 의사 I/O 인터페이스 신호(dDQ)를 사용하여 외부 클록 신호(CLK)와 비교할 수 있기 때문에 정밀도가 높은 내부 클록 신호(CK)를 생성할 수 있으며, 지터를 억제할 수 있다.

(2) 본 실시 형태에서는, 의사 인터페이스 회로부(3c)의 인터페이스부에 설치한 저항(R21, R22)을 고저항치로 하였다. 따라서, 저항(R21, R22)을 통해 흐르는 관통 전류가 억제되어 소비 전류의 저감을 도모할 수 있다.

(3) 본 실시 형태에서는, 의사 인터페이스 회로부(3c)의 출력부에 설치한 NMOS 트랜지스터(Q22)를 구동 능력을 큰 것으로 하였다. 따라서, 의사 I/O 인터페이스 신호(dDQ)의 하강 파형을 급격하게 할 수 있다. 내부 클록 신호(CK)(즉 외부 클록 신호(CLK))의 주기가 줄어들어도 정밀도가 높은 의사 I/O 인터페이스 신호(dDQ)를 생성할 수 있다.

(4) 본 실시 형태에서는, 지연 회로부(3b)의 지연 회로(DM1∼DMn)에 대하여 각각 안정화 커패시터(Cs1∼Csn)를 병렬로 접속하였다. 그리고, 전원선(Lp, Ln)을 통해 공급되는 고전위 및 저전위 전압 전원(VDD, VSS)을 각 안정화 커패시터(Cs1∼Csn)로 충전하고, 그 충전 전압에 기초하여 각각 지연 회로(DM1∼DMn)를 구동하도록 하였다. 따라서, 각 지연 회로(DM1∼DMn)의 구동 전원은 거의 같게 되고, 구동 전원의 변동을 작게 할 수 있으며, 각 지연 회로(DM1∼DMn)마다의 지연 시간의 변동을 작게 할 수 있다.

또한, 고전위 및 저전위 전압 전원(VDD, VSS)이 노이즈에 의해 급격히 변동하여도 안정화 커패시터(Cs1∼Csn)가 흡수되기 때문에 각 지연 회로(DM1∼DMn)에 공급되는 구동 전원의 변동은 작게 억제되고, 각 지연 회로(DM1∼DMn)의 지연 시간의 변동도 작게 억제할 수 있다.

그 결과, 정밀도가 높은 내부 클록 신호(CK)를 생성할 수 있고, 내부 클록 신호(CK)의 지터를 억제할 수 있다.

즉, 도 26에서 도시한 종래의 지연 회로부(62)에 있어서, 전원선(Lp, Ln) 사이에 접속된 각 지연 회로(DM1∼DMn)에 공급되는 전압은 다르다. 이것은, 전원선(Lp, Ln)의 전단부 사이 및 후단부 사이에 커패시터(Cz1, Cz2)를 설치하여도 전압은 다르다. 즉, 각 지연 회로(DM1∼DMn)내의 고전위 및 저전위 전압 전원(VDD, VSS)보다 먼 후단 지연 회로일수록 공급 전압은 작아진다. 이것은, 전원선(Lp, Ln)의 저항(Rx)(도 26 참조)에 기인한다.

도 31은 종래의 지연 회로부(62)의 각 지연 회로(DM1∼DMn)에 대한 공급 전압(V)과의 관계를 나타내는 특성선(Zv)과, 그 각 지연 회로(DM1∼DMn)에 대한 지연 시간(tPD)과의 관계를 나타내는 특성선(Zt)을 도시한다. 도 31에서 밝혀진 바와 같이, 고전위 및 저전위 전압 전원(VDD, VSS)보다 먼 후단 지연 회로일수록 공급 전압(V)은 작아지는 동시에 지연 시간(tPD)은 길어진다.

도 6은 본 실시 형태의 지연 회로부(3b)의 각 지연 회로(DM1∼DMn)에 대한 공급 전압(V)과의 관계를 나타내는 특성선(Zv)과, 그 각 지연 회로(DM1∼DMn)에 대한 지연 시간(tPD)과의 관계를 나타내는 특성선(Zt)을 도시한다.

도 6에서 밝혀진 바와 같이, 본 실시 형태의 지연 회로부(3b)는 각 지연 회로(DM1∼DMn)에 공급되는 전압(V)의 변동은 작은 것을 알 수 있다. 따라서, 각 지연 회로(DM1∼DMn)의 지연 시간(tPD)의 변동도 작아진다.

(제2 실시 형태)

본 발명의 제2 실시 형태에 대해서 도 7에 따라 설명한다. 또한, 본 실시 형태에서는, 상기 제1 실시 형태에서 설명한 의사 인터페이스 회로부(3c)가 다를 뿐이기 때문에 그 다른 부분에 대해서 설명한다.

도 7은 본 실시 형태의 의사 인터페이스 회로부(21)의 회로도를 나타낸다. 또한, 설명의 편의상, 제1 실시 형태와 동일한 부분에 대해서는 부호를 동일하게 하여 상세한 설명을 생략한다.

도 7에 있어서, 의사 인터페이스 회로부(21)의 인터페이스부에는 저항 분할 회로를 구성하는 4개의 저항(R31, R32, R33, R34), NMOS 트랜지스터(Q31) 및 스위치(SW1, SW2)를 갖고 있다.

저항(R31)은 일단이 PMOS 트랜지스터(Q21)의 드레인에 접속되고, 타단이 고전위 전압 전원(VDD)에 접속되어 있다. 저항(R32)은 일단이 PMOS 트랜지스터(Q21)의 드레인에 접속되고, 타단이 저항(R33, R34)를 통해 NMOS 트랜지스터(Q31)의 드레인에 접속되어 있다. 그 NMOS 트랜지스터(Q31)의 소스는 저전위 전압 전원(VSS)에 접속되어 있다. NMOS 트랜지스터(Q31)의 게이트에는 스탠바이 신호(SB)를 입력한다.

상기 저항(R33, R34)에는 각각 스위치(SW1, SW2)가 병렬로 접속되어 있다. 스위치(SW1, SW2)는 레벨 조정 제어 신호에 기초하여 적절하게 온·오프 제어되도록 되어 있다. 이 레벨 조정 제어 신호는 SDRAM(1) 내부의 도시하지 않은 제어 회로로부터 출력된다. 따라서, 스위치(SW1, SW2)를 적절하게 선택하여 온·오프함으로써, SSTL 인터페이스(56)와 근사한 의사 I/O 인터페이스 신호(dDQ)의 이론 진폭의 레벨을 조정할 수 있다.

또, 의사 인터페이스 회로부(21)의 신호 천이 가속 회로(21a)에 설치한 NMOS 트랜지스터(Q22)의 소스는 다이오드(D1)를 통해 저전위 전압 전원(VSS)에 접속되어 있다.

다음에, 상기한 바와 같이 구성한 실시 형태의 특징을 이하에 기재한다.

본 실시 형태에 따르면, 상기 제1 실시 형태에서 상술한 의사 인터페이스 회로부(3d)와 동일한 특징을 갖는 것 외에 다음과 같은 특징을 갖는다.

(1) 본 실시 형태에 따르면, 4개의 저항(R31, R32, R33, R34)과 2개의 스위치(SW1, SW2)를 설치하였다. 그리고, 스위치(SW1, SW2)를 적절하게 선택하여 온·오프함으로써, SSTL 인터페이스(56)와 근사한 의사 I/O 인터페이스 신호(dDQ)의 이론 진폭의 레벨을 조정할 수 있다.

(2) 본 실시 형태에 따르면, NMOS 트랜지스터(Q31)를 설치하여 스탠바이 신호(SB)가 H 레벨일 때에 온 상태로 하고, 스탠바이 신호(SB)가 L 레벨일 때(스탠바이 상태일 때)에 오프 상태로 하였다.

따라서, 스탠바이 상태일 때에는, 저항(R31, R32, R33, R34) 및 NMOS 트랜지스터(Q31)를 통해 관통 전류가 흐르지 않기 때문에 소비 전력의 저감을 한층 더 도모할 수 있다.

(3) 본 실시 형태에 따르면, NMOS 트랜지스터(Q22)의 소스와 저전위 전압 전원(VSS) 사이에 다이오드(D1)를 설치하였다. 따라서, NMOS 트랜지스터(Q22)가 온하여 커패시터(C21)의 전하를 방출할 때, 전하를 지나치게 방출하여 의사 I/0 인터페이스 신호(dDQ)의 L 레벨의 레벨이 이론 진폭보다 내려가지 않도록, 다이오드(D1)의 다이오드 전압으로 보증할 수 있다.

또한, 본 실시 형태에서는, 스위치(SW1, SW2)를 특별히 한정하고 있지 않지만, 예컨대 MOS 트랜지스터로 구체화하여도 좋다. 또, 스위치(SW1, SW2)를 퓨즈 대신에 그 퓨즈를 적절하게 절단하여 조정하도록 하여도 좋다.

(제3 실시 형태)

본 발명의 제3 실시 형태에 대해서 도 8에 따라 설명한다. 또한, 본 실시 형태도 제2 실시 형태와 같이 상기 제1 실시 형태에서 설명한 의사 인터페이스 회로부(3c)가 다를 뿐이기 때문에 그 다른 부분에 대해서 설명한다.

도 8은 본 실시 형태의 의사 인터페이스 회로부(22)의 회로도를 나타낸다. 또한, 설명의 편의상, 제1 실시 형태와 동일한 부분에 대해서는 부호를 동일하게 하여 상세한 설명을 생략한다.

우선, 본 실시 형태의 의사 인터페이스 회로부(22)는 스탠바이 상태의 경우에 H 레벨, 스탠바이 상태가 아닌 경우에 L 레벨이 되는 스탠바이 신호(SBX)가 되는 점이 다르다.

도 8에 있어서, 의사 인터페이스 회로부(22)의 인터페이스부의 저항(R21)은 PMOS 트랜지스터(Q33)를 통해 고전위 전압 전원(VDD)에 접속되어 있다. PMOS 트랜지스터(Q33)의 게이트에는 상기 스탠바이 신호(SBX)를 입력한다.

따라서, SDRAM(1)이 스탠바이 상태일 때에는 PMOS 트랜지스터(Q33)는 오프 상태가 된다.

의사 인터페이스 회로부(22)의 신호 천이 가속 회로(23)에 설치한 방전 제어 회로(23a)는 NAND 회로(24), NOR 회로(25), 2개의 인버터 회로(26, 27) 및 지연 회로(28)를 구비하고 있다.

NAND 회로(24)는 상기 인버터 회로(11)를 통해 내부 클록 신호(CK)를 입력하 는 동시에 인버터 회로(26)를 통해 스탠바이 신호(SBX)를 입력한다. 따라서, NAND 회로(24)의 출력은 스탠바이 상태가 아닐 때, 반전 내부 클록 신호(CK)가 H 레벨(내부 클록 신호(CK)가 L 레벨)이 될 때마다 L 레벨이 된다.

NAND 회로(24)의 출력은 NOR 회로(25)에 출력된다. 또, NAND 회로(24)의 출력은 인버터 회로(27)를 통해 지연 회로(28)에 출력된다. 지연 회로(28)는, 본 실시 형태에서는 짝수개의 인버터 회로로써 구성되어 있다. 그리고, 인버터 회로(27)의 출력은 그 짝수개의 인버터 회로의 수로 결정되는 지연 시간(te)만큼 지연하여 NOR 회로(25)에 출력된다.

따라서, NOR 회로(25)의 출력은 NAND 회로(24)의 출력이 L 레벨이 되면, 지연 회로(18)로 결정되는 지연 시간(te)만큼 H 레벨이 된다. 그리고, NOR 회로(25)의 출력은 제어 신호(SX)로서 상기 NMOS 트랜지스터(Q22)의 게이트에 출력된다. 따라서, 제1 실시 형태와 같이, PMOS 트랜지스터(Q21)가 오프하면, NMOS 트랜지스터(Q22)는 지연 시간(te)만큼 온한다.

또, NMOS 트랜지스터(Q22)의 소스에는 NMOS 트랜지스터(Q34)를 통해 저전위 전압 전원(VSS)에 접속되어 있다. 이 NMOS 트랜지스터(Q34)는, 그 게이트는 드레인에 접속되어 있고, NMOS 트랜지스터(Q22)의 온과 동시에 온하여 온 저항으로서 사용되고 있다.

(1) 본 실시 형태에 따르면, PMOS 트랜지스터(Q33)를 설치하여 스탠바이 신 호(SBX)가 L 레벨일 때에 온 상태로 하고, 스탠바이 신호(SB)가 H 레벨일 때(스탠바이 상태일 때)에 오프 상태로 하였다.

따라서, 스탠바이 상태일 때에는 저항(R21, R22) 및 PMOS 트랜지스터(Q33)를 통해 관통 전류가 흐르지 않기 때문에 소비 전력의 저감을 한층 더 도모할 수 있다.

(2) 본 실시 형태에 따르면, NMOS 트랜지스터(Q22)의 소스와 저원위 전압 전원(VSS) 사이에 NMOS 트랜지스터(Q34)를 설치하였다. 따라서, NMOS 트랜지스터(Q22)가 온하여 커패시터(C21)의 전하를 방출할 때, 전하를 지나치게 방출하여 의사 I/O 인터페이스 신호(dDQ)의 L 레벨의 레벨이 이론 진폭보다 내려가지 않도록, NMOS 트랜지스터(Q34)의 온 저항으로 제한할 수 있다.

(제4 실시 형태)

본 발명의 제4 실시 형태에 대해서 도 9에 따라 설명한다. 또한, 본 실시 형태도 동일하게 상기 제1 실시 형태에서 설명한 의사 인터페이스 회로부(3c)가 다를 뿐이기 때문에 그 다른 부분에 대해서 설명한다.

도 9는 본 실시 형태의 의사 인터페이스 회로부(30)의 회로도를 나타낸다. 또한, 설명의 편의상, 제1 실시 형태와 동일한 부분에 대해서는 부호를 동일하게 하여 상세한 설명을 생략한다.

도 9에 있어서, 의사 인터페이스 회로부(30)의 인터페이스부의 저항(R21)은 PMOS 트랜지스터(Q35)를 통해 고전위 전압 전원(VDD)에 접속되어 있다. 또, 저항(R22)은 NMOS 트랜지스터(Q36)를 통해 저전위 전압 전원(VSS)에 접속되어 있 다.

그리고, PMOS 트랜지스터(Q35)의 게이트에는 상기 스탠바이 신호(SBX)를 입력한다. 또, NMOS 트랜지스터(Q36)의 게이트에는 상기 스탠바이 신호(SBX)를 인버터 회로(31)를 통해 입력한다.

따라서, SDRAM(1)이 스탠바이 상태일 때에는 PMOS 트랜지스터(Q35) 및 NMOS 트랜지스터(Q36)는 오프 상태가 된다.

따라서, 본 실시 형태의 의사 인터페이스 회로부(30)는 제1 실시 형태의 의사 인터페이스 회로부(3d)의 특징에 덧붙여 스탠바이 상태일 때에는 저항(R21, R22), PMOS 트랜지스터(Q35) 및 NMOS 트랜지스터(Q36)를 통해 관통 전류가 흐르지 않기 때문에 소비 전력의 저감을 한층 더 도모할 수 있다.

또한, 상기 스탠바이 신호(SBX)는 스탠바이시뿐만 아니라 필요한 시간만큼 활성화하는 제어 신호로서도 좋다.

(제5 실시 형태)

본 발명의 제5 실시 형태에 대해서 도 10에 따라 설명한다. 또한, 본 실시 형태도 동일하게 상기 제1 실시 형태에서 설명한 의사 인터페이스 회로부(3c)가 다를 뿐이기 때문에 그 다른 부분에 대해서 설명한다.

도 10은 본 실시 형태의 의사 인터페이스 회로부(31)의 회로도를 나타낸다. 또한, 설명의 편의상, 제1 실시 형태와 동일한 부분에 대해서는 부호를 동일하게 하여 상세한 설명을 생략한다.

도 10에 있어서, 의사 인터페이스 회로부(31)의 신호 천이 가속 회로(32)는 커패시터(C31)로써 구성되어 있다. 커패시터(C31)의 일단은 PMOS 트랜지스터(Q21)의 드레인에 접속하고, 타단은 방전 인에이블 신호를 입력한 것이다. 그리고, 반전 내부 클록 신호(SA)가 L 레벨에서 H 레벨로 상승하면, 상기 지연 시간(te)에 해당하는 일정 시간, L 레벨의 방전 인에이블 신호가 커패시터(C31)에 인가되어 커패시터(C21)에 축적되어 있는 전하를 커패시터(C31)로 분배하도록 한다. 따라서, 의사 I/O 인터페이스 신호(dDQ)의 하강 파형은 급격하게 하강하는 파형이 된다.

이와 같이, 본 실시 형태의 의사 인터페이스 회로부(31)는 제1 실시 형태의 의사 인터페이스 회로부(3d)의 특징에 덧붙여 신호 천이 가속 회로(32)의 회로 구성을 커패시터(C31)라는 매우 간단한 구성으로 실시할 수 있다.

(제6 실시 형태)

본 발명의 제6 실시 형태에 대해서 도 11, 도 12에 따라 설명한다. 또한, 본 실시 형태는 상기 제1 실시 형태에서 설명한 지연 회로부(3b)가 다를 뿐이기 때문에 그 다른 부분에 대해서 설명한다.

도 11은 본 실시 형태의 지연 회로부(40)의 회로도를 나타낸다. 또한, 설명의 편의상, 제1 실시 형태와 동일한 부분에 대해서는 부호를 동일하게 하여 상세한 설명을 생략한다.

도 11에 있어서, 지연 회로부(40)를 구성하는 각 지연 회로(DM1∼DMn)는 각각 저항(Ra1∼Ran)을 통해 전원선(Lp)에 접속되어 있다. 또, 각 지연 회로(DM1∼DMn)는 각각 저항(Rb1∼Rbn)을 통해 전원선(Ln)에 접속되어 있다. 그리고, 각 저항(Ra1∼Ran, Rb1∼Rbn)은 각 안정화 커패시터(Cs1∼Csn)와의 사이에서 저역 필터를 구성한다. 즉, 각 지연 회로(DM1∼DMn)에 대하여 각각 저역 필터를 설치하고 있다.

따라서, 본 실시 형태에서는, 제1 실시 형태의 지연 회로부(3b)의 특징에 덧붙여 고전위 및 저전위 전압 전원(VDD, VSS)이 노이즈에 의해 급격히 변동하여도 각 지연 회로(DM1∼DMn)에 공급되는 구동 전원의 변동을 더욱 작게 억제할 수 있고, 각 지연 회로(DM1∼DMn)마다 지연 시간의 변동을 작게 할 수 있다. 그 결과, 정밀도가 높은 내부 클록 신호(CK)를 생성할 수 있고, 내부 클록 신호(CK)의 지터를 억제할 수 있다.

덧붙여서 말하면, 도 27은 저역 필터를 구비한 종래의 다른 지연 회로부를 나타낸다. 이 지연 회로부는 전원선(Lp, Ln)의 전단부에 저항(Rz1, Rz2)을 설치하고, 저항(Rz1, Rz2)과 커패시터(Cz1, Cz2)로 저역 필터를 구성하여 모든 지연 회로(DM1∼DMn)에 대한 전원 전압의 변동을 억제하는 것이었다. 그리고, 도 32는 그 종래의 지연 회로부의 각 지연 회로(DM1∼DMn)에 대한 공급 전압(V)과의 관계를 나타내는 특성선(Zv)과, 그 각 지연 회로(DM1∼DMn)에 대한 지연 시간(tPD)과의 관계를 나타내는 특성선(Zt)을 도시한다.

도 32로부터 밝혀진 바와 같이, 이 지연 회로부에 있어서도 이 고전위 및 저전위 전압 전원(VDD, VSS)보다 먼 후단 지연 회로일수록 공급 전압(V)은 작아지는 동시에 지연 시간(tPD)은 길게 되어 있었다. 이것은 지연 회로부의 저역 필터는 모든 지연 회로(DM1∼DMn)에 대하여 하나의 저역 필터로 보상하고 있기 때문이라고 생각된다.

이것에 대하여, 본 실시 형태의 지연 회로부(40)는 도 12에 도시된 바와 같이, 양 특성선(Zv, Zt)은 도 32에 비하여 훨씬 평탄해진다. 즉, 각 지연 회로(DM1∼DMn)에 대하여 각각 저역 필터를 설치하고 있기 때문에 변동을 지연 회로(DM1∼DMn)의 저역 필터가 흡수하므로, 구동 전원의 변동 및 지연 시간의 변동을 작게 할 수 있다.

(제7 실시 형태)

본 발명의 제7 실시 형태에 대해서 도 13 내지 도 16에 따라 설명한다. 또한, 본 실시 형태는 상기 제1 실시 형태에서 설명한 지연 회로부(3b)가 다를 뿐이기 때문에 그 다른 부분에 대해서 설명한다.

도 13은 본 실시 형태의 지연 회로부(41)의 회로도를 나타낸다. 또한, 설명의 편의상, 제1 실시 형태와 동일한 부분에 대해서는 부호를 동일하게 하여 상세한 설명을 생략한다.

도 13에 있어서, 지연 회로부(41)를 구성하는 각 지연 회로(DM1∼DMn)에 전원을 공급하는 전원선(Lp, Ln)의 종단 사이에 더미 로드 회로(42)가 설치되어 있다. 더미 로드 회로(42)는 도 14에 도시된 바와 같이, 구동용 NMOS 트랜지스터(Q41)와, 2개의 온 저항용 NMOS 트랜지스터(Q42, Q43)를 구비하고 있다. 구동용 NMOS 트랜지스터(Q41)는 그 드레인이 전원선(Lp)에 접속되고, 소스가 2개의 온 저항용 NMOS 트랜지스터(Q42, Q43)를 통해 전원선(Ln)에 접속되어 있다. 2개의 온 저항용 NMOS 트랜지스터(Q42, Q43)의 게이트와 드레인은 각각 접속되고, 구동용 NMOS 트랜지스터(Q41)가 온하면, 각각 온하고, NMOS 트랜지스터(Q42, Q43)의 온 저 항으로써 정전류 회로를 구성하도록 되어 있다. 또한, 본 실시 형태에서는, NMOS 트랜지스터(Q42, Q43)의 온 저항의 합계 저항치는 전원선(Lp, Ln)의 배선 저항치(기생 저항치)보다 큰 값으로 설정되어 있다.

구동용 NMOS 트랜지스터(Q41)의 게이트에는 더미 제어 회로(43)로부터의 인에이블 신호(EN)가 입력된다. 더미 제어 회로(43)는 지연 회로부(3b)의 초단 지연 회로(DM1)에 입력되는 외부 클록 신호(CLK)(도 14에서는 다른 것과 구별하기 위해서 "CLK0"이라 기재함)와, 지연 회로부(41) 최후단 지연 회로(DMn)로부터 출력되는 외부 클록 신호(CLK)(도 14에서는 다른 것과 구별하기 위해서 "CLKn"이라 기재함)를 입력한다.

더미 제어 회로(43)는 양 외부 클록 신호(CLK0, CLKn)에 기초하여 지연 회로부(41)의 동작 기간(T1)과 비동작 기간(T2)을 판정한다. 그리고, 더미 제어 회로(43)는 지연 회로부(41)의 비동작 기간(T2)에 상기 구동용 NMOS 트랜지스터(Q41)를 온시키기 위한 H 레벨의 인에이블 신호(EN)를 출력한다. 또, 더미 제어 회로(43)는 지연 회로부(41)의 동작 기간(T1)에 상기 구동용 NMOS 트랜지스터(Q41)를 오프시키기 위한 L 레벨의 인에이블 신호(EN)를 출력한다.

또한, 지연 회로부(41)의 동작 기간(T1)이란 초단 지연 회로(DM1)에 H 레벨(또는 L 레벨)로 반전한 외부 클록 신호(CLK0)가 입력되고, 그 외부 클록 신호(CLK0)에 기초하여 지연 회로부(41)의 각 지연 회로(DM1∼DMn)가 순차적으로 동작하여 최후단 지연 회로(DMn)로부터 H 레벨(또는 L 레벨)로 반전한 외부 클록 신호(CLKn)가 출력될 때까지의 기간을 말한다. 지연 회로부(41)의 비동작 기간(T2) 이란, 최후단 지연 회로(DMn)로부터 H 레벨(또는 L 레벨)로 반전한 외부 클록 신호(CLKn)가 출력된 후부터, 초단 지연 회로(DM1)에 L 레벨(또는 H 레벨)로 반전한 외부 클록 신호(CLK0)가 입력될 때까지의 동안을 말한다.

따라서, 지연 회로부(41)의 비동작 기간(T2)에는 구동용 NMOS 트랜지스터(Q41)가 온하여 더미 로드 회로(42)에는 고전위 및 저전위 전압 전원(VDD, VSS)에 기초하여 더미 로드 전류(Id)가 흐른다. 반대로, 지연 회로부(41)의 동작 기간(T1)에는 구동용 NMOS 트랜지스터(Q41)가 오프하여 더미 로드 회로(42)에는 더미 로드 전류(Id)는 흐르지 않는다.

즉, 전원선(Lp, Ln)은 지연 회로부(41)의 동작 기간(T1)에는 각 지연 회로(DM1∼DMn)에서 소비되는 구동 전류(Is)가 흐르고, 지연 회로부(41)의 비동작 기간(T2)에는 더미 로드 회로(42)에서 소비되는 더미 로드 전류(Id)가 흐르게 된다. 그 결과, 항상 전원선(Lp, Ln)에는 일정한 값의 전류가 흐르고 있기 때문에 지연 회로부(41)의 동작 기간(T1)의 고전위 전압(VDD)의 변동은 도 15에 도시된 바와 같이 거의 없어진다.

보다 구체적으로, 도 16에 도시된 더미 로드 회로(42)가 없는 경우에는, 전원선(Lp, Ln)은 지연 회로부(41)의 동작 기간(T1)에만 각 지연 회로(DM1∼DMn)에서 소비되는 구동 전류(Is)가 흐르기 때문에 전원선(Lp, Ln)의 기생 저항의 영향을 받아 고전위 전압(VDD)은 변동해 나간다.

이것에 대하여, 본 실시 형태의 지연 회로부(41)에서는, 지연 회로부(41)의 비동작 기간(T2)에는 더미 로드 회로(42)(NMOS 트랜지스터(Q42, Q43)의 온 저항)에 서 소비되는 더미 로드 전류(Id)가 흐른다. 이 더미 로드 전류(Id)는 전원선(Lp, Ln)의 기생 저항치보다 큰 값의 NMOS 트랜지스터(Q42, Q43)의 온 저항을 흐르는 전류치이다. 즉, 지연 회로부(41)의 동작 기간(T1)으로 옮겨 전원선(Lp, Ln)에 흐르는 전류가 각 지연 회로(DM1∼DMn)에서 소비되는 구동 전류(Is)로 변하여도 직전에 기생 저항치에 좌우되지 않는 큰 더미 로드 전류(Id)가 흐르고 있었기 때문에 기생 저항에 의한 고전위 전압(VDD)의 변동은 작아진다.

그 결과, 도 16에 도시된 바와 같이 더미 로드 회로(42)가 없는 경우, 각 지연 회로(DM1∼DMn)의 지연 시간(tDP)이 다른 데 반하여 본 실시 형태의 더미 로드 회로(42)를 구비한 지연 회로부(41)는 도 15에 도시된 바와 같이 각 지연 회로(DM1∼DMn)의 지연 시간(tDP)은 동일하게 된다.

이와 같이, 본 실시 형태에 따르면, 제1 실시 형태의 특징에 덧붙여 더미 로드 회로(42)를 설치하였기 때문에 보다 고정밀도의 내부 클록 신호(CK)를 더 생성할 수 있으며, 내부 클록 신호(CK)의 지터를 억제할 수 있다.

(제8 실시 형태)

본 발명의 제8 실시 형태에 대해서 도 17에 따라 설명한다. 또한, 본 실시 형태는 상기 제7 실시 형태에서 설명한 더미 로드 회로(42)가 다를 뿐이기 때문에 그 다른 부분에 대해서 설명한다.

도 17은 본 실시 형태의 더미 로드 회로(44)의 회로도를 나타낸다. 또한, 설명의 편의상, 제7 실시 형태와 동일한 부분에 대해서는 부호를 동일하게 하여 상세한 설명을 생략한다.

도 17에 있어서, 더미 로드 회로(44)는 구동용 NMOS 트랜지스터(Q41)의 소스에 정전류 회로를 구성하는 NMOS 트랜지스터(Q44)를 통해 전원선(Ln)에 접속되어 있다. NMOS 트랜지스터(Q44)의 게이트는 전류 제어 신호(SG)를 입력한다. 전류 제어 신호(SG)는 NMOS 트랜지스터(Q44)의 드레인 전류, 즉, 더미 로드 전류(Id)를 조정하는 신호이다. 전류 제어 신호(SG)는 SDRAM(1)내의 도시하지 않은 내부 회로에서 생성된다.

따라서, 본 실시 형태에 따르면, 제7 실시 형태의 특징에 덧붙여 더미 로드전류(Id)를 조정할 수 있고, 보다 고정밀도의 내부 클록 신호(CK)를 생성할 수 있으며, 내부 클록 신호(CK)의 지터를 억제할 수 있다.

(제9 실시 형태)

본 발명의 제9 실시 형태에 대해서 도 18 및 도 19에 따라 설명한다. 또한, 본 실시 형태는 더미 로드 회로에 특징이 있기 때문에 그 부분에 대해서 설명한다. 도 18은 본 실시 형태의 더미 로드 회로(45)의 회로도를 나타내고, 더미 로드 회로(45)는 출력부(46)와 발진부(47)를 구비하고 있다.

출력부(46)는 PMOS 트랜지스터(Q50)와 NMOS 트랜지스터(Q51)를 구비하고 있다. PMOS 트랜지스터(Q50)의 소스는 고전위 전압 전원(VDD)에 접속되고, 드레인은 발진부(47)에 접속되어 있다. PMOS 트랜지스터(Q50)의 게이트에는 제어 신호(INZ)를 입력한다. NMOS 트랜지스터(Q51)의 소스는 저전위 전압 전원(VSS)에 접속되고, 드레인은 발진부(47)에 접속되어 있다. NMOS 트랜지스터(Q51)의 게이트에는 제어 신호(INX)를 입력한다.

상기 지연 회로부(41)가 비동작 기간(T2)이 되면, 제어 신호(INZ)는 L 레벨이 되고, 제어 신호(INX)는 H 레벨이 된다. 따라서, 지연 회로부(41)의 최후단 지연 회로(DMn)로부터 외부 클록 신호(CLKn)가 출력되면, PMOS 트랜지스터(Q50) 및 NMOS 트랜지스터(Q51)가 온되어, PMOS 트랜지스터(Q50)는 H 레벨의 신호를, NMOS 트랜지스터(Q51)는 L 레벨의 신호를 발진부(47)로 출력한다.

발진부(47)는 복수개(본 실시 형태에서는 4개)의 차동형 인버터 회로(47a∼47d)로 구성되어 있다.

각 인버터 회로(47a∼47d)는 모두 동일한 회로 구성으로서, 차동 증폭용 NMOS 트랜지스터(Q52, Q53), 정전류용 NMOS 트랜지스터(Q54) 및 저항으로 이루어지는 2개의 부하(RL)를 갖고 있다. 그리고, 초단 인버터 회로(47a)의 NMOS 트랜지스터(Q52)의 게이트는 상기 NMOS 트랜지스터(Q51)의 드레인에 접속되어 있다. 또, 초단 인버터 회로(47a)의 NMOS 트랜지스터(Q53)의 게이트는 상기 PMOS 트랜지스터(Q50)의 드레인에 접속되어 있다.

또, 초단 인버터 회로(47a)의 출력 단자와 2단 인버터 회로(47b)의 입력 단자, 2단 인버터 회로(47b)의 출력 단자와 3단 인버터 회로(47c)의 입력 단자 및 3단 인버터 회로(47c)의 출력 단자와 최종단 인버터 회로(47d)의 입력 단자 사이의 접속은 동상이 되도록 접속되어 있다. 그리고, 최종단 인버터 회로(47d)의 출력 단자와 초단 인버터 회로(47a)의 입력 단자 사이의 접속만큼은 역상이 되도록 접속되어 있다.

따라서, 초단 인버터 회로(47a)의 한쪽 입력 단자(NMOS 트랜지스터(Q52)의 게이트)에 L 레벨, 다른쪽 입력 단자(NMOS 트랜지스터(Q53)의 게이트)에 H 레벨의 신호가 입력되면, 다음단 인버터 회로(47b)의 각 입력 단자에 동상의 신호가 입력되고, 이 상태가 최종단 인버터 회로(47d)까지 계속된다. 그리고, 최종단 인버터 회로(47d)로부터 출력되는 출력 신호는 초단 인버터 회로(47a)에 출력된다. 이때, 최종단 인버터 회로(47d)와 초단 인버터 회로(47a)는 역상이 되도록 접속되어 있기 때문에 초단 인버터 회로(47a)는 반전 동작한다. 초단 인버터 회로(47a)가 반전 동작하면, 다음단 인버터 회로(47b)가 반전 동작하고, 이 상태가 최종단 인버터 회로(47d)까지 계속된다. 이후, 발진부(47)는 이 상태가 반복되게 된다.

또, 각 인버터 회로(47a∼47d)의 정전류용 각 NMOS 트랜지스터(Q54)의 게이트에는 인에이블 신호(φ)가 입력된다. 인에이블 신호(φ)는 지연 회로부(41)가 비동작 기간(T2)에는 H 레벨, 동작 기간(T1)에는 L 레벨이 되는 신호이다. 또한, 이 인에이블 신호(φ)와 상기 제어 신호(INZ, INX)는 도시하지 않은 더미 제어 회로에서 생성된다. 이 더미 제어 회로는 상기 외부 클록 신호(CLK0, CLKn)에 기초하여 생성되도록 되어 있다.

또한, 부하(RL)는 본 실시 형태에서는 저항으로 설명하였지만, PMOS 트랜지스터를 사용하여 전류 미러 회로로 하여도 좋다.

따라서, 지연 회로부(41)의 최후단 지연 회로(DMn)로부터 외부 클록 신호(CLKn)가 출력되어 지연 회로부(41)가 비동작 기간(T2)에 들어가면, 인에이블 신호(φ) 및 제어 신호(INZ, lNX)에 기초하여 MOS 트랜지스터(Q50, Q51, Q54)가 온 된다. 따라서, 발진부(47)는 발진 동작을 개시한다. 즉, 지연 회로부(41)가 비동작 기간(T2)에는 더미 로드 회로(45)는 동작하여 같은 더미 로드 회로(45)에 있어서 전류가 소비된다.

그리고, 곧바로, 지연 회로부(41)의 초단 지연 회로(DM1)에 새로운 외부 클록 신호(CLK0)가 입력되어 지연 회로부(41)가 동작 기간(T1)에 들어가면, 인에이블 신호(φ) 및 제어 신호(INZ, INX)에 기초하여 MOS 트랜지스터(Q50, Q51, Q54)가 오프된다. 이 MOS 트랜지스터(Q50, Q51, Q54)의 오프에 기초하여 발진부(47)는 발진 동작을 정지한다. 즉, 지연 회로부(41)가 동작 기간(T1)에는 더미 로드 회로(45)는 정지하여 같은 더미 회로(45)에 있어서 전류가 소비되지 않는다.

이와 같이, 본 실시 형태에 따르면, 제7 실시 형태와 같이, 보다 고정밀도의 내부 클록 신호(CK)를 생성할 수 있으며, 내부 클록 신호(CK)의 지터를 억제할 수 있다.

또한, 발명의 실시 형태는 상기 각 실시 형태에 한정되는 것이 아니라 다음과 같이 실시하여도 좋다.

○ 상기 실시 형태의 지연 회로부(3b, 40, 41)는 하나의 외부 클록 신호(CLK)를 입력하고, 각 지연 회로(DM1∼DMn)를 사용하여 그 외부 클록 신호(CLK)를 지연시키지만, 도 19에 도시하는 상보 외부 클록 신호(CLKZ, CLKX)를 입력하고, 그 상보 외부 클록 신호(CLKZ, CLKX)를 지연시키는 지연 회로부(48)로 응용하여도 좋다.

덧붙여서, 도 19에 도시된 지연 회로부(48)의 각 지연 회로(49a, 49b, 49c, 49d···)는 차동형 인버터 회로로 이루어진다. 각 지연 회로(49a, 49b, 49c, 49d···)는 차동 증폭용 NMOS 트랜지스터(Q61, Q62), 정전류용 NMOS 트랜지스터(Q63) 및 저항으로 이루어지는 2개의 부하(RL1)를 갖고 있다. 그리고, 각 지연 회로(49a, 49b, 49c, 49d···) 사이의 출력 단자와 입력 단자는 동상이 되도록 접속되어 있다. 또, 정전류용 NMOS 트랜지스터(Q63)의 게이트에는 상기 스탠바이 신호(SB)가 입력되어 있다. 또한, 부하(RL1)는 PMOS 트랜지스터로 이루어지는 전류 미러 회로로 구성하여도 좋다.

○ 도 20에 도시된 바와 같이, 2개의 제1 및 제2 의사 인터페이스 회로(49a, 49b)를 설치하여 상보 의사 I/O 인터페이스 신호(dDQX, dDQX)를 생성하도록 한 SDRAM(49)으로 응용하여도 좋다. 이 경우, 다음단 의사 신호 입력 버퍼(3d)에 있어서, 상보 의사 I/O 인터페이스 신호(dDQX, dDQX)를 비교하여 하나의 의사 I/O 인터페이스 신호를 생성하여 판정 회로부(3e)로 출력한다. 또, 클록 입력 버퍼(3a)는 상보 외부 클록 신호(CLKZ, CLKX)를 입력하여 상보 외부 클록 신호(CLKZ, CLKX)를 비교하고, 하나의 외부 클록 신호를 생성하여 판정 회로부(3e)로 출력한다.

○ 상기 실시 형태에서는, 타이밍 신호 발생 회로를 DLL 회로(3)의 의사 인터페이스 회로(3c)로 구체화하였지만 이것에 한정되지 않는다. 예컨대, DLL 회로(3) 이외의 클록 신호 제어 회로에 본 발명의 타이밍 신호 발생 회로를 응용하여도 좋다.

○ 상기 실시 형태에서는, 타이밍 신호 발생 회로를 DLL 회로(3)의 의사 인터페이스 회로(3c)로 구체화하고, 그 의사 인터페이스 회로(3c)는 CMOS 레벨에서 SSTL 레벨로의 변환을 행하는 것이었지만, 그 이외의 레벨 변환을 위한 의사 인터페이스 회로로 응용하여도 좋다.

○ 상기 실시 형태의 타이밍 신호 발생 회로로서의 의사 인터페이스 회로(3c)에서는, 능동 회로로서의 PMOS 트랜지스터(Q21)가 제1 레벨로서의 H 레벨을 설정하고, 수동 회로로서의 저항(R21, R22) 등이 제2 레벨로서의 L 레벨을 설정하며, 신호 천이 가속 회로(12)가 제1 레벨로서의 H 레벨에서 제2 레벨로서의 L 레벨의 천이를 급격하게 하도록 구성하였지만, 이것을 능동 회로가 L 레벨을 설정하고, 수동 회로가 H 레벨을 설정하며, 신호 천이 가속 회로가 L 레벨에서 H 레벨의 천이를 급격하게 하도록 한 타이밍 신호 발생 회로 및 이 타이밍 신호 발생 회로를 구비한 DLL 회로로 응용하여도 좋다.

○ 상기 실시 형태에서는, DLL 회로(3)를 SDRAM(1)으로 구체화하였지만, SDRAM 이외의 반도체 기억 장치 및 반도체 기억 장치 이외의 반도체 장치로 구체화하여도 좋다.

○ 상기 실시 형태에서는, 본 발명의 가변 지연 회로를 DLL 회로(3)의 지연 회로부(3b, 40, 41)로 구체화하였지만, DLL 회로 이외의 클록 신호 제어 회로로 응용하여도 좋다.

상기 실시 형태로부터 파악할 수 있는 특허청구범위에 기재한 발명 이외의 기술적 사상을 다음에 기재한다.

(1) 본 발명의 가변 지연 회로에 있어서, 상기 필터 소자는 커패시터 소자인 것을 특징으로 하는 가변 지연 회로이다. 이 가변 지연 회로에 따르면, 전원 전압 변동이나 노이즈에 의한 각 지연 소자의 동작 변동의 격차를 저감할 수 있고, 정밀도가 높은 내부 클록 신호의 위상 제어를 행할 수 있다.

(2) 본 발명의 가변 지연 회로에 있어서, 상기 필터 소자는 저역 필터인 것을 특징으로 하는 가변 지연 회로이다. 이 가변 지연 회로에 따르면, 전원 전압 변동이나 노이즈에 의한 각 지연 소자의 동작 변동의 격차를 저감할 수 있고, 정밀도가 높은 내부 클록 신호의 위상 제어를 행할 수 있다.

(3) 소정 방향으로 연장되어 있는 한 쌍의 전원 배선 사이에 내부 클록 신호의 위상을 제어하기 위한 복수의 지연 소자가 상기 소정 방향을 따라 배치 접속되고, 그 각 지연 소자가 그 한 쌍의 전원 배선을 통해 각각 전원 공급을 받도록 한 가변 지연 회로에 있어서, 상기 각 지연 소자에 대하여 노이즈 저감용 필터 소자를 설치하는 동시에 상기 한 쌍의 전원 배선 사이에 상기 각 지연 소자의 비동작시에 각 지연 소자와 교대로 전력 소비하는 전력 소비 회로를 설치한 것을 특징으로 하는 가변 지연 회로이다. 이 가변 지연 회로에 따르면, 전원 전압 변동이나 노이즈에 의한 각 지연 소자의 동작 변동의 격차를 저감할 수 있고, 정밀도가 높은 내부 클록 신호의 위상 제어를 행할 수 있다.

본 발명에 따르면, 정밀도가 높은 타이밍 신호를 생성할 수 있다.

본 발명에 따르면, 정밀도가 높은 내부 클록 신호를 생성할 수 있다.

본 발명에 따르면, 정밀도가 높은 내부 클록 신호를 생성할 수 있고, 더욱 고속 동작을 가능하게 할 수 있다.

본 발명에 따르면, 정밀도가 높은 내부 클록 신호의 위상 제어를 행할 수 있다.

Claims

내부 클록 신호를 생성하는 DLL(delay locked loop) 회로로서, 상기 DLL 회로는,

타이밍 신호를 외부 클록 신호와 비교하여 비교 신호를 생성하는 결정 회로와;

상기 외부 클록 신호를 지연시키고 상기 결정 회로에 의해 생성되는 상기 비교 신호에 따라 상기 내부 클록 신호를 생성하는 지연 회로와;

상기 내부 클록 신호를 수신하고 상기 타이밍 신호를 생성하는 의사(pseudo) 인터페이스 회로를 포함하고, 상기 의사 인터페이스 회로는,

고전위 전원 및 출력 노드 사이에 연결되는 능동 회로와;

상기 출력 노드에 연결되는 하나 이상의 저항기들을 포함하는 수동 회로와;

상기 수동 회로에 연결되는 신호 천이(transition) 가속 회로를 포함하고,

상기 출력 노드는 상기 타이밍 신호를 제공하는 것인 DLL 회로.
제1항에 있어서,

상기 능동 회로는 상기 고전위 전원 및 상기 출력 노드 사이에 연결되는 MOS 트랜지스터를 포함하고, 상기 수동 회로는 저항기들을 포함하는 저항 분배 회로를 포함하는 것인 DLL 회로.
제1항에 있어서,

상기 의사 인터페이스 회로는 상기 수동 회로에 연결되는 조정 회로를 더 포함하는 것인 DLL 회로.
제1항에 있어서,

상기 의사 인터페이스 회로는 상기 수동 회로에 연결되는 제어 회로를 더 포함하여, 상기 수동 회로에 선택적으로 전원 전압을 제공하는 것인 DLL 회로.
제1항에 있어서,

상기 신호 천이 가속 회로는 상기 능동 회로 및 수동 회로들에 연결되는 제1 단자와 방전 인에이블 신호를 수신하는 제2 단자를 구비하는 커패시터를 포함하는 것인 DLL 회로.
외부 인터페이스 회로에 연결되는 반도체 장치로서,

내부 클록 신호를 생성하는 DLL(delay locked loop) 회로와;

상기 DLL 회로에 연결되는 메모리 회로 블록과;

상기 DLL 회로 및 상기 메모리 회로 블록에 연결되는 데이터 출력 버퍼 회로를 포함하고, 상기 DLL 회로는,

타이밍 신호를 외부 클록 신호와 비교하여 비교 신호를 생성하는 결정 회로와;

상기 외부 클록 신호를 지연시키고 상기 결정 회로에 의해 생성되는 상기 비교 신호에 따라 상기 내부 클록 신호를 생성하는 지연 회로와;

상기 내부 클록 신호를 수신하고 상기 타이밍 신호를 생성하는 의사(pseudo) 인터페이스 회로를 포함하고, 상기 의사 인터페이스 회로는,

고전위 전원 및 출력 노드 사이에 연결되는 능동 회로와;

상기 출력 노드에 연결되는 하나 이상의 저항기들을 포함하는 수동 회로와;

상기 수동 회로에 연결되는 신호 천이(transition) 가속 회로를 포함하고,

상기 출력 노드는 상기 타이밍 신호를 제공하고,

상기 데이터 출력 버퍼 회로는 상기 내부 클록 신호에 따라 상기 메모리 회로 블록으로부터 상기 외부 인터페이스 회로로 신호를 전송하는 것인 반도체 장치.
반도체 메모리 장치로서,

내부 클록 신호를 생성하는 DLL(delay locked loop) 회로와;

상기 DLL 회로에 연결되는 메모리 회로 블록과;

상기 DLL 회로 및 상기 메모리 회로 블록에 연결되는 데이터 출력 버퍼 회로를 포함하고, 상기 DLL 회로는,

타이밍 신호를 외부 클록 신호와 비교하여 비교 신호를 생성하는 결정 회로와;

상기 외부 클록 신호를 지연시키고 상기 결정 회로에 의해 생성되는 상기 비교 신호에 따라 상기 내부 클록 신호를 생성하는 지연 회로와;

상기 내부 클록 신호를 수신하고 상기 타이밍 신호를 생성하는 의사(pseudo) 인터페이스 회로를 포함하고, 상기 의사 인터페이스 회로는,

고전위 전원 및 출력 노드 사이에 연결되는 능동 회로와;

상기 출력 노드에 연결되는 하나 이상의 저항기들을 포함하는 수동 회로와;

상기 수동 회로에 연결되는 신호 천이(transition) 가속 회로를 포함하고,

상기 출력 노드는 상기 타이밍 신호를 제공하고,

상기 데이터 출력 버퍼 회로는 상기 내부 클록 신호에 따라 상기 메모리 회로 블록으로부터의 신호를 출력하는 것인 반도체 메모리 장치.
제7항에 있어서,

상기 능동 회로는 상기 고전위 전원 및 상기 출력 노드 사이에 연결되는 MOS 트랜지스터를 포함하고, 상기 수동 회로는 저항기들을 포함하는 저항 분배 회로를 포함하는 것인 반도체 메모리 장치.
제7항에 있어서,

상기 의사 인터페이스 회로는 상기 수동 회로에 연결되는 제어 회로를 더 포함하여, 상기 수동 회로에 선택적으로 전원 전압을 제공하는 것인 반도체 메모리 장치.
제7항에 있어서,

상기 신호 천이 가속 회로는 상기 능동 및 수동 회로들에 연결되는 제1 단자 및 방전 인에이블 신호를 수신하는 제2 단자를 구비하는 커패시터를 포함하는 것인 반도체 메모리 장치.