TW471223B - Timing signal generating circuit and variable timing delay circuit - Google Patents

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TW471223B
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Teiichi Miyamoto
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471223 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（1 ) 本發明有關於計時信號產生電路與一可變延遲電路以 及更特別地有關於-種計時信號產生電路與被應用於一半 導體記憶器裝置之延遲鎖環電路内之可變延遲電路。 -種大規模集成化（LSI)裝置，諸如同步之數位隨機 存取記憶體（SDRAM)，包括—延遲鎖環（dll)電路或相位 鎖環（PLL)電路以產生一内時鐘信號。此内時鐘信號係根 據外°卩裝置之一外時鐘信號所產生，並用來控制内部電 路之資料輸入時序或資料輸出時序者。 此延遲電路產生内時鐘信號，因此它係與一外時鐘信 號同步或自其延遲以與舰趙之輸出接頭之特性上之改 變相符合。一短截串聯終端邏輯（SSTL)介面，它係適合於 高速處理者，係被引用作為SDRAM之輸入/輸出接頭，由 於由SSTL介面所產生之信號係較小，高計時精確度係須 要。内時鐘信號之顫動必須是最小以達成計時精確性。亦 即明，在DLL電路中，延遲元件之延遲量上之差異，它係 用來延遲外時鐘信號者，以及在此裝置内所產生之假輸入 /輸出介面信號和一外部輸入/輸出介面信號之間之偏差必 須減至最小。 第1圖係一示意方塊圖，顯示一 SDRAM5〇。此 SDRAM50有一記憶體電路51，它包括一資料輸出緩衝器52 和一 έ己憶體電路塊5 la，以及一 DLL電路60。此DLL電路60 產生一内時鐘信號使用以控制資料之輸出時序。 此兄憶體電路塊5 1 a接收各種信號，諸如外時鐘信號 CLK , 一外部指令信號，一地址信號，並寫出資料。根據此外 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------.—--------訂---------線 j (請先閱讀背面之注意事項再填寫本頁) 4 471223 A7 B7 五、發明說明（2 ) 部指令信號，此記憶體電路塊51a實施各種程序，諸如寫 出或讀取資料。 (請先閱讀背面之注意事項再填寫本頁) 此資料輸出緩衝器52依照自DLL電路60之内時鐘信號 CK傳輸自記憶體電路56之讀出資料KD，經由SDRAM50 之一外輸出接頭53和SSTL界面56至外部輸入裝置54。此 SSTL介面56在讀取資料RD之理論振幅上實施位準變換， 並產生外部輸入/輸出介面信號DQ。此外部I/O介面信號DQ 1 係發送至外部輸入裝置54。 第2圖係一電路圖，顯示資料輸出緩衝器52和SSTL介 面56。此資料輸出緩衝器52包括上牽P頻道（PMOS)電晶體 Q1和一下牽N頻道（NMOS)電晶體Q2，它們是串聯地連接 於一高電位電源VDD和一低電位電源VSS之間。此讀取資 料RD係經由一轉移閘（圖中未顯示）而應用於PMOS電晶體 Q1和NMOS電晶體Q2，它們為回應於内時鐘信號CK之產 生而張開。此讀出資料RD係自PMOS電晶體Q1和NMOS電 I 晶體Q2之間之節點輸出，並經由外部輸出接頭53而提供 至SSTL介面56 〇 經濟龈智慧財產局員Μ消費合作社印製 此SSTL·介面50包括一電阻器R1經連接至一夕卜部輸出 接頭53，一上牽電阻器R2經連接至電阻器R1，以及一上 牽電阻器R3連接至外部輸入裝置54之一外部輸入接頭55 。一終值電壓VTT係應用於上牽電阻器R2、R3。一線路L 係連接至電阻器R1和上牽電阻器R2之間之節點，以及上 牽電阻器R3和外部輸入接頭55之間之節點。此電阻器R1 適當地係25ohms以及電阻器R2、R2適當地係50ohms。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^1223 ^1223 經濟部智慧財產局員工消費合作社印製 A7 ^----------B7_________ 五、發明說明（3 ) 此SSTL介面56產生比外部I/Q介面信號d9(第8圖）， 其振幅係較讀取資料RD之理論振幅為小，並發送外部1/() 介面信號DQ至外部輸入接頭55。外部輸入裝置54之輸入 緩衝器54a比較此外部I/O介面信號dq對一基準信號vreF ’並產生外部I/Q介面信號所構形之波形。 一如第1圖内所示，此DLL電路60包括一時鐘輸入緩 衝器61 ’ 一延遲電路部分62，一假介面電路部分63，一 假信號輸入緩衝器64，一測定電路部分65，以及一延遲控 制電路部分66。 此時鐘輸入緩衝器61自外部裝置（圖中未顯示）接收外 時鐘彳§號CLK ’並比較此時鐘信號CLK與基準信號VREF 以產生外部時鐘信號WCLK所構形之波形。此時鐘輸入緩 衝器61於外部時鐘信號變為相等於或較高於基準信號 VREF時促使此外部時鐘信號WCLK所構形之波形行向高 位準’當外部時鐘信號CLK變為較基準信號VREF為低時 ’並促使外部時鐘信號WCLK所構成之波形行向低位準。 此延遲電路部分62接收外部時鐘信號WCLK所構形之 波形、並依照自此延遲控制電路部分66之一控制信號而延 遲它至一預定時間以產此内時鐘信號CK。 第6圖係一電路圖，顯示此延遲電路部分62，它有數 個（N數目）延遲電路DMl-DMn之呈串聯地連接者。_高電 位電源VDD和一低電位電源VSS係經由電源線路lp、^ 而應用於每一此延遲電路DM1-DMn。 此第一延遲電路DM1自時鐘輸入緩衝器61接收外部 --------訂-------—線一 (請先閱讀背面之注意事項再填寫本頁)
^1222 A7 B7 五、 發明說明（4) 時鐘信號WCLK所構形之波形，並發送一延遲之時鐘信號 至下一延遲電路DM2並如此類推。以此一方式，外部時 鐘、號WCLK所構成之波形係依序地被延遲一如它係傳送 至後續延遲電路。因此，外部時鐘信號CLK和延遲之時鐘 "ί吕说之間之延遲於每一延遲電路DMN處增加。 每一延遲電路DM1至DMn之輸出接頭係經由閘電晶 體GT1至GTN而連接至一内部時鐘信號輸出線路L2，而這 些閘電晶體適當地係NMOS電晶體。選擇信號SL1至SLn 係自延遲控制電路部分46所接收以啟動閘電晶體GT1至 GTn之所選擇之一。相當於此啟動之閘電晶體由此延遲電 路DWN所輸出之延遲之時鐘信號係提供至内時鐘信號輸 出線L2。換言之，此延遲電路DWn由延遲控制電路部分66 所選擇者提供内時鐘信號輸出線L2以一延遲時鐘信號， 它係以一預定時間延遲者。以此一方法，一相位控制之内 時鐘信號CK係經產生。此延遲之（相位被控制）内時鐘信 號CK係發送至資料輸出緩衝器52和假介面電路部分〇。 此假介面電路部分63自延遲電路部分62接收内時鐘信 號CK，變換此内時鐘信號ck之位準，並產生一假1/〇介 面信號dDq，此信號dDq係提供至外部輸入裝置54之外部 I/Q ’丨面彳a號DQ之近值。換言之，此假介面電路部分有 一傳輸特性’它近似SSTL介面56之傳輸特性。 第4圖係一電路圖，顯示此傳統式假介面電路部分〇 ，它包括一輸出部分63a和介面部分63b。此輸出部分63& 有一上牽PMOS電晶體Q1和一下牽^^〇8電晶體412呈 - -----------— II--I — — — — — — — (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
經濟部智慧財產局員工消費合作社印製 471223 A7 B7 五、發明說明（5 ) 聯地連接於高電位電源VDD和低電位電源VSS之間。内時 鐘信號CK係經提供至PMOS電晶體Q11之閘極和NMOS電 晶體Q12之閘極。 介面部分63b之電路組態係相等於SSTL介面56之第2 圖内所示者之組態。SSTL介面56之等效電路係顯示於第3 圖内。此一等效電路有一電阻器R4，它適當地係25ohms ，一上牽電阻器R5,它適當地係25ohms，以及一電容器Cl ，它適當地係30pF被納入線路L之佈線電容量之考慮内。 第4圖之有介面部分63b有一電容器C11和四個電阻器 R11至R14。一分壓器電路由此電阻器R11和R12所形成者 分開此高電位電源VDD並產生終值電壓VTT。此電阻器 R13相當於電阻器R4並接收自輸出部分63a之内時鐘信號 CK。此電阻器R14相當於上牽電阻器R5，並係經提供以 自分壓器電路之終值電壓VTT。此電容器C11相當於線路 L之佈線電容量（以及30pF電容器C1)，並係經連接於低電 位電源VSS和電阻器R13和R14間之節點之間。 此假信號輸入緩衝器64接收自假介面電路部分63之假 I/O介面信號dDQ，比較此假I/O介面信號dDQ與基準信號 VREF，並產生一假I/O介面信號WdDQ所構成之波形。此 基準信號VREF(測定位準）係設定於假I/O介面信號dDQ之 理論振幅之中間位準處。更明確言，此假信號輸入緩衝器 64促使假I/O介面信號WdDg所構形之波形行向高位準於假 I/O介面信號dDQ變為相等於或較高於基準信號VREF時， 並當假I/O介面信號dDQ變為較低於基準信號VREF時促使 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） β----------訂-------—線一 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財1局員工消費合作社印製 471223 A7 B7 五、發明說明（6 ) 假I/O介面信號WdDQ行向低位準。 此測定電路部分65自假信號輸入緩衝器64接收假I/O 介面信號WdDQ構形之波形，以及自時鐘輸入緩衝器61之 外部時鐘信號WCLK所構形之波形來比較介面信號WdDQ 之上昇與時鐘信號WCLK之上昇。亦即謂，此測定電路部 分65比較假I/O介面信號WdDQ所構形之波形之相位與時 鐘信號WCLK之相位，並提供此比較結果至此延遲控制電 路部分6 6。 此延遲控制電路部分66產生此選擇信號，它根據比較 結果啟動延遲電路部分62内之閘電晶體GT1至GTN之一。 例如，如果假I/O介面信號WdDQ構形之波形較早於 時鐘信號WCLK而發生，此延遲控制電路部份66藉啟動相 當於自此現時所選擇之延遲電路之下一延遲電路DWn之 一閘電晶體GTn而延遲此内時鐘信號CK。亦即謂，當假I/O 介面信號WdDQ構形之波形之相位係在外時鐘信號WCLK 所構成之波形之前時，此延遲控制電路部分66選擇下一延 遲電路DM以便能延遲内時鐘信號CK之相位。 如果假I/O介面信號WdDQ構形之波形較晚於外部時 鐘信號WCLK構形之波形而發生時，此延遲控制電路部分 66藉啟動相當於一延遲電路DM(它係在現時所選擇之延遲 電路之前者）之一閘電晶體GT而推進此内時鐘信號CK向前 。亦即謂，當假I/O介面信號WdDQ構形之波形之相位係 自外部時鐘信號WCLK構形波形之相位延遲時，此延遲控制電 路部分66選擇一在前之延遲電路DM以便能推進内時鐘信號 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 9 --- - - - - ---— — I- · I I I I I I I 訂-11111 — 1· "^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 471223 A7 ______B7 五、發明說明（7 ) CK之相位向前。以此一方法，此内時鐘信號CK係經產生 ’以適用於此裝置54之一時序與輸出接頭之特性之改變合 作。 終值電壓VTT隨此分壓器電路之產生，它係由假介面 電路部分63内之電阻器R11、R12所形成，增大電力消耗 量。要減小電力消耗量，假介面電路部分63之尺寸可以減 小。不過’此時導致假介面電路部分63係與實際SSTL介 面56不同’並可因此而增加假1/〇介面信號仍。和外部1/〇 介面信號DQ之間之任何偏差。 第5圖係一電路圖，顯示一傳統式改良之假介面電路 部分71，它有一輪出部71a由一 PMOS電晶體Q3所形成。 PMOS電晶體Q3之源極係連接正高電位電源VDD，以及 PMOS電晶體Q3之汲極係連接至此假信號輸入緩衝器64。 PMOS電晶體Q3之閘極接收内時鐘信號CK。 此假介面電路部分71亦有一介面部分71 b。它包括一 上牽電阻器R16，一下牽電阻器R17，以及一電容器12。 此上牽電阻器R16有第一接頭連接至PMOS電晶體Q3之汲 極，以及一第二接頭連接至高電位電源VDD。此下牽電 阻器R17和電容器CD各有一第一和第二接頭連接至低電位 電源VSS。 當此PMOS電晶體Q3係解除啟動時，在節點…處之電 位 Vnl 係設定於：Vnl=VDD(R17/R16+R17) 依此，在節點nl處之電Vnl可以如所要求地設定而勿 涉於PMOS電晶體Q3之製造差異。 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 10 471223 經濟部智慧財產局員Η消費合作社印製 A7 B7 五、發明說明（8) 在此假介面電路部分71内，下牽電阻器R1 7有一比較 高電阻以抑制自高電位電源VDD至低電位電源VSS之通過 電流流量。換言之，電阻器尺16、R17之值係經設定，俾 使通過下牽電阻器R17之電流流量係較少於通過假介面電 路部分63之NMOS電晶體Q12之電流流量。依此，自高電 位電源VDD至低電位電源VSS之通過電流係經控制，以及 電消耗量係經減少。 在假介面電路部份71内假I/O介面信號dDQ(在節點… 處電位Vnl)之波形之上昇係大體上如假介面電路部分63 内假I/O介面信號dDQ之波形之上昇相同。 不過’在假介面電路部分71内下牽電阻器R17之電阻 係比較更大。因此，假I/O介面信號dDQ之波形之下降係 更陡。其結果，外部時鐘信號CLK之頻率上之增大使得由 假k號輸入緩衝器64之精確複製更困難。亦即謂，以來看 第9圖，由於假I/O介面信號dDQ之陡降波形，當内部時鐘 k 5虎CK依然下一外部時鐘信號CLK之上昇而上昇時，此 假I/O介面信號dDQ於完全地下落至理論振幅低位準之前 即上昇。因此，參考第10圖，假1/〇介面信號dDQ之位準 和假信號輸入緩衝器64之測定位準（基準信號VREF)之間 之時間期限tPD2係較理論之低位準和測定位準之間之時間 期限tpDl為短。此將減小内時鐘信號^^之精確度，並可 能因此造成顫動 本發明之概述 本發明之第一目的係在提供一計時信號產生電路用 ^--------^---------^ (請先閱讀背面之注咅？事項再填寫本頁)
A7 五、發明說明（ B7 9 產生一高精確度之計時信號。 本發明之第二目的係在提供一可變延遲電路，它以高 精確度控制時鐘信號之相位。 要達成上述目的，本發明提供一種電路，用以產生一 計時信號之有第-電壓位準和_第二電壓位準者。此電路 包括-有效電路，用以回應—時鐘信號而設定此計時信號 之第-電壓位準…被動電路，用以設定計時信號之第二 電壓位準，以及信號轉變加速電路經連接至此有效及被動 電路以加速此計時信號之自第—電壓位準轉變及第二電壓 位準。 用 至 以 本發明之另一觀點提供一種延遲鎖環（〇1^)電路 以比較一計時信號之相位與一外部時鐘信號之相位，依照 比較結果而控制一外部時鐘信號之相位，並產生一内部時 鐘信號之有H壓位準和_第二電壓位準者。此DLL 電路包括-計時信號產生電路。用以自内時鐘信號產生一 計時信號之有-第三電壓位準和_第四㈣者。此第 三和第四電壓位準不同於第一和第二電壓位準。此計時信 號產生電路包括一有效電路，當内時鐘信號自第一電壓位 準轉變至第二電壓位準時，用以設定計時信號之第三電壓 位準，一被動電路，當内時鐘信號自第二電壓位準轉變 第一電壓位準時，用以設定計時信號之第四電壓位準， 加 及一信號轉變加速電路經連接至此有效及被動電路，以 速计日守彳5號之自第二電壓位準之轉變至第四電壓位準。 本發明之另一觀點提供一種半導體記憶器裝置，包括 本紙張尺度適用中國國家鮮（CNS)A4“（210x 297公爱"· 五、 發明說明（10) -DLL電路’用以自一外部時鐘信號產生_内部時鐘信號 有一第-電壓位準和-第二電壓位準者。此dll電路包括 -測定電路，用以比較-計時信號之相位與外部時鐘信號 之相位’以產生-比較信號，一延遲電路，依昭此比亡 號以延遲此外部時鐘信號以產生内部時鐘信號，以及一; 時信號產生電路經連接至此延遲電路，以自此内部時鐘信 號產生計時信號己有一第一電壓位準和—第四電壓位準者 。此第三和第四電壓位準不同於第一和第二電壓位準。此 計時信號產生電路包括-有效電路，當内部時鐘信號自第 電 -電壓位準轉變至第二電壓位準時，用以設定此計時信號 之第三電壓位準，-被動電路，當 四 訂 _變至第一電壓位準時，用以設定計時 電壓位準’以及―信號轉變加速電路經連接至有效和被動 之 電路以加速計時信號之自第三·位準至第四電壓位準 轉變。 延 ▲ 本發明之另一觀點提供一可變延遲電路之包括數個〜 遲疋件經連接於-對電源線路之間者，m波器元件 經連接至每一延遲元件。 延 本發明之另一觀點提供一可變延遲電路之包括數個〜 遲兀件經連接於-對電源線路之間者，以及—電力消耗電 路經連接於一對電源線路之間以消耗電力於每一此延遲元 件係無效時。 本發明之另一觀點提供一可變延遲電路之包括數個延 遲疋件經連接於一對電源線路之間者，一濾波器元件經連 本紙張尺度姻中關家標準（CNS)A4規格咖 χ 297公釐） 471223 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（Η ) 接至每一延遲元件’以及一電力消耗電路經連接於此對電 源線路之間以消耗電力於每一此延遲元件係無效時。 本發明其他觀點及優點自下列說明將變得顯明，下列 說明以附圖相關聯束進行，以舉例方式說明本發明之原理。 圖式之簡要說明 本發明，連同之目的及優點，藉參考下列連同附圖之 現時較佳具體例之說明，可有最佳之暸解，其中： 第1圖係一示意性方塊圖，顯示一早期技藝SDraM ; 第2圖係一電路圖，顯示第1圖之SDRAM之一 SSTL介 面； 第3圖係一電路圖，顯示第2圖之此ssTL介面之一等 值電路； 第4圖係一電路圖，顯示第！圖之SDRAM之一假介面 電路部分； 第5圖係一電路圖，顯示一第二早期技藝之假介面電 路部分； 第6圖係一電路圖’顯示第1圖SDRAM之第一延遲電路； 第7圖係一電路圖’顯示第1圖之SDRAM之一第二延 遲電路； 第8圖係一圖表’顯示由第2圖之SSTL介面所產生之 一外部I/O介面信號之波形； 第9圖係一圖表’顯示由第4圖之假介面電路部分所產 生之一假I/O介面信號之波形； 第10圖係一圖表，顯示由第4圖之假介面電路部分所 :—--------訂---------線一 <請先閱讀背面之注意事項再填寫本頁) 471223 A7
經濟部智慧財1局員工消費合作社印製 產生之假I/O介面信號之波形； 第11圖係一曲線圖，顯示第6圖之延遲電路部份之每 一延遲電路，供應之電壓，以及此延遲時間之間之關係； 第12圖係一曲線圖，顯示第7圖之延遲電路部份之每 一延遲電路，供應之電壓，以及此延遲時間之間之關係； 第13圖係一示意性方塊圖，顯示依照本發明之第一具 體例之SDRAM ; 第14圖係一電路圖，顯示第13圖之SDRAM之假介面 電路部分； 第15圖係一電路圖，顯示第13圖之SDRAM之延遲電 路部分； 第16圖係一電路圖，顯示第15圖之延遲電路部分之一 延遲電路； 第1 7圖係一圖表，顯示由第丨4圖之假介面電路部分所 產生之假I/O介面信號之波形； 第18圖係一曲線圖，顯示第15圖之延遲電路部份之每 一延遲電路，供應之電壓，和延遲時間之間之關係； 第19圖係一電路圖，顯示依照本發明第二具體例之一 假介面電路部分； 第20圖係一電路圖，顯示依照本發明之第三具體例之 一假介面電路部分； 第21圖係一電路圖，顯示依照本發明第四具體例之一 假介面電路部分； 第22圖係一電路圖，顯示依照本發明之第五具體例之 本紙張尺錢《 +關家標f^S)A4規格（210 X 297公釐） • — — III — — — ——— I I I---I ·1111111 (請先閱讀背面之注咅？事項再填寫本頁) 15 471223 A7 五、發明說明（13 ) 一假介面電路部分； 第23圖係一電路圖，顯示依照本發明之第六具體例之 一延遲電路部分； 第24圖係一圖表，顯示第23圖之延遲電路部分之各延 遲電路’供應之電壓，以及延遲時間之間之關係； 第25圖係一電路圖，顯示依照本發明之第七具體例之 一延遲電路部分； 第26圖係一電路圖，顯示第25圖之延遲電路部份之假 負載電路； 第27圖係一圖表，顯示第25圖之延遲電路部分之操作 時之波形； 第28圖係一圖表，顯示一延遲電路部分之波形，它沒 有第26圖之假負載部分者； 第29圖係一電路圖 顯示依照本發明之第八具體例 之 經濟部智慧財產局員工消費合作社印製 一假負載電路； 第30圖係一電路圖 一假負載電路； 第3 1圖係一電路圖 一延遲電路部分；以及 顯示依照本發明之第九具體例之 顯示依照本發明之第十具體例 之 第32圖係-*意性方塊圖，顯示依照本發明之第十一 具體例之一 SDRAM。 較佳具體例之詳細說明 在此附圖中，遍及各圖中之相同代號係用作相同之元件。 <第一具體例> 本紙張尺錢財關家標準（CNS)A4雜（210 X 297公爱)__ Μ----------訂---------線 j (請先閱讀背面之注意事項再填寫本頁) 16 丄 丄
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第13圖係一示意性方塊圖，顯示依照本發明之第—具 體例之-SDRAM1。此SDRAM1有-記憶體電路2和_加 電路3。&記憶體電路2包括—資料輸出緩衝器以和—記憶 體電路塊2b。此DLL電路3包括時鐘輸人緩衝器3a，_延 遲電路部分3b作用如-可變延遲電路，一假介面電路部分 3c作用如-計時信號產生電路…假信號輸人緩衝器^， 一測定電路部分3e，以及一延遲控制電路部分3f。 此時鐘輸入緩衝器3a ,假信號輸入緩衝器3d，測定電 路部分3e，和此延遲控制電路部分汀，由於它們係大體上 一如傳統式時鐘輸入緩衝器61，假信號輸入緩衝器64，測 定電路65和延遲控制電路部分66相同，將不在此說明。此 延遲電路部分3b和假介面電路部分3c將予以說明。 第14圖係一電路圖，顯示假介面電路部分冗，它包 括一輸出部分102有一 PMOS電晶體Q21作用如一有效電路 ，一介面部分104，和一信號轉變加速電路12。此pM〇s 電晶體Q21之源極係連接至一高電位電源VDD，以及pM〇s 電晶體Q21之汲極係連接至信號轉變加速電路12和假信號 輸入緩衝器301。此PMOS電晶體Q21之閘極自延遲電路部 分3b經由一反相器11接收内時鐘信號ck。PMOS電晶體 Q21之驅動能力係比較地大。因此，當此pm〇s電晶體Q21 係經啟動時’電流流入介面部分1 〇4之一電容器c2 1内者 將增大並造成一假I/O介面信號dDQ，它作用如一計時信 號，突然地行進至高位準。 此介面部分104包括電阻器R21、R22，它形成一除法 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）
--------------裝ii (請先閱讀背面之注意事項再填寫本頁) i線· 17 47122^ 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（l5 ) 電路’它作用如一被動電路，以及電容器C21。此電阻器 R21有一第一接頭經連接至PM〇s電晶體Q21之汲極，以及 一第二接頭經連接至高電位電源VDD。此電阻器R22和電 容器C21各有一第一接頭經連接至pM0S電晶體q21之汲極 ，以及一第二接頭經連接至一低電位電源vSS。 電阻器R21、R22設定假I/O介面信號dDQ之理論振幅 位準’它接近I/O介面信號DQ。由於電阻器R21、R22之 電阻值係比較高’故自高電位電源流動通過此電阻器r2 j 、R22至低電位電源之通過電流係減小。電容器R2丨係用 來符合SSTL介面56之負載電容器。 信號轉變加速電路12包括一 NMOS電晶體Q22和一放 電控制電路12a。此NMOS電晶體Q22之汲極係連接至 PMOSS電晶體Q21之汲極。NMOS電晶體Q22之源極係連 接至低電位電源VSS。NMOS電晶體Q22之閘極自此放電 控制電路12a接收一控制信號sx。 此放電控制器12a包括第一和第二反及電路η、14， 三個反相器15、16、17,以及一延遲電路18。此第一反及 電路13接收一側反之内時鐘信號SA，它係於反相器丨丨側 反此内時鐘信號CK時所產生，以及一備用信號把自 SDRAM 1之一備用#號產生電路（圖中未顯示）者以產生第 一反及邏輯信號。當此SDRAM丨係一備用狀態（亦即，當 外時鉍仏號CLK係來自外部裝置被接收時）時，此備用信 號SB係設定於一低位準（低電位）。以及當此外部時鐘信號 CLK係收到時，此備用信號SB係設定於一高位準（高電位）。 本紙張尺度適用中國國冢標準（CNS)A4規‘（2W x 297 了 -------K-lllr—% (請先閱讀背面之注意事項再填寫本頁) 訂---------線 18 471223 經濟部智慧財產局員工消費合作社印製 A7 --------Β7 ______ 五、發明說明（16 ) 當未在備用狀態時，此第一反及電路13於反相之内時 鐘信號SA行向高電位時即促使此第一反及邏輯信號行向 低電位，此係當此内時鐘信號CK行向低電位時。此第一 反及邏輯信號係經由第一反相器15發送至第二反及電路14 ，並經由第一和第二反相器15、16而至延遲電路18。此延 遲電路18包括偶數之反相器’它們以延遲時間”te"延遲第 反及邏輯彳5號’並發送一延遲之第一反及邏輯信號至第 二反及電路14。 當第一反及邏輯信號係低位準時，此第二反及電路14 輸出一第一反及邏輯k號’它係被保持在一低位準至相當 於延遲電路18之延遲時間te之一時間。此第二反及邏輯信 號係經由第三反相器17發送至NMOS電晶體Q22之閘極作 為控制信號SX。 此PMOS電晶體Q21於内時鐘信號CK行向低位準時係 解除啟動，此係當反相之内時鐘信號SA行向高位準時。 在此一狀態中，由於第一反及邏輯電路係低位準，故此控 制k號SX係被保持於高位準至延遲時間te，以及nm〇S電 晶體Q22係經啟動至此延遲時間te。當NMOS電晶體Q22係 被啟動之同時，電容器C21係經由此NMOS電晶體Q22放 電。依此，如第17圖内所示’當NMOS電晶體Q22係被啟 動時（延遲時間te)，此假I/O介面信號dDQ急劇地下降。因 此，此假I/O介面信號dDQ在一短時間之内到達理論振幅 之低位準。換言之，此信號轉變加速電路12減少假1/〇介 面信號dDQ自一高位準至低位準之轉變時間。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^-----------------^ (請先閱讀背面之注意事項再填寫本頁) 19 471223 A7 ___B7_ 五、發明說明（17 ) (請先閱讀背面之注意事項再填寫本頁) 第15圖係一電路圖，顯示此延遲電路部分3b，它包括 延遲電路DM1至DMn經連接於一對電力供應線Lp，Ln之 間。一如第16圖内所示，每一延遲電路DM1至DMn包括 兩個互補金氧半CMOS反相器19a、19b以及一電容器C13 。CMOS反相器19a、19b之每一 PMOS電晶體之源極係連 接至高電位電源VDD之電力供應線Lp，以及CMOS反相器 19a、19b之每一NMOS電晶體之源極係連接至低電位電源 VSS之電力供應線Ln。此電容器C13有第一接頭連接至 CMOS反相器19a之輸出接頭和CMOS反相器19b之輸入接 頭之間之節點，以及一第二接頭連接至電力供應線Ln。 電容器C13之充電和放電時間測定每一延遲電路DM1至 DMn之延遲時間。 經濟部智慧財產局員工消費合作社印製 穩定電容器Csl至Csn係呈並聯地連接至各自之延遲 電路DM1至DMn，當電源VDD.VSS之電壓由於雜音而上 下起伏時，每一穩定電容器Csl至Csn係經過電力供應線Lp 、Ln由高電位和低電位電源VDD、VSS充電。當延遲電路 DM1至DMn為回應於外部時鐘信號CLK而被啟動，此穩定 電容器Csl至Csn之電荷係作為驅動電流而供應至相關聯 之延遲電路DM 1至DMn。 依照本發明之第一具體例之SDRAM 1之優點現在將 予以討論。 (1)電阻器R21、R22設定假I/O介面信號dDQ之理論振 幅位準’它接近此I/O介面信號DQ，以及電容器C21匹配 SSTL介面56之負載電容量。 20 本紙張尺度適用中國國冢標準（CNS)A4規格（210 x 297公釐y 471223
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田内時知k號CK行向高位準時（當反相之内時鐘信號 CA行向低位準時），此信號轉變加速電路丨2在一預定之時 間内（延遲時間te)放電電容器2内之電荷。依此，假ι/〇介 面信號dDQ之後緣於延遲時間te時急劇地下降，並隨後於 延遲時間已過去之後更逐漸地下降。此外，此假I/O介面 “號dDQ到達下一昇高時間之前之理論振幅之低位準。換 言之，此假I/O介面信號dDQ下降至下一上昇時間之前之 理論振幅之低位準即令是如果内時鐘信號CK之週期係縮 短時亦然。其結果，此假1/〇介面信號(11)(^自理論振幅之 低位準上昇即令是如果内時鐘信號CK變為短時亦然。 參考第17圖，此假信號輸入緩衝器3d精確地比較此假 I/O介面信號dDQ與外部時鐘信號clk於時間期限tPD5， tPD6自當此假1/0介面信號dDQ開始上昇（當此外部時鐘信 唬CLK開始上昇時）至當假1/〇介面信號dDQ超過一預定位 準（基準信號VREF)時。依此，一高精確度之假1/〇介面信 號dDQ所構形之波形係經產生即令是如果内時鐘信號cK 之週期（亦即，外部時鐘信號CLK)係被縮短時亦然。此測 疋電路部分3e產生一高精確度之内時鐘信號CK，並藉比 較此鬲精確度之假I/O介面信號dDQ與外部時鐘信號clk 而將顫動減至最小。 (2) 假介面電路部分3c之介面部分1〇4内之電阻器R21 、R22有比較咼電阻值。此時減小流動通過電阻器卜R22 之通過電流’並因此減少消耗之電流。 (3) 在假介面電路部分3c之輸出部分1〇2内之NMOS電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）
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五、發明說明（19 ) 經濟部智慧財產局員工消費合作社印製 晶體Q22有一比較高之驅動能力。此將能使假I/O介面信 號dDQ之下降緣急劇地下落。依此，一高精確度假1/〇介 面信號dDQ係產生即令是如果内時鐘信號CK之週期（亦即 ，外部時鐘信號CLK)係已縮短時亦然。 (4)穩定電容器Csl至Csn係分別呈並聯地連接至延遲 電路DM1至DMn。此穩定電容器Csl至Csn係由高電位和 低電位電源VDD、VSS充電，並以充電之電荷驅動相關聯 之延遲電路DM1至DMn，依此，每一延遲電路DM1至DMn 之驅動電源係等值化，以及驅動電源内之波動係減至最小 。此外，每一延遲電路DM之延遲時間上之改變係減少， 以及由噪音所造成之高電位及低電位電源VDD和VSS内之 犬然改變係由穩定電容器Cs 1至Csn所吸收。此將使驅動 電源内之波動減至最小並減少各延遲電路DM之延遲時間 上之改變。其結果’一高精確度之内時鐘信號CK係產生 ’以及此内時鐘信號CK之顫動係減至最小。 在第6圖之傳統式延遲電路部分62内，電容器CE1 、C E 2係連接至電力供應線l p、l η之終端。不過， 此一結構提供不同之電壓至延遲電路DM1至DMn。 換言之，電力供應線Lp、Ln之電阻RX減小在延遲電 路DM 1至DMn處之電壓，它們係距離高電位和低電 位電源VDD、VSS更遠。 第11圖顯示傳統式延遲電路部分62之延遲電路DM1至 DMn和具有線EV特性之供應電壓^^之間之關係，以及延遲 電路DM 1至DMn和具有線Et特性之延遲時間tpD之間之關 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） ----------------- (請先閱讀背面之注意事項再填寫本頁) 22 471223 A7 B7 五、發明說明（20 ) 係。一如自第11圖即甚顯明者，此供應電壓V減小和延遲 時間tPD增加於距離高電位和低電位電源VDD、VSS之更 -1--1----1!—裝·-- (請先閱讀背面之注意事項再填寫本頁) 3¾處。 第18圖顯示依第一具體例之延遲電路部分3b之延遲電 路DM1至DMn和特性線Et之間之關係，以及延遲電路DM1 至DMn和具有一特性線比之延遲時間tPD之間之關係。一 如自第18圖即甚顯明者，供應至延遲電路DM 1至DMn之 電壓V上之改變係甚小。依此，延遲電路DM1至DMn之延 遲時間tPD係小。 <第二具體例> -1線· 第19圖係一電路圖，顯示依照本發明之第二具體例之 假介面電路部分21。此假面介面電路分21有一介面部分2 0 4 包括四個電阻器R31、R32、R33、R34，一 NMOS電晶體Q31 ，以及開關SW1 ' SW2。此電阻器23有第一接頭連接至 PMOS電晶體Q21之汲極，以及第二接頭連接至高電位電 I 源VDD。此電阻器R32有第一接頭連接至PMOS電晶體Q21 '經濟邨智慧財1局員Μ消費合作社印製 之汲極’以及一第二接頭經由電阻器R33、R34而連接至 NMOS電晶體Q31之汲極。NMOS電晶體Q31之源極係連接 至低電位電壓VSS。NMOS電晶體Q31之閘極接收備用信 號SB。電阻器R33、R34係並聯地分別連接至開關SW卜SW2 。MOS電晶體或熔線可使用作為開關SW1、SW2。開關SW1 、SW2係依照來自SDRAM 1之一控制電路（圖中未顯示）之 位準調整控制信號而啟動及解除啟動。此開關SW1、SW2 係選擇性地啟動及解除啟動以調整假I/O介面信號dDQ之 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 471223 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（21 ) 理論振幅位準。 一信號轉變加速電路21a之NMOS電晶體Q22之源極係 經由一二極管D1而連接至一低電位電源VSS。 依照本發明之第二具體例之假介面電路部分21之優點 現在將予以討論。 (1) 開關SW1、SW2之可選擇性之啟動及解除啟動可 提供假I/O介面信號dDQ之理論振幅位準之調整。 (2) 此NMOS電晶體Q3 1於備用信號SB係高位準時即啟 動，並於備用信號SB係低時（當在備用狀態中時）即被解除啟動 。依此，在此備用狀態中’通過電流並不流經電阻器R31、R32 、R33、R34及NMOS電晶體Q31。此將進一步地減少電力消耗。 (3) 此二極管D1係連接於NMOS電晶體Q22之源極和低 電位電源VSS之間，當NMOS電晶體Q22係啟動時，在二 極管D1處之電壓防止假I/O介面信號dDQ之位準之不會由 於電容器C21之過份放電而變得較理論振幅之低位準為低。 <第三具體例> 第20圖係一電路圖，顯示依照本發明之第三具體例之 假介面電路部分22。此假介面電路部分22有一介面部分304 ，它包括一 PMOS電晶體Q33經連接於電阻器R21和高電位 電源VDD之間。PMOS電晶體Q33之閘極接收備用信號/SB 。此備用信號/SB於一備用狀態中行向高位準，並於不在 備用狀態中行向低位準。依此，此PMOS電晶體Q33於 SDRAM 1係在一備用狀態中時係被解除啟動。 一信號轉變加速電路23有一放電控制電路23a，此控 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I-----------·丨丨丨丨丨丨訂------I (請先閱讀背面之注意事項再填寫本頁) 24 471223 經濟邨智慧財產局員工消費合作社印製 A7 B7 五、發明說明（22) 制電路包括一反及電路24，一反或電路25，兩個反相器26 、27，以及一延遲電路28。此反及電路25接收反相之内時 鐘信號SA，它係當反相器11側反此内時鐘信號CK時所產 生之信號，以及此備用信號/SB，它係由反相器26所反相 以產生反及邏輯信號。依此，當在一非備用狀態中時，此 反及邏輯電路行向低位準於每次此反相之内時鐘信號S A 行向高位準時（内時鐘信號CK行向低位準）。 此反及邏輯信號係提供至反或電路25，並經由反相器 27而至延遲電路28。此延遲電路28包括偶數之反相器，以 延遲時間nte”，延遲由反相器27所反相之反及邏輯信號， 並發送一延遲之反及邏輯信號至反或電路25。依此，當此 反及邏輯信號係低位準時，此反或電路25促使反或邏輯信 號行向高位準至一相當於此延遲時間nten之時間。此反或 邏輯彳§號係發送NMOSS電晶體Q22之閘極作為控制信號 SX。當PMOS電晶體Q21係已解除啟動時，NMOS電晶體Q22 I 係啟動至一相當於延遲時間te之時間。 一 NMOS電晶體Q34係連接於NMOS電晶體Q22之源極 和低電位電源VSS之間。NMOS電晶體Q34之閘極係連接 至其沒極。此NMOS電晶體Q34—連同NMOS電晶體Q22 — 起作用如一接上電阻器。 依照本發明之第三具體例之假介面電路部分22之優點 現在將予說明。 (1)此PMOS電晶體Q33係當備用信號/SB係低位準時 被啟動’並當備用信號SB係高位準時（備用狀態中）被解除 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） 25 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 471223 A7 B7 五、發明說明（23 ) 啟動。依此，電流並不流動通過備用狀態中之電阻器R21 、R22和PMOS電晶體Q33。此將減少電力消耗量。 (請先閱讀背面之注意事項再填寫本頁) (2)當NMOS電晶體Q22係啟動時，NMOS電晶體Q34 之接上電阻防止電容器C21之不造成假I/O介面信號dDQ之 位準成為較低於理論振幅之低位準。 <第四具體例> 經濟部智慧財產局員工消費合作社印製 第21圖係一電路圖，顯示依照本發明之第四具體例一 假介面電路部分30。此假介面電路部分30有一介面部分404 ，它包括一 PMOS電晶體Q35連接於電阻器R21和高電位電 源VDD之間，一NMOS電晶體Q36連接於電阻器R22和低 電位電源VSS之間，以及一反相器310連接於PMOS電晶體 Q35之閘極和NMOS電晶體Q36之閘極之間。此PMOS電晶 體Q35之閘極接收備用信號/SB，以及NMOS電晶體Q36之 閘極接收由反相器310反相之備用信號/SB。依此，PMOS 電晶體Q35和NMOS電晶體Q36於SDKAM 1係在一備用狀 態中時即被解除啟動。因此，備用中電流並不流動通過電 阻器R21、R22，PMOS電晶體Q35，以及NMOS電晶體Q36 。此係減少電力消耗。在此第四具體例中，它係被啟動至 一較備用狀態為長之一時間期限。 <第五具體例> 第22圖係一電路圖，顯示依照本發明之第五具體例之 一假介面電路部分3 1。此假介面電路部份3 1有介面部分 104(第14圖）和一信號轉變加速電路32，它係由一電容器31 所形成。此電容器C31有第一接頭連接至PMOS電晶體Q21 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 26 經濟养智慧財產局員*工消費合作社印制衣 471223 A7 ----- B7 五、發明說明（24 ) 之汲極’以及一第二接頭，它接收一放電賦能信號。當此 反相之内時鐘信號SA行向高位準時，一低放電賦能信號 係提至電容器C3 1於一相當於延遲時間te之預定之時期中 ，以及堆積於電容器C21内之電荷係由電容器C3 1所分配 。依此，假I/O介面信號dDQ之尾緣變得报陡。因此，此 信號轉變加速電路32係很容易地由此電容器C31所形成。 <第六具體例> 第2 3圖係一電路圖’顯示依照本發明之第六具體例之 一延遲電路部分40。此延遲電路部分40包括電阻器Ra 1至 Ran連接於各自之延遲電路DM1至DMn和電力供應線Lp之 間’以及電阻器Ral至Ran、Rbl至Rbn和相關聯之穩定電 容器Csl至Csn形成低通濾波器。換言之，每一延遲電路 DM1至DMn有一低通濾波器。 依此’提供至延遲電路DM 1至DMn之電源之電壓係 進一步地減至最小，以及延遲電路DM1至DMn之延遲時 I 間上之改變係經減小即令是如果噪音突然地促使高電位及 低電位電源VDD、VSS來波動時亦然。其結果，一高精確 度内時鐘信號CK係經產生’以及内時鐘信號CK之顫動係 減小。 第24圖顯示延遲電路部分4〇之延遲電路DM1至DMn 和具有特性線Εν之供應電壓之間之關係，以及延遲電路 DM1至DMn和具有特性線比之延遲時間tpD之間之關係。 一如自第24圖極為清晰者，供應電壓v和延遲時間tPD上 之改變係很小。此係因為延遲電路DM 1至DMn之低通濾 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公爱） 27 — — — ——1!!! t ----I I I I — — — — — — — (請先閱讀背面之注意事項再填寫本頁) 五、 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 A7 B7 發明說明（25 ) 波器吸收延遲電路DM1至DMn之電壓波動。 第7圖係一電路圖，顯示提供有一低通濾波器之傳統 式延遲電路部分62。此延遲電路62包括一電阻器R21經連 接於電力供應線Lp和高電位電源VDD之間，一電阻器RZ2 經連接於電力供應線Ln和低電位電源VSS之間，以及電容 器CZ1、CZ2連接至電力供應線Lp、Ln之終端。此電阻器 RZ!、RZ2和電容器CZ1、CZ2形成一低通濾波器。第12圖 顯示第7圖之延遲電路部分62之特性線Εν和Et。一如自第12 圖很顯明者’在距離高電位和低電位電源VDD、VSS更遠 之位置處此供應電壓V減小以及延遲時間tPD增加。吾人 相k此係因為電壓波動係由單一低通濾波器為所有之延遲 電路DM1至DMn而吸收。換言之，電壓波動之吸收當僅 一個低適應波器係使用時係沒有效果。 <第七具體例> 第25圖係一電路圖’顯示依照本發明之第七具體例一 延遲電路部分41。此延遲電路部分41有一假負載電路42經 連接於電力供應線Lp、Ln之間。如第26圖内所示，此一 假負載電路42包括一驅動NMOS電晶體Q41以及兩個接通 電阻器電晶體Q42、Q43。驅動NMOS電晶體Q41之没極係 連接至電力供應線Lp ’以及驅動NMOS電晶體Q4 1之源極 係經由接通電阻器NMOS電晶體Q42、Q43而連接至電力 供應線Lp。此接通電阻器nm〇S電晶體Q42、Q43於此驅 動NMOS電晶體Q41係已啟動時即啟動，以及nm〇S電晶 體Q42、Q43之接通電阻形成一正常不變之電流電路。吾 (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印制衣 471223 A7 B7 五、發明說明（26 ) 人寧願NMOS電晶體Q42、Q43之總接通電阻係較電力供 應線Lp、Ln之線電阻值（寄生電阻值）為大。 驅動NMOS電晶體Q41之閘極自假控制電路43接收一 賦能信號EN。此假控制電路43接收外部時鐘信號CLK(第 26圖内之CLKO)，它係提供至第一延遲電路DM1，以及此 外部時鐘信號（第26圖内之CLKn)由最後延遲電路DMn輸 出，此假控制電路43根據時鐘信號CLKO、CLKn測定延遲 電路部分41之有效時間T1和無效時間T2。在延遲電路部 分41之無效時間T2時，此假控制電路43促使賦能信號EN 行向高位準以便能啟動此驅動NMOS電晶體Q41。 延遲電路部分41之有效時間T1係自當第一延遲電路 DM1接收一高（或低）位準反相之外部時鐘信號CLKO時至 當最後延遲電路DMn輸出一高（或低）位準反相之外部時鐘 信號CLKn時之時期。延遲電路部分41之無效時間T2係自 當最後延遲電路DMn輸出一高（或低）位準之反相之外部時 鐘信號CLKn時至當此第一延遲電路DM1接收一高（或低） 反相之外部時鐘信號CLKO時之時期。 依此，在無效時間T2時，此驅動NMOS電晶體Q41係 經啟動，以及一假負載電流Id根據高電位及低電位電源 VDD、VSS而流動通過此假負載電路42。在有效時間T1時 ，此驅動NMOS電晶體Q41係被解除啟動，藉以阻抗假負 載電流Id通過此假負載電路42之流動。因此’此驅動電流 Is(第27圖），它係由延遲電路DM1至DMn所消耗者，於有 效時間T1時流至電力供應線Lp至Ln，以及此假負載電流Id 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 29 ---— —— — — — — —-----I I I I I 訂— — — — — — —I - (請先閱讀背面之注意事項再填寫本頁) A7 ^—----- - 五、發明說明（27 ) ’它係由假負載電路42所消耗者，於無效時間丁2時流至 電力供應線Lp至Ln。因此，一正常不變電流經常流動通 過此電力供應線Lp，Ln。此將保持延遲電路部分41之高 電位電源VDD之電壓在一大體上正常不變之值，一如第27 圖内所示。 第28圖係一圖表，顯示沒有假負載電路42之一延遲電 路部分之波形。在有效時間丁丨時，此驅動電流18由延遲電 路DM1至DMn所消耗者係流至電力供應線Lp，[η，因此 ’電力供應線Lp，Ln上之寄生電阻造成高電位電源vdd 之電壓來波動。其結果’此延遲時間tDP在延遲電路dmi 至DMn之間。 比較上’此假負載電流Id係由假負載電路42所消耗（ 此NMOS電晶體Q42、Q43之接通電阻）於第七具體側之延 遲電路部分中之無效時間丁2時。此假電流Id流動通過此 NMOS電晶體Q42、Q43之接通電阻，以及此接通電阻有 一較電力供應線Lp、Ln之寄生電阻值更大之一值。依此 ’此假負載電流Id有一較高值之不由寄生電阻所影響者。 其結果’驅動電流Is和假負載電流Id之間之差異係減小， 以及由寄生電阻所造成之高電位電流VDD之波動係減至 最小。一如第27圖内所示，每一延遲電路DM1至DMn之 延遲時間tDP係大體上相同。此假負載電路48產生一高精 確度之内時鐘信號CK，並將内時鐘信號CK之顫動減至最 小。 <第八具體例> 本紙張尺度適用中國國豕標準（CNS)A4規格（21〇 X 297公爱） -------卜——r—MW (請先閱讀背面之注意事項再填寫本頁) 訂—-----線， 經濟部智慧財產局員工消費合作社印製 30 471223 經濟部智慧財產局員•工消費合作社印製 A7 B7 五、發明說明（28 ) 第29圖係一電路圖，顯示依照本發明之第八具體例之 一假負載電路44。此假負載電路44包括一驅動NMOS電晶 體Q41，以及一NMOS電晶體Q44，它係連接於驅動NMOS 電晶體Q41之源極和電力供應線Ln之間，並作用如一正常 電流電路。一電流控制信號SG係經提供至NMOS電晶體 Q44之閘極。此電流控制信號SG係由SDRAM 1之一内部 電路（圖中未顯示）所產生以調整NMOS電晶體Q44之汲電 流（亦即，假負載電流Id)者，此假負載電流Id之調整產生 一非常高精確度之内時鐘信號CK，並將此内時鐘信號CK 之顫動減至最小。 <第九具體例> 第30圖係一電路圖，顯示依照本發明之第九具體例之 一假負載電路45。此假負載電路45有一輸出部分46和一振 盪器部分41。此輸出部分46包括一 PMOS電晶體Q50和一 NMOS電晶體Q51。此PMOS電晶體Q50有一源極連接至高 電位電源VDD和一汲極連接至此振盪器部分47。此PMOS 電晶體Q50之閘極接收一控制信號In。此NMOS電晶體Q51 有一源極連接至低電位電源VSS以及一汲極連接至此振盪 器部分47。NMOS電晶體Q51之閘極接收一控制信號/In。 在延遲電路部分41之無效時間T2中，此控制信號In係 低位準以及控制信號/In係高位準。依此，當最後之延遲 電路DMn輸出一外部時鐘信號CLKn並進入無效時間T2 B夺 ，此PMOS電晶體Q50和NMOS電晶體Q51係被啟動。此將 促使PMOS電晶體Q50發送一高位準輸出信號，以及此 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） 31 -------------裝--------訂---------線 (請先閱讀背面之注音？事項再填寫本頁) 471223 A7 五、發明說明（29 ) NMOS電晶體Q51發送一低輸出信號至此振盪器部分47。 此振盪器部分47有數（在此一情況中為四個）差分反相 器電路47a至47d。此反相器電路47a、47d各有相同之電路 組態’並包括差分放大電晶體Q52、Q53，一正常電流NMOS 電晶體Q54和兩個負載RL作用如電阻器。一電流鏡似電路 ’它包括PMOS電晶體可以取代負載rl而被使用。NMOS 電晶體Q52之閘極之在第一反相器電路47a内者係連接至 NMOS電晶體Q53之沒極。此NMOS電晶體Q53之閘極之在 第一反相器47a内者係連接至NMOS電晶體Q50之汲極。 第一反相器電路47a之輸出接頭和第二反相器電路47b 之輸入接頭，第二反相器電路47b之輸出接頭和第三反相 器電路47c之輸入接頭，以及第三反相器電路47(：之輸出接 頭和苐四反相器電路47d之輸入接頭係經連接，俾使其相 位係相同。此最後反相器電路47d之輸出接頭和第一反相 器電路47a之輸入接頭係相連接，俾使其相位係相反。 線 當此第一反相器電路47a之第一輸入接頭（NMOS電晶 體Q52之閘極）接收一低位準信號，以及輸出接頭（nmos 電晶體Q53之閘極）接收一高位準信號時，此第二反相器 電路47b之第一和第二接頭係分別地接收低和高位準信號 時’它們之相位係相同。此相同相位之信號係經提供直至 到達最後反相器電路47d為止。由此最後反相器電路47d所 產生之# 5虎係發送至第一反相器電路4 7 a。在此一狀態中 ’此最後反相器電路47d和第一反相器電路47a係經連接， 俾使其相位係相反。此將倒反第一反相器電路47a之操作 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 471223 A7
經濟部智慧財產局員-工消費合作社印製
五、發明說明（30 ) ，它依序地，倒反第二反相器電路47b之操作。以相同方法，其 他反相器電路之操作係繼續直到到達最後反相器電路47d為止。 一賦能信號中係應用於每一正常電流NMOS電晶體 Q54之閘極。此賦能信號中於延遲電路部分41進入無效時 間時即行向高位準，以及當延遲電路部分41進入有效時間 τι内時即行向低位準。此賦能信號中和控制信號In，/In 係由假控制電路43(第25圖）依照外部時鐘信號CLKO、 CLKn中產生。 當此最後延遲電路DMn輸出一外部時鐘信號cLKn以 及此延遲電路部分41進入無效時間T2時，此MOS電晶體 Q50、Q51、Q54係依照賦能信號中和控制信號In，/In而 啟動’以及此振篕器部分47開始振盈。依此，假負載電路 45係經操作藉以在未操作狀態T2中消耗電流。 後續地’當第一延遲電路DM 1接收外部時鐘信號CLK〇 ’以及此延遲電路部分41進入有效時間丁丨時，此M〇s電 晶體Q50、Q51、Q54係回應於此賦能信號中和控制信號In ’ /In而解除啟動，以及此振盪器部分47停止振盪。依此 ’在有效時間T1時，假負載電路45係被解除啟動，並因 此並不消耗電流。此第九具體例產生此内時鐘信號CK具 有南精確度並使顫動減至最小。 對精於此技藝者至為顯明，即本發明在不背離其精神 與範圍時可以甚多其他特殊形態具體實施。特別地，吾人 應予瞭解者，即本發明可以下列形態具體實施。 (a)此延遲電路部分3b ' 40、41可以第31圖内所說明 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 装--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 33 471223
-------卜ί-丨丨餐 (請先閱讀背面之注意事項再填寫本頁) 訂---------線. 471223 A7 五、發明說明（32 用如一設定低位準（第二位準）之 + )之破動電路，以及此信號轉 換加速電路12促使自一高位車 门诅平至一低位準之快速轉換。不 過，此一結構可以改變為—種， 再中一有效電路設定此低 位準，一被動電路設定此高位 早者’以及一信號轉換加速 電路促使自-低位準至-高位準之快速轉換。 (f) DLL電路3之用途係不限於SDRam】，此肌電路3 可以應用於其他半導體記憶器裝置或半導體裝置。 (g) 除了延遲電路部分3b、40、41以外，此可變延遲 電路可以由一時鐘信號控制電路來具體實施。 本範例和具體例係要被視為說明性質且不具限制性， 以及本發明係不受限於本文中所給予之細節，而在增列之 專利申請之範圍及等效内可以變更。 ;裝 (請先閱讀背面之注意事項再填寫本頁) --線_ 經濟部智慧財-產局員*工消費合作社印製 適 度 尺 張 I紙 本 21 ^ ( 格 規 4 一 A Ns) (c 準 標 家 國 國 1197 釐 5 3 471223 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（33 ) 元件標號對照 卜··同步數位隨機存取記憶體 24···反及電路 2···記憶體電路 25…反或電路 2a…資料輸出緩衝器 26,27···反相器 2b…記憶體電路塊 28…延遲電路 3 — DLL電路 30…假介面電路部分 3b…延遲電路部分 31…假介面電路部分 3c…假介面電路部分 32…信號轉變加速電路 3d…假信號輸入緩衝器 40···延遲電路部分 3e…測定電路 41···延遲電路部分 3f…延遲控制電路部分 42…假負載電路 11…反相器 43…假控制電路 12…信號轉變加速電路 45…假負載電路 12a…放電控制電路 46…輸出部分 13，14···第一和第二反及電路 47…振盪器 15，16，17…反相器 47a，d···差分反相器 18…延遲電路 47b…第二反相器電路 19a，b···反相器 47c…第三反相器電路 21…假介面電路部分 48a-d…延遲電路 21 a…信號轉變加速電路 49…SDRAM 22…假介面電路部分 49a,b…假介面電路 23…信號轉變加速電路 50···同步數位隨機存取記憶體 23a···放電控制電路 5卜··記憶體電路 ---------------------訂---------線一 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -36 471223 A7 B7 五、發明說明（34 ) 51 a…記憶體電路塊 52…資料輸出緩衝器 53…外輸出接頭 54…外部輸入裝置 54a…輸入緩衝器 55…外部輸入接頭 56···短截串聯終端邏輯介面 60…延遲銷環電路 61…時鐘輸入緩衝器 62…延遲電路部分 6 3…假介面電路部分 6 3 a…輸出部 6 3 b…介面部分
I 64…假信號輸入緩衝器 65··.測定電路部分 66…延遲控制電路部分 71…假介面電路部分 71a…輸出部分 71 b…介面部分 102···輸出部分 104…介面部分 204…介面部分 3 0 4…介面部分 3 10…反相器 4 0 4…介面部分 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟册智慧財產局員Μ消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 37

Claims (1)

  1. 471223
    經濟部智慧財產局員工消費合作社印製 1. 一種計時信號產生電路，用以產生有第一電壓位準和 第二電壓位準之計時信號者，此電路包含： 一有效電路（102)，為回應於一時鐘信號，用以設 定計時信號之第一電壓位準； 一被動電路（R21、R22)，用以設定此計時信號之 第二電壓位準；以及 一信號轉變加速電路（12、21a、23、32)經連接至 有效及被動電路，以加速計時信號之自第一電壓位準 至第二電壓位準之轉變。 2·如申請專利範圍第1項之電路，其中此有效電路包括一 MOS電晶體（Q21)，以及此被動電路包括電阻除法電路 (R21、R22)。 3·如申請專利範圍第1項之電路，另包含一調整電路（R33 、R34、SW1、SW2)，經連接至被動電路以調整計時 信號之第二電壓位準。 4·如申請專利範圍第1項之電路，另包含一控制電路（Q33 、Q35、Q36、31)，經連接至被動電路以選擇性地提 供此被動電路以一電源電壓。 5. 如申請專利範圍第4項之電路，其中此控制電路包括+ 一開關（Q33)，經連接於被動電路和高電位電源之間。 6. 如申請專利範圍第4項之電路，其中此控制電路包括一 第一開關（Q3 5)，經連接於被動電路和一高電位電源之 間，一第二開關（Q3 6)，經連接於被動電路和一低電位 電源之間，以及一反相器（3 1)，經連接於第一和第二 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 38 、申請專利範圍 開關之間。 7·如申請專利範圍第1項之電路，其中此信號轉變加速電 路包括一電容器（C31)，此電容器有第一接頭經連接至 有政及被動電路，以及第二接同用以接收一放電賦能 信號。 8· —種延遲鎖環DLL電路，用以比較一計時信號之相位 與一外部時鐘信號之相位，依照比較結果而控制此外 部時鐘信號之相位，以及產生一有第一電壓位準和第 二電壓位準之一内部時鐘信號，此dll電路包含： 一計時信號產生電路（3C、21、22、30、31),用 以自内部時鐘信號產生有一第三電壓位準和第四電壓 位準之計時信號，此第三和第四電壓位準有異於第一 和第二電壓位準，其中此計信號產生電路包括： 一有效電路（102)，當此内時鐘信號自第一電壓位 準轉變至第二電壓位準時，用以設定計時信號之第三 電壓位準； 一被動電路（R21、R22)，當此内時鐘信號自第二 電壓位準轉變至第一電壓位準時，用以設定此計時信 號之第四電壓位準；以及 一信號轉變加速電路（12、21a、23、32)，經連接 至有效及被動電路，以加速此計時信號之自第三電壓 位準之轉變至第四電壓位準。 9·如申請專利範圍第8項之DLL電路，其中此有效電路包 括一 MOS電晶體（Q21)，以及此被動電路包括一電阻除 471223 經濟部智慧財產局員工消費合作社印製 AS B8 C8 D8 六、申請專利範圍 法電路（R21、R22)。 10 ·如申请專利範圍第9項之DLL電路，其中此計時信號產 生電路另包括一調整電路（R33、R34、SW1、SW2)， 經連接至被動電路以調整計時信號之第四電壓位準。 U.如申請專利範圍第8項之DLL電路，其中此計時信號產 生電路另包括一控制電路（Q33、Q35、Q36、31)，經 連接至此被動電路以選擇性地提供此被動電路以一電 源電壓。 12. 如申請專利範圍第11項之DLL電路，其中此控制電路 包括一開關（Q33)，經連接於被動電路和一高電位電源 之間。 13. 如申請專利範圍第n項之dLL電路，其中此控制電路 包括第一開關（Q35)，經連接於被動電路和一高電位電 源之間，一第二開關（Q36) ’經連接於被動電路和一低 電位電源之間，以及一反相器（31)，經連接於此第一 和第二開關之間。 14. 如申請專利範圍第8項之DLL電路，其中此信號轉變加 速電路包括一電容器（C31)，此電容器有第一接頭經連 接至有效和被動電路’以及一第二接頭，用以接收一 放電賦能信號。 —種半導體記憶器裝置，包含： —延遲鎖環（DLL)電路（3)，用以自外部時鐘信號 產生有第-電壓位準和第二電壓位準之—内部時鐘信 號，其中此DLL電路包括 良紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐 · η----------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 申請專利範圍 一測定電路（65)，用卩比較-計時信號之相位與此 外部時鐘信號之相位，以產生一比較信號； 一延遲電路（66、62)，依照此比較信號用以延遲此 外。卩時釭k號，以產生—内部時鐘信號；以及 一計時信號產生電路（3C、21、22、30、31)，經 連接至延遲電路以自此外部時鐘信號產生有一第三電 壓位準和一第四電壓位準之計時信號，比第三和第四 壓位準有異於第一和第二電壓位準，其中此計時信號 產生電路包括： 一有效電路（102)，當此内部時鐘信號自第一電壓 位準轉變至第二電壓位準時，用以設定此計時信號之 第三電壓位準； 被動電路（R21、R22)，當内部時鐘信號自第二 電壓位準轉變至第一電壓位準時，用以設定此計時信 號之第四電壓位準；以及 一信號轉變加速電路（12、21a、23、32)，經連接 至有效及被動電路以加速計時信號之自第三電壓位準 轉變至第四電壓位準。 16. 如申請專利範圍第15項之裝置，其中此有效電路包括 一 MOS電晶體（Q21)，以及此被動電路包括一電阻除法 電路（R21、R22)。 17. 如申請專利範圍第16項之裝置，其中此計時信號產生 電路另包括一調整電路（R33、R34、SW1、SW2)，經 連接至被動電路以調整計時信號之第四電壓位準。 471223 A8 B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 18·如申請專利範圍第15項之裝置，其中此計時信號產生 電路另包括一控制電路（Q33、Q35、Q36、31)，經連 接至被動電路以選擇性地提供此被動電路以一電源電 壓。 19·如申請專利範圍第18項之裝置，其中此控制電路包括 一開關（Q33)，經連接於被動電路和一高電位電源之間 20·如申請專利範圍第18項之裝置，其中此控制電路包括 第一開關（Q35)，經連接於被動電路和一高電位電源之 間’一第二開關（Q36)，經連接於被動電路和一低電位 電源之間’以及一反相器（31 )，經連接於此第一和第 二開關之間。 21，如申請專利範圍第15項之裝置，其中此信號轉變加速 電路包括一電容器（C31)，此電容器有第一接頭經連接 至有效和被動電路，以及一第二接頭用以接收一放電 賦能信號。 22·—種可變延遲電路，包含： 經濟部智慧財產局員工消費合作社印製 數個延遲元件（DMl-DMn)，經連接於一對電力供 應線之間；以及 滤波益元件’經連接至每一此延遲元件。 23 一種可變延遲電路，包含： 數個延遲元件（DMl-DMn)，經連接於一對電力供 應線之間； 一滤波器元件，經連接至每一此延遲元件；以及 本紙張尺度適用中國國家標準（CNS)A4規袼（21〇 x 297公釐） 42 471223 A8B8C8D8 六、申請專利範圍 一電力消耗電路（42),經連接於此對電力供應線之 間’當每一延遲元件係無效時以消耗電力。 24·—種可變延遲電路，包含： 數個延遲元件（DM 1 -DMn)，經連接於一對電力供 應線之間；以及 一電力消耗電路（42)，經連接於一對電力供應線之 間以消耗電力於每一延遲元件係無效時。 25. 如申請專利範圍第22或23項之電路，其中每一濾波器 元件包括一電容器（CSl-CSn)。 26. 如申請專利範圍第22或23項之電路，其中每一濾波器 元件包括一低通濾波器（Ral_Ran、cS1_CSn、Rbl-Rbn) Ο 經濟部智慧財產局員玉消費合作社印製 21如申請專利範圍第23或24項之電路，其中此電力消耗 電路包括數個電晶體（Q41、Q42、Q43、Q44)，經連接 於一對電力供應線之間。 28.如申請專利範圍第23或24項之電路，其中此電力消耗 電路包括： 輸出電路（46)用以產生一輸出信號以回應於一控 制信號；以及 一振盪電路（47)，經連接至輸出電路以產生一振盈 信號以回應於此輸出信號。 |丨| —ιί — — 1· I I I I--I ^ ·11111111 <請先Μ讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 43
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677799B1 (en) * 2001-08-08 2004-01-13 Analog Devices, Inc. Integrator with high gain and fast transient response
DE10330796B4 (de) 2002-10-30 2023-09-14 Hynix Semiconductor Inc. Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus
US7287235B1 (en) * 2004-08-06 2007-10-23 Calypto Design Systems, Inc. Method of simplifying a circuit for equivalence checking
KR100713082B1 (ko) * 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
JP2006352741A (ja) * 2005-06-20 2006-12-28 Nec Electronics Corp デッドタイム制御回路
KR100813528B1 (ko) * 2006-06-27 2008-03-17 주식회사 하이닉스반도체 지연 고정 루프의 딜레이 라인 및 그 딜레이 타임 제어방법
US7417480B2 (en) * 2006-07-14 2008-08-26 International Business Machines Corporation Duty cycle correction circuit whose operation is largely independent of operating voltage and process
US7913199B2 (en) * 2006-07-14 2011-03-22 International Business Machines Corporation Structure for a duty cycle correction circuit
US7501867B2 (en) * 2006-09-14 2009-03-10 Rambus, Inc. Power supply noise rejection in PLL or DLL circuits
DE102007010190A1 (de) * 2007-03-02 2008-09-04 Robert Bosch Gmbh Versorgungssockel für eine Warneinrichtung
US8108813B2 (en) * 2007-11-20 2012-01-31 International Business Machines Corporation Structure for a circuit obtaining desired phase locked loop duty cycle without pre-scaler
US20090128206A1 (en) * 2007-11-20 2009-05-21 Boerstler David W Apparatus and Method for Obtaining Desired Phase Locked Loop Duty Cycle without Pre-Scaler
KR100933802B1 (ko) * 2007-12-26 2009-12-24 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
US8381143B2 (en) * 2008-05-29 2013-02-19 International Business Machines Corporation Structure for a duty cycle correction circuit
KR101018690B1 (ko) * 2008-10-31 2011-03-04 주식회사 하이닉스반도체 반도체 장치
TWI459188B (zh) 2012-03-09 2014-11-01 Phison Electronics Corp 具智慧卡功能的記憶卡及其電源控制方法與電源控制電路
CN103325409B (zh) * 2012-03-22 2016-03-23 群联电子股份有限公司 具智能卡功能的存储卡及其电源控制方法与电源控制电路
TWI543597B (zh) * 2013-02-27 2016-07-21 晨星半導體股份有限公司 訊號取樣方法、資料加解密方法、以及使用這些方法的電子裝置
US9312860B1 (en) 2015-02-26 2016-04-12 International Business Machines Corporation Gated differential logic circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU5781686A (en) * 1985-06-10 1986-12-18 Spacelabs, Inc. Dynamically variable linear circuit
JPH03219719A (ja) * 1990-01-24 1991-09-27 Mitsubishi Electric Corp 遅延回路及びそれを用いた半導体装置
JP2725495B2 (ja) * 1990-09-28 1998-03-11 横河電機株式会社 タイミング発生回路
TW247975B (zh) * 1992-07-14 1995-05-21 Philips Electronics Nv
KR960009247B1 (en) * 1993-06-08 1996-07-16 Samsung Electronics Co Ltd Data output buffer of semiconductor integrated circuit
JP3260048B2 (ja) * 1994-12-13 2002-02-25 株式会社東芝 クロック信号発生回路及び半導体装置
JPH08235865A (ja) * 1995-02-28 1996-09-13 Nec Corp 半導体記憶装置
US5717343A (en) * 1996-07-23 1998-02-10 Pericom Semiconductor Corp. High-drive CMOS output buffer with noise supression using pulsed drivers and neighbor-sensing
US5963047A (en) * 1996-07-23 1999-10-05 Pericom Semiconductor Corp. Noise supression using neighbor-sensing for a CMOS output buffer with a large DC current sink
KR100206707B1 (ko) * 1996-09-06 1999-07-01 윤종용 반도체 메모리 장치의 지연회로

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