JPH09185887A

JPH09185887A - 半導体記憶装置

Info

Publication number: JPH09185887A
Application number: JP8283708A
Authority: JP
Inventors: Hironori Akamatsu; 寛範赤松; Toru Iwata; 徹岩田; Hisakazu Kotani; 久和小谷
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-10-31
Filing date: 1996-10-25
Publication date: 1997-07-15
Anticipated expiration: 2016-10-25
Also published as: JP3308460B2

Abstract

(57)【要約】【課題】メモリチップ中の個々のメモリセルのオフリ
ーク電流を低減する。【解決手段】メモリチップの待機時に、メモリセル２
１を構成するフリップフロップの接地電源線２４を間欠
的にフローティング状態にする。そのため、接地電源線
２４と電源ＶＳＳとの間にＮＭＯＳトランジスタＱＮ５
を介在させ、そのゲートを活性化信号ＡＣＴで制御す
る。接地電源線２４がフローティング状態になると、メ
モリセル２１のトランジスタのオフリーク電流に起因し
て接地電源線２４が充電され、その電圧ＶＣＮが電源Ｖ
ＳＳの電圧から持ち上げられる。したがって、メモリセ
ル２１のオフリーク電流が減少し、メモリチップの待機
時消費電力が低減される。接地電源線２４の電圧ＶＣＮ
が上がり続けると、メモリセル２１の保持データが短時
間には読み出せなくなり、ついには該データが消滅して
しまうので、ＮＭＯＳトランジスタＱＮ５を間欠的にオ
ンさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
ラッチ回路などのデータ保持回路に関するものである。

【０００２】

【従来の技術】近年、ＤＲＡＭ（dynamic random acces
s memory）、ＳＲＡＭ（static random access memory
）などの半導体記憶装置の大容量化が進むに従って、
その消費電力が増大する傾向にある。従来は、読み出し
動作時及び書き込み動作時の消費電力の低減に大きな努
力が払われてきた。ところが、特に携帯機器では半導体
記憶装置がバッテリーで駆動されるので、バッテリーの
寿命を延ばすためには、動作時の消費電力の低減のみな
らず待機時の消費電力の低減も重要である。

【０００３】Ｋ．Ｓａｓａｋｉｅｔａｌ.,“Ａ２
３ｎｓ４ＭｂＣＭＯＳＳＲＡＭｗｉｔｈ０．
５μＡＳｔａｎｄｂｙＣｕｒｒｅｎｔ”，ＩＳＳＣ
ＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅ
ｒｓ，Ｆｅｂ．１９９０，ｐｐ．１３０−１３１によれ
ば、ＳＲＡＭのメモリセルに必要なフリップフロップが
２個のＣＭＯＳインバータで構成される。２個のＮＭＯ
Ｓトランジスタの各々の負荷素子としてポリシリコンＰ
ＭＯＳトランジスタをそれぞれ採用することにより、ポ
リシリコン抵抗を負荷素子とする場合に比べて低スタン
バイ電流のＳＲＡＭが実現される。しかも、２層構造の
ポリシリコンＰＭＯＳトランジスタの採用により、メモ
リセルが小面積化される。

【０００４】上記のようにＳＲＡＭセルのフリップフロ
ップを単に２個のＣＭＯＳインバータで構成しても、Ｍ
ＯＳトランジスタのオフリーク電流が問題点として残
る。したがって、ＳＲＡＭの待機時消費電力の低減が十
分ではなかった。

【０００５】ＳＲＡＭの大容量化が進むに従って、オフ
リーク電流の総計は増大する傾向にある。また、電源の
低電圧化に応じてＭＯＳトランジスタのしきい値電圧を
引き下げる必要が生じるが、このしきい値電圧の引き下
げによっても個々のＭＯＳトランジスタのオフリーク電
流が増大する。そこで、特開平５−２１０９７６号や特
開平６−２９８３４号には、半導体記憶装置の周辺回路
に適用可能なＭＴ（ＭｕｌｔｉｐｌｅＴｈｒｅｓｈｏ
ｌｄ）−ＣＭＯＳ技術が提案されている。この技術は、
低いしきい値電圧を有するＭＯＳトランジスタと電源と
の間に高いしきい値電圧を有するＭＯＳトランジスタを
スイッチとして介在させ、待機時に該スイッチを開くよ
うにしたものである。トランジスタのオフリーク電流
は、スイッチを構成するＭＯＳトランジスタによって小
さい値に制限される。

【０００６】

【発明が解決しようとする課題】上記ＭＴ−ＣＭＯＳ技
術は、フリップフロップ型のメモリセルにおけるオフリ
ーク電流の低減を実現し得なかった。待機時のメモリセ
ルの中の保持データの消滅を防止できなかったからであ
る。

【０００７】本発明の目的は、フリップフロップ型のデ
ータ保持回路において、保持データの消滅を防止しなが
ら、待機時の消費電力を低減するように該データ保持回
路を構成するトランジスタのオフリーク電流を低減する
ことにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体記憶装置などの中のデータ保持回
路を構成するフリップフロップの２本の電源線のうちの
少なくとも１本の電源線を待機時に間欠的にフローティ
ング状態にすることとしたものである。

【０００９】例えば接地側の電源線がフローティング状
態になると、フリップフロップを構成するトランジスタ
のオフリーク電流に起因して該電源線が充電されるの
で、電源線電圧が持ち上げられる。この結果、トランジ
スタのオフリーク電流は減少する。ところが、接地側電
源線の電圧が上がり続けると、フリップフロップの保持
データが短時間には読み出せなくなり、ついには該デー
タが消滅してしまう。そこで、本発明では、待機時にフ
リップフロップの電源線を間欠的にフローティング状態
にすることとした。

【００１０】

【発明の実施の形態】図１は、本発明の実施例に係るＳ
ＲＡＭチップの構成を示している。図１のＳＲＡＭチッ
プは、メモリセルアレイ１０と、アドレスバッファ１１
と、ロウデコーダ１２と、コラムデコーダ及びアンプ
（センスアンプとライトアンプとを含む。）１３と、入
出力回路（Ｉ／Ｏ回路）１６とを有している。メモリセ
ルアレイ１０は、不図示のｍ×ｎ（ｍ，ｎは整数）個の
メモリセルと、ｍ本のワード線ＷＬと、ｎ対のビット線
ＢＬ，ＸＢＬとを有している。アドレスバッファ１１
は、外部アドレスＥＡを受け取り、ロウアドレスＲＡを
ロウデコーダ１２へ、コラムアドレスＣＡをコラムデコ
ーダ及びアンプ１３へそれぞれ供給する。ロウデコーダ
１２は、メモリセルアレイ１０のｍ本のワード線ＷＬの
中からロウアドレスＲＡに応じて選択した１本のワード
線の電圧を立ち上げる。ＳＲＡＭチップの読み出し動作
時には、コラムデコーダ及びアンプ１３は、ｍ×ｎ個の
メモリセルのうちロウデコーダ１２によって選択された
ワード線ＷＬに接続されたｎ個のメモリセルからビット
線ＢＬ，ＸＢＬに読み出されたｎビットのデータ信号の
中からコラムアドレスＣＡに応じて選択したｋ（ｋはｎ
より小さい整数）ビットのデータ信号を入出力回路１６
へ供給する。入出力回路１６に供給されたｋビットのデ
ータ信号は、データ端子ＤＩＯを介してチップ外部へ出
力される。また、ＳＲＡＭチップの書き込み動作時に
は、入出力回路１６は、データ端子ＤＩＯにチップ外部
から与えられたｋビットのデータ信号をコラムデコーダ
及びアンプ１３へ供給する。コラムデコーダ及びアンプ
１３に供給されたｋビットのデータ信号は、ロウデコー
ダ１２によって選択されたワード線ＷＬに接続された前
記ｎ個のメモリセルのうちのコラムアドレスＣＡに応じ
て選択されたｋ個のメモリセルにビット線ＢＬ，ＸＢＬ
を介して書き込まれるようになっている。

【００１１】図１のＳＲＡＭチップは、電圧制御回路１
４と、活性化回路１５とを更に有している。電圧制御回
路１４は、メモリセルアレイ１０の中の各メモリセルを
構成するフリップフロップの接地電源線の電圧、すなわ
ちセル電源線電圧ＶＣＮを制御するための回路である。
活性化回路１５は、チップセレクト信号ＣＳを受け取
り、アドレスバッファ１１、ロウデコーダ１２並びにコ
ラムデコーダ及びアンプ１３をそれぞれ活性化するため
の内部チップセレクト信号ＩＣＳを生成し、かつ電圧制
御回路１４の動作を制御するための活性化信号ＡＣＴを
生成するものである。

【００１２】図２は、図１中のメモリセルアレイ１０の
一部及び電圧制御回路１４の各々の内部構成を示してい
る。図２に示されるように、１本のワード線ＷＬにｎ個
のメモリセル２１が接続され、該ｎ個のメモリセル２１
の各々に１対のビット線ＢＬ，ＸＢＬが接続されてい
る。１対のビット線ＢＬ，ＸＢＬは、それぞれＰＭＯＳ
トランジスタＱＰ１，ＱＰ２を介して電源ＶＤＤに接続
されている。これら２個のＰＭＯＳトランジスタＱＰ
１，ＱＰ２はプリチャージ回路２２を構成するものであ
り、該ＰＭＯＳトランジスタＱＰ１，ＱＰ２の各々のゲ
ートにプリチャージ信号ＰＲＥが与えられる。各メモリ
セル２１は、２個のＰＭＯＳトランジスタＱＰ３，ＱＰ
４と、４個のＮＭＯＳトランジスタＱＮ１，ＱＮ２，Ｑ
Ｎ３，ＱＮ４とで構成されている。このうち、２個のＰ
ＭＯＳトランジスタＱＰ３，ＱＰ４と２個のＮＭＯＳト
ランジスタＱＮ３，ＱＮ４とは、１個のフリップフロッ
プを構成するように互いに接続されている。図２中のＮ
１及びＮ２は、それぞれ該フリップフロップの第１及び
第２の記憶ノードである。第１の記憶ノードＮ１はＮＭ
ＯＳトランジスタＱＮ１を介して一方のビット線ＢＬ
に、第２の記憶ノードＮ２はＮＭＯＳトランジスタＱＮ
２を介して他方のビット線ＸＢＬにそれぞれ接続され、
両ＮＭＯＳトランジスタＱＮ１，ＱＮ２の各々のゲート
はワード線ＷＬに接続されている。更に、ＰＭＯＳトラ
ンジスタＱＰ３，ＱＰ４の各々のソースは正電圧電源線
２３に、ＮＭＯＳトランジスタＱＮ３，ＱＮ４の各々の
ソースは接地電源線２４にそれぞれ接続されている。各
メモリセル２１の正電圧電源線２３は、電源ＶＤＤ（そ
の電圧は正である。）に直接接続されている。各メモリ
セル２１の接地電源線２４は、他のＮＭＯＳトランジス
タＱＮ５を介して電源ＶＳＳ（その電圧は接地電圧すな
わち０Ｖである。）に接続されている。このＮＭＯＳト
ランジスタＱＮ５は前記の電圧制御回路１４を構成する
ものであって、該ＮＭＯＳトランジスタＱＮ５のゲート
には活性化信号ＡＣＴが与えられる。接地電源線２４の
電圧は、電圧制御回路１４によって制御される前記セル
電源線電圧ＶＣＮである。

【００１３】図２の構成によれば、活性化信号ＡＣＴの
“Ｈ”レベルの期間はＮＭＯＳトランジスタＱＮ５がオ
ンするので接地電源線２４が電源ＶＳＳに接続され、活
性化信号ＡＣＴの“Ｌ”レベルの期間はＮＭＯＳトラン
ジスタＱＮ５がオフするので接地電源線２４が電源ＶＳ
Ｓから切り離される。図１に示すチップセレクト信号Ｃ
Ｓが“Ｌ”レベルに保持されるＳＲＡＭチップの待機時
には、活性化信号ＡＣＴが間欠的に“Ｌ”レベルにされ
る結果、接地電源線２４が間欠的にフローティング状態
になる。また、該ＳＲＡＭチップの待機時には、プリチ
ャージ信号ＰＲＥが“Ｌ”レベルを保持するので、ＰＭ
ＯＳトランジスタＱＰ１，ＱＰ２がオン状態を保持する
結果、両ビット線ＢＬ，ＸＢＬが“Ｈ”レベルにプリチ
ャージされる。更に、該ＳＲＡＭチップの待機時には、
ワード線ＷＬが“Ｌ”レベルを保持するので、ＮＭＯＳ
トランジスタＱＮ１，ＱＮ２がオフ状態を保持する。し
たがって、各メモリセル２１は、１ビットのデータを表
わす相補の電圧を第１及び第２の記憶ノードＮ１，Ｎ２
に保持する。例えば、第１の記憶ノードＮ１が“Ｌ”レ
ベル（電源ＶＳＳの電圧）を、第２の記憶ノードＮ２が
“Ｈ”レベル（電源ＶＤＤの電圧）をそれぞれ保持して
いるものと仮定すると、フリップフロップを構成する４
個のトランジスタＱＰ３，ＱＮ３，ＱＰ４，ＱＮ４の各
々の状態は、それぞれオフ、オン、オン、オフとなる。

【００１４】以上のとおり、ＳＲＡＭチップの待機時に
は、各メモリセル２１の中の４個のトランジスタ（上記
の例ではトランジスタＱＮ１，ＱＮ２，ＱＰ３，ＱＮ
４）がオフ状態を保持する。ところが、そのうちの３個
のトランジスタ（上記の例ではトランジスタＱＮ１，Ｑ
Ｐ３，ＱＮ４）にオフリーク電流が流れる。図２には、
３個のトランジスタＱＮ１，ＱＰ３，ＱＮ４の各々のチ
ャンネルを通して流れるオフリーク電流が、それぞれＩ
１、Ｉ２及びＩ３で示されている。これらのオフリーク
電流Ｉ１，Ｉ２，Ｉ３は、いずれも電源ＶＤＤから供給
されるものであって、ＳＲＡＭチップの待機時消費電力
の主原因となっている。図２に示すｎ個のメモリセル２
１のオフリーク電流の総量Ｉｔは、ｎ×（Ｉ１＋Ｉ２＋
Ｉ３）である。

【００１５】電圧制御回路１４を構成するＮＭＯＳトラ
ンジスタＱＮ５のオフ期間では、接地電源線２４に付く
浮遊容量がオフリーク電流の総量Ｉｔ＝ｎ×（Ｉ１＋Ｉ
２＋Ｉ３）によって充電される結果、セル電源線電圧Ｖ
ＣＮが電源ＶＳＳの電圧（０Ｖ）から徐々に浮き上がっ
ていく。ここに、ＮＭＯＳトランジスタＱＮ５のオフリ
ーク電流は電流総量Ｉｔに比して無視できるほど小さい
ものとする。

【００１６】図３は、ＮＭＯＳトランジスタＱＮ５がオ
フし続けた場合のセル電源線電圧ＶＣＮの経時変化を示
している。ＮＭＯＳトランジスタＱＮ５が時刻０にオン
状態からオフ状態に遷移すると、セル電源線電圧ＶＣＮ
は電源ＶＳＳの電圧（０Ｖ）から電源ＶＤＤの電圧に向
って徐々に上昇する。ただし、セル電源線電圧ＶＣＮの
上昇に起因してオフリーク電流Ｉ１，Ｉ２，Ｉ３が減少
するので、セル電源線電圧ＶＣＮの単位時間あたりの上
昇量は減少していく。ＮＭＯＳトランジスタＱＮ１のオ
フリーク電流Ｉ１が減少するのは、セル電源線電圧ＶＣ
Ｎの上昇にともなって第１の記憶ノードＮ１の保持電圧
すなわち該ＮＭＯＳトランジスタＱＮ１のソース電圧が
“Ｌ”レベルから徐々に持ち上げられる結果、該ＮＭＯ
ＳトランジスタＱＮ１のゲート・ソース間電圧が負にな
り、かつそのドレイン・ソース間電圧が小さくなるから
である。また、ＳＲＡＭチップの基板は電源ＶＳＳの電
圧に固定されているので、ＮＭＯＳトランジスタＱＮ１
のソース電圧が“Ｌ”レベル（電源ＶＳＳの電圧）から
持ち上げられると、ＮＭＯＳトランジスタＱＮ１のソー
スに対して基板に負のバイアス電圧が印加されたことと
等価になり、いわゆる基板バイアス効果によってＮＭＯ
ＳトランジスタＱＮ１のオフリーク電流Ｉ１が更に減少
する。ＰＭＯＳトランジスタＱＰ３のオフリーク電流Ｉ
２が減少するのは、セル電源線電圧ＶＣＮの上昇にとも
なって第１の記憶ノードＮ１の保持電圧すなわち該ＰＭ
ＯＳトランジスタＱＰ３のドレイン電圧が“Ｌ”レベル
から徐々に持ち上げられる結果、該ＰＭＯＳトランジス
タＱＰ３のドレイン・ソース間電圧の絶対値が小さくな
るからである。ＮＭＯＳトランジスタＱＮ４のオフリー
ク電流Ｉ３が減少するのは、セル電源線電圧ＶＣＮの上
昇にともなって該ＮＭＯＳトランジスタＱＮ４のソース
電圧が徐々に持ち上げられる結果、該ＮＭＯＳトランジ
スタＱＮ４のドレイン・ソース間電圧が小さくなるから
である。また、ＮＭＯＳトランジスタＱＮ４のソース電
圧が持ち上げられると、該ＮＭＯＳトランジスタＱＮ４
のソースに対して基板に負のバイアス電圧が印加された
ことと等価になり、基板バイアス効果によって該ＮＭＯ
ＳトランジスタＱＮ４のオフリーク電流Ｉ３が更に減少
する。以上のとおり、セル電源線電圧ＶＣＮの上昇に起
因してオフリーク電流Ｉ１，Ｉ２，Ｉ３がいずれも減少
する。なお、メモリセル２１の高速動作のためにＮＭＯ
ＳトランジスタＱＮ１のしきい値電圧を引き下げること
ができる。一般に、低いしきい値電圧を有するＭＯＳト
ランジスタのオフリーク電流は大きい。ところが、ＮＭ
ＯＳトランジスタＱＮ１のオフリーク電流Ｉ１は、セル
電源線電圧ＶＣＮの上昇時に該ＮＭＯＳトランジスタＱ
Ｎ１のゲート・ソース間電圧が負になることによって著
しく低減される。したがって、ＮＭＯＳトランジスタＱ
Ｎ１のしきい値電圧を引き下げてもかまわない。ＮＭＯ
ＳトランジスタＱＮ２についても同様である。

【００１７】図３に示すように、ＮＭＯＳトランジスタ
ＱＮ５がオフし続けると、セル電源線電圧ＶＣＮは時刻
Ｔｒに第１の限界電圧Ｖｒに達し、更に時刻Ｔｈに第２
の限界電圧Ｖｈ（Ｖｈ＞Ｖｒ）に達する。第２の記憶ノ
ードＮ２は“Ｈ”レベルを保持するのに対して、上記の
とおりセル電源線電圧ＶＣＮの上昇にともなって第１の
記憶ノードＮ１の保持電圧は“Ｌ”レベルから徐々に持
ち上げられる。第１の記憶ノードＮ１の保持電圧が第１
の限界電圧Ｖｒより高くなると、メモリセル２１に記憶
されたデータを一定時間内に読み出すことができなくな
る。また、第１の記憶ノードＮ１の保持電圧が第２の限
界電圧Ｖｈより高くなると、メモリセル２１に記憶され
たデータを二度と読み出すことができなくなる。これ
は、記憶データの消滅を意味する。そこで、本実施例で
は、ＳＲＡＭチップの待機時に、セル電源線電圧ＶＣＮ
が第１の限界電圧Ｖｒ又は第２の限界電圧Ｖｈに達する
たびにＮＭＯＳトランジスタＱＮ５をオンさせるよう
に、活性化信号ＡＣＴの“Ｈ”レベルの期間が設けられ
ている。つまり、ＳＲＡＭチップの待機時には活性化信
号ＡＣＴが間欠的に“Ｌ”レベルにされる。

【００１８】図４は、第１の限界電圧Ｖｒを基準にした
図１のＳＲＡＭチップの待機時の動作例を示している。
図４によれば、期間Ｔ１では活性化信号ＡＣＴが“Ｌ”
レベルであるから、ＮＭＯＳトランジスタＱＮ５がオフ
している。したがって、セル電源線電圧ＶＣＮは電源Ｖ
ＳＳの電圧（０Ｖ）から上昇し、オフリーク電流の総量
Ｉｔは最大電流量Ｉｍａｘから下降する。期間Ｔ１が終
る時点では、セル電源線電圧ＶＣＮが第１の限界電圧Ｖ
ｒに達し、オフリーク電流の総量Ｉｔが第１の限界電圧
Ｖｒに対応した電流量Ｉｒに達する。この時点から期間
Ｔ２が始まり、活性化信号ＡＣＴが“Ｈ”レベルにされ
る。これによりＮＭＯＳトランジスタＱＮ５がオンする
結果、セル電源線電圧ＶＣＮが電源ＶＳＳの電圧まで引
き戻されるとともに、オフリーク電流の総量Ｉｔは最大
電流量Ｉｍａｘまで引き戻される。以下、期間Ｔ１と期
間Ｔ２とが繰り返される。ＮＭＯＳトランジスタＱＮ５
がオンし続けるとオフリーク電流の総量Ｉｔが常に最大
電流量Ｉｍａｘとなるのに対して、図４によれば期間Ｔ
１にオフリーク電流の総量Ｉｔが低減されるので、ＳＲ
ＡＭチップの待機時消費電力が低減される。

【００１９】図５は、第２の限界電圧Ｖｈを基準にした
図１のＳＲＡＭチップの待機時の動作例を示している。
図５によれば、期間Ｔ１では活性化信号ＡＣＴが“Ｌ”
レベルであるから、ＮＭＯＳトランジスタＱＮ５がオフ
している。したがって、セル電源線電圧ＶＣＮは電源Ｖ
ＳＳの電圧（０Ｖ）から上昇し、オフリーク電流の総量
Ｉｔは最大電流量Ｉｍａｘから下降する。期間Ｔ１が終
る時点では、セル電源線電圧ＶＣＮが前記第１の限界電
圧Ｖｒより高い第２の限界電圧Ｖｈに達し、オフリーク
電流の総量Ｉｔが第２の限界電圧Ｖｈに対応した電流量
Ｉｈに達する。この時点から期間Ｔ２が始まり、活性化
信号ＡＣＴが“Ｈ”レベルにされる。これによりＮＭＯ
ＳトランジスタＱＮ５がオンする結果、セル電源線電圧
ＶＣＮが電源ＶＳＳの電圧まで引き戻されるとともに、
オフリーク電流の総量Ｉｔは最大電流量Ｉｍａｘまで引
き戻される。以下、期間Ｔ１と期間Ｔ２とが繰り返され
る。図５によれば、図４の場合に比べて長い期間にわた
ってオフリーク電流の総量Ｉｔが低減されるので、ＳＲ
ＡＭチップの待機時消費電力が更に低減される。ＳＲＡ
Ｍチップの待機時の中でもバッテリーバックアップ時の
ように、チップセレクト信号ＣＳが“Ｌ”レベルに固定
され、かつメモリセル２１の読み出し動作及び書き込み
動作が当分の間行なわれないことが判っている場合に
は、図５のような第２の限界電圧Ｖｈを基準にした動作
が適している。これに対して、チップセレクト信号ＣＳ
の変化に即座に対応してメモリセル２１の読み出し動作
又は書き込み動作を開始する必要がある場合には、図４
のような第１の限界電圧Ｖｒを基準にした動作が適して
いる。場合に応じた待機動作の使い分けが好ましい。

【００２０】なお、活性化信号ＡＣＴの周期、すなわち
期間Ｔ１と期間Ｔ２との長さの和は、これを一定に保つ
のが好ましい。図２中のメモリセル２１を構成する各ト
ランジスタのしきい値電圧の製造ばらつきや温度に起因
した変動を考慮すると、オフリーク電流総量の最大値Ｉ
ｍａｘに変動が生じることが分る。最大電流量Ｉｍａｘ
が大きい場合には、期間Ｔ１において、セル電源線電圧
ＶＣＮが電源ＶＳＳの電圧（０Ｖ）から急速に上昇する
結果、オフリーク電流総量Ｉｔが最大電流量Ｉｍａｘか
ら急速に下降する。これとは逆に最大電流量Ｉｍａｘが
小さい場合には、期間Ｔ１において、セル電源線電圧Ｖ
ＣＮが電源ＶＳＳの電圧（０Ｖ）から緩慢に上昇する結
果、オフリーク電流総量Ｉｔが最大電流量Ｉｍａｘから
緩慢に下降する。つまり、最大電流量Ｉｍａｘの大小に
かかわらず、オフリーク電流総量Ｉｔの平均値はほぼ一
定に保たれる。

【００２１】図６は、図１のＳＲＡＭチップの読み出し
シーケンスの例を示している。図６によれば、チップセ
レクト信号ＣＳの立ち上がりに同期して活性化信号ＡＣ
Ｔが立ち上げられ、その後にワード線ＷＬの電圧が立ち
上げられる。図２中のプリチャージ信号ＰＲＥは外部ア
ドレスＥＡの遷移に基づいて生成され、ビット線ＢＬ，
ＸＢＬのプリチャージが終るとプリチャージ信号ＰＲＥ
が“Ｈ”レベルにされる。“Ｈ”レベルの活性化信号Ａ
ＣＴに応答して電圧制御回路１４のＮＭＯＳトランジス
タＱＮ５がオンするので、セル電源線電圧ＶＣＮは電源
ＶＳＳの電圧まで引き下げられる。セル電源線電圧ＶＣ
Ｎが引き下げられることにより、第１及び第２の記憶ノ
ードＮ１，Ｎ２のうちの“Ｌ”レベルの浮き上がりが生
じていた一方の記憶ノードの電圧が引き下げられ、各メ
モリセル２１からビット線ＢＬ，ＸＢＬへの正確なデー
タの読み出しが保証される。読み出し動作の終了時に
は、チップセレクト信号ＣＳが“Ｌ”レベルに戻され
る。このチップセレクト信号ＣＳの立ち下がりに同期し
て活性化信号ＡＣＴが立ち下げられる結果、セル電源線
電圧ＶＣＮの上昇が始まる。なお、図４のような第１の
限界電圧Ｖｒを基準にした待機時動作を採用する場合に
は、ワード線ＷＬの電圧を立ち上げた後に活性化信号Ａ
ＣＴを立ち上げるようにしても、各メモリセル２１から
ビット線ＢＬ，ＸＢＬへの正確なデータの読み出しが達
成される。

【００２２】図７は、図１のＳＲＡＭチップの書き込み
シーケンスの例を示している。図７の書き込みシーケン
スは図６の読み出しシーケンスと同様であるので、前者
の詳細な説明は省略する。

【００２３】次に、図１中の活性化回路１５の４つの内
部構成例について説明する。ただし、活性化信号ＡＣＴ
を生成するための回路構成例のみを説明し、内部チップ
セレクト信号ＩＣＳを生成するための回路構成について
は説明を省略する。

【００２４】図８は、活性化回路１５の１つの内部構成
例を示している。図８において、３１は発振回路、３２
は波形整形回路、３３はＮＯＲ回路、３４はインバータ
である。発振回路３１は、チップセレクト信号ＣＳの論
理レベルの如何にかかわらず一定の周波数ｆを有する信
号を生成するものである。波形整形回路３２は、発振回
路３１によって生成された信号の波形を整形して得られ
たクロック信号ＣＬＫ（その周波数はｆである。）を、
ＮＯＲ回路３３の一方の入力へ供給する。ＮＯＲ回路３
３の他方の入力には、チップセレクト信号ＣＳが供給さ
れる。ＮＯＲ回路３３の出力は、インバータ３４によっ
て活性化信号ＡＣＴに変換される。

【００２５】図８の活性化回路１５によれば、チップセ
レクト信号ＣＳが“Ｌ”レベルに保持されるＳＲＡＭチ
ップの待機時には、ＮＯＲ回路３３の一方の入力、すな
わち周波数ｆのクロック信号ＣＬＫが“Ｈ”レベルから
“Ｌ”レベルへ、また“Ｌ”レベルから“Ｈ”レベルへ
と繰り返し遷移する。したがって、インバータ３４から
出力される活性化信号ＡＣＴは、クロック信号ＣＬＫの
周波数ｆに従って間欠的に“Ｌ”レベルとなる。ここ
に、該クロック信号ＣＬＫの周波数ｆは、図４中の期間
Ｔ１及びＴ２の長さ又は図５中の期間Ｔ１及びＴ２の長
さに応じて定められる。ＳＲＡＭチップの読み出し動作
時及び書き込み動作時には、ＮＯＲ回路３３及びインバ
ータ３４によって、チップセレクト信号ＣＳの立ち上が
りに同期して活性化信号ＡＣＴが立ち上げられる。

【００２６】図９は、活性化回路１５の他の内部構成例
を示している。図９の構成は、図８中の波形整形回路３
２とＮＯＲ回路３３の一方の入力との間に、レベル検知
回路３５と駆動回路３６とを挿入したものである。レベ
ル検知回路３５は、セル電源線電圧ＶＣＮが第１の限界
電圧Ｖｒ又は第２の限界電圧Ｖｈに達したことを示す
“Ｌ”アクティブの検知信号ＤＥＴを生成するものであ
る。生成された検知信号ＤＥＴは、駆動回路３６により
反転されたうえ、ＮＯＲ回路３３の一方の入力へ供給さ
れる。発振回路３１及び波形整形回路３２によって生成
されるクロック信号ＣＬＫは、周波数ｆ′を有する。レ
ベル検知回路３５は、該レベル検知回路３５自身の消費
電力低減のため、周波数ｆ′のクロック信号ＣＬＫの
“Ｌ”レベルの期間に限ってセル電源線電圧ＶＣＮの大
きさを判定するようになっている。

【００２７】図１０は、図９中のレベル検知回路３５の
内部構成を示している。図１０には、周波数ｆ′のクロ
ック信号ＣＬＫに従って基準電圧Ｖref2を間欠的に生成
するための基準電圧発生回路４１と、該生成された基準
電圧Ｖref2とセル電源線電圧ＶＣＮとを周波数ｆ′のク
ロック信号ＣＬＫに従って間欠的に比較するための比較
回路４２とが示されている。

【００２８】基準電圧発生回路４１は、１個のインバー
タ４３と、３個のＰＭＯＳトランジスタＱＰ２１，ＱＰ
２２，ＱＰ２３と、３個のＮＭＯＳトランジスタＱＮ２
１，ＱＮ２２，ＱＮ２３と、２個のキャパシタＣ１，Ｃ
２とで構成されている。このうち、２個のトランジスタ
ＱＰ２１，ＱＮ２１は第１のスイッチを、他の２個のト
ランジスタＱＰ２２，ＱＮ２２は第２のスイッチを、更
に他の２個のトランジスタＱＰ３２，ＱＮ３２は第３の
スイッチをそれぞれ構成している。トランジスタＱＰ２
１，ＱＮ２１で構成された第１のスイッチは、電源ＶＤ
Ｄと基準電圧Ｖref1のノードとの間に介在し、クロック
信号ＣＬＫの“Ｌ”レベルの期間に閉じかつクロック信
号ＣＬＫの“Ｈ”レベルの期間に開くように制御され
る。トランジスタＱＰ２２，ＱＮ２２で構成された第２
のスイッチは、基準電圧Ｖref1のノードと基準電圧Ｖre
f2のノードとの間に介在し、クロック信号ＣＬＫの
“Ｌ”レベルの期間に開きかつクロック信号ＣＬＫの
“Ｈ”レベルの期間に閉じるように制御される。トラン
ジスタＱＰ２３，ＱＮ２３で構成された第３のスイッチ
は、基準電圧Ｖref2のノードと電源ＶＳＳとの間に介在
し、クロック信号ＣＬＫの“Ｌ”レベルの期間に閉じか
つクロック信号ＣＬＫの“Ｈ”レベルの期間に開くよう
に制御される。基準電圧Ｖref1のノードと電源ＶＳＳと
の間にはキャパシタＣ１が、基準電圧Ｖref2のノードと
電源ＶＳＳとの間には他のキャパシタＣ２がそれぞれ介
在している。

【００２９】比較回路４２は、２個のＰＭＯＳトランジ
スタＱＰ２４，ＱＰ２５と、３個のＮＭＯＳトランジス
タＱＮ２４，ＱＮ２５，ＱＮ２６とで構成されている。
このうち、４個のトランジスタＱＰ２４，ＱＰ２５，Ｑ
Ｎ２４，ＱＮ２５は、電源ＶＤＤに接続された周知の比
較回路を構成するように互いに接続されている。ＮＭＯ
ＳトランジスタＱＮ２４のゲートには基準電圧Ｖref2
が、ＮＭＯＳトランジスタＱＮ２５のゲートにはセル電
源線電圧ＶＣＮがそれぞれ印加される。ＰＭＯＳトラン
ジスタＱＰ２５とＮＭＯＳトランジスタＱＮ２５との接
続ノードは、検知信号ＤＥＴを出力するためのノードで
ある。図１０に示された比較回路４２の特徴は、ＮＭＯ
ＳトランジスタＱＮ２４のソースとＮＭＯＳトランジス
タＱＮ２５のソースとの接続ノードと電源ＶＳＳとの間
に、ＮＭＯＳトランジスタＱＮ２６を介在させた点にあ
る。このＮＭＯＳトランジスタＱＮ２６のゲートには、
クロック信号ＣＬＫが供給される。

【００３０】図１１は、図１０のレベル検知回路３５の
動作を示している。図１１によれば、期間ｔ１ではクロ
ック信号ＣＬＫが“Ｌ”レベルである。クロック信号Ｃ
ＬＫが“Ｌ”レベルである間は、基準電圧発生回路４１
において、トランジスタＱＰ２１，ＱＮ２１で構成され
た第１のスイッチは閉じ、トランジスタＱＰ２２，ＱＮ
２２で構成された第２のスイッチは開き、かつトランジ
スタＱＰ３２，ＱＮ３２で構成された第３のスイッチは
閉じる。したがって、一方のキャパシタＣ１は電源ＶＤ
Ｄの電圧まで充電され、他方のキャパシタＣ２は電源Ｖ
ＳＳの電圧（０Ｖ）まで放電される。つまり、期間ｔ１
では、第１及び第２の基準電圧Ｖref1，Ｖref2は、Ｖref1＝ＶＤＤＶref2＝ＶＳＳ（＝０Ｖ）でそれぞれ表わされる電圧となる。期間ｔ２ではクロッ
ク信号ＣＬＫが“Ｈ”レベルである。クロック信号ＣＬ
Ｋが“Ｈ”レベルになると、トランジスタＱＰ２１，Ｑ
Ｎ２１で構成された第１のスイッチは開き、トランジス
タＱＰ２２，ＱＮ２２で構成された第２のスイッチは閉
じ、かつトランジスタＱＰ３２，ＱＮ３２で構成された
第３のスイッチは開く。したがって、期間ｔ２では、２
個のキャパシタＣ１，Ｃ２の間で電荷の再配分が生じる
結果、第１及び第２の基準電圧Ｖref1，Ｖref2は、Ｖref1＝Ｖref2＝｛１／（１＋ｒ）｝ＶＤＤで表わされる電圧となる。ここに、ｒ＝Ｃ２／Ｃ１，Ｖ
ＳＳ＝０Ｖである。この期間ｔ２における第２の基準電
圧Ｖref2が第１の限界電圧Ｖｒ又は第２の限界電圧Ｖｈ
（図３参照）に一致するように、２個のキャパシタＣ
１，Ｃ２の静電容量の比ｒが設定される。比較回路４２
の中のＮＭＯＳトランジスタＱＮ２６は、期間ｔ１では
オフし、期間ｔ２ではオンする。したがって、比較回路
４２は、期間ｔ２に限ってセル電源線電圧ＶＣＮと基準
電圧Ｖref2とを比較し、セル電源線電圧ＶＣＮが基準電
圧Ｖref2すなわち第１の限界電圧Ｖｒ又は第２の限界電
圧Ｖｈに達した場合に“Ｌ”レベルの検知信号ＤＥＴを
生成する。

【００３１】さて、図１０中の基準電圧発生回路４１を
周知の抵抗分圧形式の基準電圧発生回路に置き換える
と、基準電圧発生回路の中で電源ＶＤＤから電源ＶＳＳ
へ向って常に電流が流れる結果、基準電圧発生回路が常
に電力を消費する。図１０の比較回路４２の中のＮＭＯ
ＳトランジスタＱＮ２４のソースとＮＭＯＳトランジス
タＱＮ２５のソースとを電源ＶＳＳに直結した場合に
も、比較回路の中で電源ＶＤＤから電源ＶＳＳへ向って
常に電流が流れる結果、比較回路が常に電力を消費す
る。これに対して、図１０のレベル検知回路３５によれ
ば、基準電圧発生回路４１は期間ｔ１のうちのキャパシ
タＣ１の充電期間に限って電力を消費し、比較回路４２
は期間ｔ２に限って電力を消費する。つまり、期間ｔ１
のうちのキャパシタＣ１の充電期間以外の期間では、基
準電圧発生回路４１及び比較回路４２のいずれも電力を
消費しない。したがって、図１０のレベル検知回路３５
によれば、該レベル検知回路３５における消費電力が低
減される。

【００３２】図１２は、活性化回路１５の更に他の内部
構成例を示している。図１２において、３１ａは第１の
発振回路、３１ｂは第２の発振回路、３２ａは波形整形
及び切替回路、３３はＮＯＲ回路、３４はインバータで
ある。第１の発振回路３１ａは、図４中の期間Ｔ１及び
Ｔ２の長さに応じて定められた一定の周波数ｆ１を有す
る信号を生成するものである。第２の発振回路３１ｂ
は、図５中の期間Ｔ１及びＴ２の長さに応じて定められ
た一定の周波数ｆ２を有する信号を生成するものであ
る。波形整形及び切替回路３２ａは、モード切替信号Ｍ
ＯＤの論理レベルに応じて、第１の発振回路３１ａによ
って生成された周波数ｆ１の信号及び第２の発振回路３
１ｂによって生成された周波数ｆ２の信号のうちのいず
れかの信号の波形を整形して得られたクロック信号ＣＬ
Ｋ（その周波数はｆ１又はｆ２である。）を、ＮＯＲ回
路３３の一方の入力へ供給する。ＮＯＲ回路３３の他方
の入力には、チップセレクト信号ＣＳが供給される。Ｎ
ＯＲ回路３３の出力は、インバータ３４によって活性化
信号ＡＣＴに変換される。

【００３３】図１２の活性化回路１５によれば、図４の
ような第１の限界電圧Ｖｒを基準にした待機時動作と、
図５のような第２の限界電圧Ｖｈを基準にした待機時動
作との使い分けが容易に行なえる。

【００３４】図１３は、活性化回路１５の更に他の内部
構成例を示している。図１３において、３１ｃは発振回
路、３２は波形整形回路、３５ａは第１のレベル検知回
路、３５ｂは第２のレベル検知回路、３６は駆動回路、
３３はＮＯＲ回路、３４はインバータである。発振回路
３１ｃは、モード切替信号ＭＯＤの論理レベルに応じて
異なる周波数ｆ１′又はｆ２′（ｆ１′＞ｆ２′）を有
する信号を生成するものである。波形整形回路３２は、
発振回路３１ｃによって生成された信号の波形を整形し
て得られたクロック信号ＣＬＫ（その周波数はｆ１′又
はｆ２′である。）を、第１及び第２のレベル検知回路
３５ａ，３５ｂへ供給する。具体的には、周波数ｆ２′
のクロック信号ＣＬＫの“Ｌ”レベルの期間は、周波数
ｆ１′のクロック信号ＣＬＫの“Ｌ”レベルの期間より
長くなっている。第１及び第２のレベル検知回路３５
ａ，３５ｂは、モード切替信号ＭＯＤの論理レベルに応
じていずれか一方のみが動作するように構成されてい
る。第１のレベル検知回路３５ａは、セル電源線電圧Ｖ
ＣＮが第１の限界電圧Ｖｒに達したことを示す検知信号
を周波数ｆ１′のクロック信号ＣＬＫに従って生成する
ものである。第２のレベル検知回路３５ｂは、セル電源
線電圧ＶＣＮが第２の限界電圧Ｖｈに達したことを示す
検知信号を周波数ｆ２′のクロック信号ＣＬＫに従って
生成するものである。これら第１及び第２のレベル検知
回路３５ａ，３５ｂの各々の内部構成は、図１０に示さ
れた構成とほぼ同様である。第１及び第２のレベル検知
回路３５ａ，３５ｂのうちのいずれかで生成された検知
信号は、駆動回路３６を介してＮＯＲ回路３３の一方の
入力へ供給される。ＮＯＲ回路３３の他方の入力には、
チップセレクト信号ＣＳが供給される。ＮＯＲ回路３３
の出力は、インバータ３４によって活性化信号ＡＣＴに
変換される。

【００３５】図１３の活性化回路１５によれば、第１の
レベル検知回路３５ａを用いた図４のような第１の限界
電圧Ｖｒを基準にした待機時動作と、第２のレベル検知
回路３５ｂを用いた図５のような第２の限界電圧Ｖｈを
基準にした待機時動作との使い分けが容易に行なえる。
しかも、この待機時動作の使い分けに応じて、第２のレ
ベル検知回路３５ｂにおける電力の非消費期間が第１の
レベル検知回路３５ａの場合に比べて延長されるよう
に、発振回路３１ｃによりクロック信号ＣＬＫの周波数
が変更される。なお、モード切替信号ＭＯＤの論理レベ
ルの如何にかかわらず一定の周波数を有する信号を生成
するように発振回路３１ｃを構成してもよい。

【００３６】なお、図２中の接地電源線２４を待機時に
間欠的にフローティング状態にする代わりに、該接地電
源線２４と電源ＶＳＳとの間に一定のインピーダンスを
有する素子を介在させてもよい。該インピーダンス素子
は、セル電源線電圧ＶＣＮの浮き上がり幅を所定の範囲
内に制限するはたらきを有する。

【００３７】図１４は、本発明の他の実施例に係るＳＲ
ＡＭチップの構成を示している。図１４のＳＲＡＭチッ
プは、４個のブロック（ＢＬＫ０〜ＢＬＫ３）１２１〜
１２４と、アドレスバッファ１１１と、活性化回路１１
５と、入出力回路（Ｉ／Ｏ回路）１１６とを有してい
る。４個のブロック１２１〜１２４の各々は、図１のＳ
ＲＡＭチップと同様に、メモリセルアレイと、ロウデコ
ーダと、コラムデコーダ及びアンプ（センスアンプとラ
イトアンプとを含む。）と、セル電源線電圧ＶＣＮを制
御するためのＮＭＯＳトランジスタ（図２参照）で構成
された電圧制御回路とを有している。アドレスバッファ
１１１は、外部アドレスＥＡを受け取り、ロウアドレス
ＲＡ及びコラムアドレスＣＡを４個のブロック１２１〜
１２４へ、２ビットのブロックアドレスＢＡを活性化回
路１１５へそれぞれ供給する。入出力回路１１６は、４
個のブロック１２１〜１２４とデータ端子ＤＩＯとの間
に介在している。活性化回路１１５は、チップセレクト
信号ＣＳとブロックアドレスＢＡとを受け取り、アドレ
スバッファ１１１を活性化するための内部チップセレク
ト信号ＩＣＳを生成し、４個のブロック１２１〜１２４
の各々の中のロウデコーダ並びにコラムデコーダ及びア
ンプをそれぞれ活性化するための内部チップセレクト信
号ＩＣＳ０〜ＩＣＳ３を生成し、かつ４個のブロック１
２１〜１２４の各々の中の電圧制御回路の動作をそれぞ
れ制御するための活性化信号ＡＣＴ０〜ＡＣＴ３を生成
するものである。

【００３８】図１５は、図１４中の活性化回路１１５の
内部構成例を示している。ただし、ここでは活性化信号
ＡＣＴ０〜ＡＣＴ３を生成するための回路構成例のみを
説明し、内部チップセレクト信号ＩＣＳ及びＩＣＳ０〜
ＩＣＳ３を生成するための回路構成については説明を省
略する。図１５において、１３１は発振回路、１３２は
波形整形回路、１３３ａ〜１３３ｄはＮＯＲ回路、１３
４ａ〜１３４ｄはインバータ、１４１はデコーダ、１４
２ａ〜１４２ｄはＡＮＤ回路である。発振回路１３１
は、チップセレクト信号ＣＳの論理レベルの如何にかか
わらず一定の周波数ｆを有する信号を生成するものであ
る。波形整形回路１３２は、発振回路１３１によって生
成された信号の波形を整形して得られたクロック信号Ｃ
ＬＫ（その周波数はｆである。）を、４個のＮＯＲ回路
１３３ａ〜１３３ｄの各々の一方の入力へ供給する。デ
コーダ１４１は、与えられた２ビットのブロックアドレ
スＢＡをデコードするものである。該デコーダ１４１の
４個のデコード出力は、４個のＡＮＤ回路１４２ａ〜１
４２ｄの各々の一方の入力へ供給される。該４個のＡＮ
Ｄ回路１４２ａ〜１４２ｄの各々の他方の入力には、チ
ップセレクト信号ＣＳが供給される。該４個のＡＮＤ回
路１４２ａ〜１４２ｄの各々の出力は、前記４個のＮＯ
Ｒ回路１３３ａ〜１３３ｄの各々の他方の入力へ供給さ
れる。該４個のＮＯＲ回路１３３ａ〜１３３ｄの各々の
出力は、４個のインバータ１３４ａ〜１３４ｄによって
それぞれ活性化信号ＡＣＴ０〜ＡＣＴ３に変換される。

【００３９】チップセレクト信号ＣＳが“Ｌ”レベルに
保持される図１４のＳＲＡＭチップの待機時には、図１
５中の４個のＮＯＲ回路１３３ａ〜１３３ｄの各々の一
方の入力、すなわち周波数ｆのクロック信号ＣＬＫが
“Ｈ”レベルから“Ｌ”レベルへ、また“Ｌ”レベルか
ら“Ｈ”レベルへと繰り返し遷移する。したがって、４
個のインバータ１３４ａ〜１３４ｄから出力される活性
化信号ＡＣＴ０〜ＡＣＴ３は、クロック信号ＣＬＫの周
波数ｆに従って間欠的にかつ同時に“Ｌ”レベルとな
る。これにより、４個のブロック１２１〜１２４の各々
においてメモリセルを構成するフリップフロップの接地
電源線が間欠的にフローティング状態にされる結果、該
ＳＲＡＭチップの待機時消費電力が低減される。

【００４０】図１４のＳＲＡＭチップの読み出し動作時
及び書き込み動作時には、ブロックアドレスＢＡに応じ
て図１５中の４個のＡＮＤ回路１４２ａ〜１４２ｄのう
ちの１個のＡＮＤ回路のみがデコーダ１４１により選択
される。そして、４個のＮＯＲ回路１３３ａ〜１３３ｄ
のうち、デコーダ１４１により選択された１個のＡＮＤ
回路に対応した１個のＮＯＲ回路の入力のみに、チップ
セレクト信号ＣＳの立ち上がりに同期した“Ｈ”レベル
の信号が供給される。したがって、４個の活性化信号Ａ
ＣＴ０〜ＡＣＴ３のうちのブロックアドレスＢＡに応じ
て選択された１個の活性化信号のみが、チップセレクト
信号ＣＳの立ち上がりに同期して立ち上げられる。これ
により、４個のブロック１２１〜１２４のうち実際にア
クセスされる１個のブロックのみのセル電源線電圧ＶＣ
Ｎが電源ＶＳＳの電圧まで引き下げられる。つまり、残
り３個のアクセスされないブロックのセル電源線電圧Ｖ
ＣＮは上昇し続け、オフリーク電流が長時間にわたって
低減される。

【００４１】なお、図１５中の発振回路１３１及び波形
整形回路１３２で構成された部分は、図９、図１２又は
図１３の中の対応部分のように変形することができる。

【００４２】図１６は、図２中の電圧制御回路１４の変
形例を示している。図１６によれば、各メモリセル２１
の接地電源線２４がＮＭＯＳトランジスタＱＮ５を介し
て電源ＶＳＳに接続されているだけでなく、各メモリセ
ル２１の正電圧電源線２３がＰＭＯＳトランジスタＱＰ
５を介して電源ＶＤＤに接続されている。両トランジス
タＱＰ５，ＱＮ５は正電圧電源線２３及び接地電源線２
４の各々の電圧すなわちセル電源線電圧ＶＣＰ及びＶＣ
Ｎを同時に制御するための電圧制御回路１４を構成する
ものであって、ＰＭＯＳトランジスタＱＰ５のゲートに
は第１の活性化信号ＡＣＴＰが、ＮＭＯＳトランジスタ
ＱＮ５のゲートには第２の活性化信号ＡＣＴＮがそれぞ
れ与えられる。

【００４３】図１６の構成によれば、ＳＲＡＭチップの
待機時には、第１及び第２の活性化信号ＡＣＴＰ，ＡＣ
ＴＮが間欠的にそれぞれ“Ｈ”レベル、“Ｌ”レベルに
される結果、正電圧電源線２３及び接地電源線２４がと
もに間欠的にフローティング状態になる。これにより、
各メモリセル２１の中のＰＭＯＳトランジスタＱＰ３又
はＱＰ４においても基板バイアス効果が発揮され、各メ
モリセル２１の中のオフリーク電流の低減効果、ひいて
はＳＲＡＭチップの待機時消費電力の低減効果が図２の
場合に比べて更に大きくなる。なお、図１６中のＮＭＯ
ＳトランジスタＱＮ５の配設を省略して、接地電源線２
４を電源ＶＳＳに直結してもよい。

【００４４】以上説明してきたとおり、上記各実施例に
よれば、各メモリセル２１のフリップフロップを構成す
るトランジスタのオフリーク電流が回路構成の工夫によ
って低減され、ひいてはＳＲＡＭチップの待機時消費電
力が低減される。また、トランジスタのオフリーク電流
が低減されることから、各トランジスタのしきい値電圧
の引き下げが可能になる。したがって、高速かつ低消費
電力のＳＲＡＭチップを容易に実現できる。つまり、携
帯機器におけるバッテリー駆動に適した高速ＳＲＡＭを
提供できる。

【００４５】なお、図４に示したＳＲＡＭチップの待機
時の動作例ではセル電源線電圧ＶＣＮが第１の限界電圧
Ｖｒに達する毎に該セル電源線電圧ＶＣＮを電源ＶＳＳ
の電圧（０Ｖ）まで引き戻すこととしていたが、第１の
限界電圧Ｖｒと電源ＶＳＳの電圧との間のある電源電圧
（正の電圧）までセル電源線電圧ＶＣＮを引き戻すこと
としてもよい。これにより、各メモリセルの中のオフリ
ーク電流の低減効果、ひいてはＳＲＡＭチップの待機時
消費電力の低減効果が更に大きくなる。第２の限界電圧
Ｖｈを基準にした図５の待機時動作例についても同様で
ある。

【００４６】さて、以上の各実施例はＳＲＡＭチップへ
の本発明の適用例に関するものであった。ただし、本発
明は、単独のメモリチップに限らず、エンベッデッドメ
モリ、例えばマイクロプロセッサに内蔵されたメモリコ
アにも適用可能である。

【００４７】図１７は、ある半導体集積回路の中のラッ
チ回路への本発明の適用例を示している。図１７のラッ
チ回路は、データを保持するためのラッチセル５１と、
セル電源線電圧ＶＣＰ，ＶＣＮを制御するための電圧制
御回路５２と、相補の内部クロック信号ＬＣＫ，ＸＬＣ
Ｋを生成するための内部クロック生成回路５３とを有し
ている。ラッチセル５１及び内部クロック生成回路５３
は、正電圧電源線５４と、接地電源線５５とを共有す
る。正電圧電源線５４はＰＭＯＳトランジスタＱＰ３６
を介して電源ＶＤＤ（その電圧は正である。）に、接地
電源線５５はＮＭＯＳトランジスタＱＮ３６を介して電
源ＶＳＳ（その電圧は接地電圧すなわち０Ｖである。）
にそれぞれ接続されている。両トランジスタＱＰ３６，
ＱＮ３６は正電圧電源線５４及び接地電源線５５の各々
の電圧すなわちセル電源線電圧ＶＣＰ及びＶＣＮを同時
に制御するための電圧制御回路５２を構成するものであ
って、ＰＭＯＳトランジスタＱＰ３６のゲートには第１
の活性化信号ＡＣＴＰが、ＮＭＯＳトランジスタＱＮ３
６のゲートには第２の活性化信号ＡＣＴＮがそれぞれ与
えられる。

【００４８】ラッチセル５１は、５個のＰＭＯＳトラン
ジスタＱＰ３１，ＱＰ３２，ＱＰ３３，ＱＰ３４，ＱＰ
３５と、５個のＮＭＯＳトランジスタＱＮ３１，ＱＮ３
２，ＱＮ３３，ＱＮ３４，ＱＮ３５とで構成されてい
る。このうち、２個のＰＭＯＳトランジスタＱＰ３１，
ＱＰ３２と、２個のＮＭＯＳトランジスタＱＮ３２，Ｑ
Ｎ３１とで直列回路が構成され、該直列回路が正電圧電
源線５４と接地電源線５５との間に接続されている。１
個のインバータを構成するＰＭＯＳトランジスタＱＰ３
２及びＮＭＯＳトランジスタＱＮ３２の各々のゲートに
は入力信号ＩＮが与えられる。ＰＭＯＳトランジスタＱ
Ｐ３１のゲートには内部クロック信号ＸＬＣＫが、ＮＭ
ＯＳトランジスタＱＮ３１のゲートには内部クロック信
号ＬＣＫがそれぞれ与えられる。また、２個のＰＭＯＳ
トランジスタＱＰ３３，ＱＰ３４と、２個のＮＭＯＳト
ランジスタＱＮ３４，ＱＮ３３とで直列回路が構成さ
れ、該直列回路が両電源ＶＤＤ及びＶＳＳの間に接続さ
れている。ＰＭＯＳトランジスタＱＰ３４とＮＭＯＳト
ランジスタＱＮ３４との接続点には、ＰＭＯＳトランジ
スタＱＰ３２とＮＭＯＳトランジスタＱＮ３２とで構成
されたインバータの出力が与えられる。ＰＭＯＳトラン
ジスタＱＰ３３のゲートには内部クロック信号ＬＣＫ
が、ＮＭＯＳトランジスタＱＮ３３のゲートには内部ク
ロック信号ＸＬＣＫがそれぞれ与えられる。更に、ＰＭ
ＯＳトランジスタＱＰ３５と、ＮＭＯＳトランジスタＱ
Ｎ３５とで直列回路が構成され、該直列回路が正電圧電
源線５４と接地電源線５５との間に接続されている。２
個のＰＭＯＳトランジスタＱＰ３４，ＱＰ３５と２個の
ＮＭＯＳトランジスタＱＮ３４，ＱＮ３５とは、１個の
フリップフロップを構成するように互いに接続されてい
る。ＰＭＯＳトランジスタＱＰ３５とＮＭＯＳトランジ
スタＱＮ３５との接続点は、ラッチセル５１の出力信号
ＯＵＴを供給する。

【００４９】内部クロック生成回路５３は、５個のＰＭ
ＯＳトランジスタＱＰ４１，ＱＰ４２，ＱＰ４３，ＱＰ
４４，ＱＰ４５と、５個のＮＭＯＳトランジスタＱＮ４
１，ＱＮ４２，ＱＮ４３，ＱＮ４４，ＱＮ４５とで構成
された回路であって、外部クロック信号ＣＫと、相補の
スタンバイ信号ＳＢＹ，ＸＳＢＹとを受け取るようにな
っている。このうち、２個のＰＭＯＳトランジスタＱＰ
４１，ＱＰ４２と、２個のＮＭＯＳトランジスタＱＮ４
２，ＱＮ４１とで直列回路が構成され、該直列回路が正
電圧電源線５４と接地電源線５５との間に接続されてい
る。ＰＭＯＳトランジスタＱＰ４２及びＮＭＯＳトラン
ジスタＱＮ４２は、内部クロック信号ＸＬＣＫを供給す
るための第１のインバータを構成するものであって、該
両トランジスタの各々のゲートには外部クロック信号Ｃ
Ｋが与えられる。ＰＭＯＳトランジスタＱＰ４１のゲー
トにはスタンバイ信号ＸＳＢＹが、ＮＭＯＳトランジス
タＱＮ４１のゲートにはスタンバイ信号ＳＢＹがそれぞ
れ与えられる。また、２個のＰＭＯＳトランジスタＱＰ
４３，ＱＰ４４と、２個のＮＭＯＳトランジスタＱＮ４
４，ＱＮ４３とで直列回路が構成され、該直列回路が正
電圧電源線５４と接地電源線５５との間に接続されてい
る。ＰＭＯＳトランジスタＱＰ４４及びＮＭＯＳトラン
ジスタＱＮ４４は、内部クロック信号ＬＣＫを供給する
ための第２のインバータを構成するものであって、該両
トランジスタの各々のゲートには第１のインバータから
供給された内部クロック信号ＸＬＣＫが与えられる。Ｐ
ＭＯＳトランジスタＱＰ４３のゲートにはスタンバイ信
号ＸＳＢＹが、ＮＭＯＳトランジスタＱＮ４３のゲート
にはスタンバイ信号ＳＢＹがそれぞれ与えられる。更
に、図１７のラッチ回路を備えた半導体集積回路の待機
時に内部クロック信号ＸＬＣＫの電圧を電源ＶＤＤの電
圧に固定するように、電源ＶＤＤと内部クロック信号Ｘ
ＬＣＫの信号線との間にＰＭＯＳトランジスタＱＰ４５
が接続されている。また、該半導体集積回路の待機時に
内部クロック信号ＬＣＫの電圧を電源ＶＳＳの電圧に固
定するように、内部クロック信号ＬＣＫの信号線と電源
ＶＳＳとの間にＮＭＯＳトランジスタＱＮ４５が接続さ
れている。ＰＭＯＳトランジスタＱＰ４５のゲートには
スタンバイ信号ＳＢＹが、ＮＭＯＳトランジスタＱＮ４
５のゲートにはスタンバイ信号ＸＳＢＹがそれぞれ与え
られる。

【００５０】図１７において、ラッチセル５１の中のＰ
ＭＯＳトランジスタＱＰ３４及びＮＭＯＳトランジスタ
ＱＮ３４と、電圧制御回路５２を構成するＰＭＯＳトラ
ンジスタＱＰ３６及びＮＭＯＳトランジスタＱＮ３６
と、内部クロック生成回路５３の中のＰＭＯＳトランジ
スタＱＰ４５及びＮＭＯＳトランジスタＱＮ４５とは、
いずれも高いしきい値電圧を有するトランジスタであ
る。これらを除く他のＭＯＳトランジスタは、いずれも
低いしきい値電圧を有するトランジスタである。

【００５１】図１７のラッチ回路の動作時には、電圧制
御回路５２を構成するＰＭＯＳトランジスタＱＰ３６及
びＮＭＯＳトランジスタＱＮ３６がいずれもオンするよ
うに、第１の活性化信号ＡＣＴＰが“Ｌ”レベルに、第
２の活性化信号ＡＣＴＮが“Ｈ”レベルにそれぞれ設定
される。したがって、正電圧電源線５４が電源ＶＤＤ
に、接地電源線５５が電源ＶＳＳにそれぞれ接続され
る。また、該ラッチ回路の動作時には、内部クロック生
成回路５３において、２個のＰＭＯＳトランジスタＱＰ
４１，ＱＰ４３及び２個のＮＭＯＳトランジスタＱＮ４
１，ＱＮ４３がいずれもオンし、かつＰＭＯＳトランジ
スタＱＰ４５及びＮＭＯＳトランジスタＱＮ４５がいず
れもオフするように、スタンバイ信号ＸＳＢＹが“Ｌ”
レベルに、スタンバイ信号ＳＢＹが“Ｈ”レベルにそれ
ぞれ設定される。したがって、外部クロック信号ＣＫに
同期した相補の内部クロック信号ＬＣＫ，ＸＬＣＫが、
ラッチセル５１へ供給される。この際、２個のＰＭＯＳ
トランジスタＱＰ４２，ＱＰ４４と、２個のＮＭＯＳト
ランジスタＱＮ４２，ＱＮ４４との各々のしきい値電圧
が低いので、内部クロック信号ＬＣＫ，ＸＬＣＫは外部
クロック信号ＣＫに高速に追従する。ラッチセル５１
は、内部クロック信号ＬＣＫの立ち上がりに同期して、
かつ入力信号ＩＮの論理レベルに応じて、出力信号ＯＵ
Ｔの論理レベルを更新する。この際、４個のＰＭＯＳト
ランジスタＱＰ３１，ＱＰ３２，ＱＰ３３，ＱＰ３５
と、４個のＮＭＯＳトランジスタＱＮ３１，ＱＮ３２，
ＱＮ３３，ＱＮ３５との各々のしきい値電圧が低いの
で、内部クロック信号ＬＣＫの立ち上がり遷移から出力
信号ＯＵＴの遷移までの遅延はごくわずかである。各々
高いしきい値電圧を有するＰＭＯＳトランジスタＱＰ３
４及びＮＭＯＳトランジスタＱＮ３４が出力信号ＯＵＴ
の高速確定を阻害することはない。そして、内部クロッ
ク信号ＬＣＫが“Ｌ”レベルになっても、２個のＰＭＯ
ＳトランジスタＱＰ３４，ＱＰ３５と２個のＮＭＯＳト
ランジスタＱＮ３４，ＱＮ３５とで構成されたフリップ
フロップが、出力信号ＯＵＴの論理レベルを保持するよ
うにはたらく。

【００５２】待機時には、第１及び第２の活性化信号Ａ
ＣＴＰ，ＡＣＴＮが間欠的にそれぞれ“Ｈ”レベル、
“Ｌ”レベルにされる結果、正電圧電源線５４及び接地
電源線５５がともに間欠的にフローティング状態にな
る。一方、該ラッチ回路の待機時には、内部クロック生
成回路５３において、２個のＰＭＯＳトランジスタＱＰ
４１，ＱＰ４３及び２個のＮＭＯＳトランジスタＱＮ４
１，ＱＮ４３がいずれもオフし、かつＰＭＯＳトランジ
スタＱＰ４５及びＮＭＯＳトランジスタＱＮ４５がいず
れもオンするように、スタンバイ信号ＸＳＢＹが“Ｈ”
レベルに、スタンバイ信号ＳＢＹが“Ｌ”レベルにそれ
ぞれ設定される。したがって、内部クロック信号ＸＬＣ
Ｋの電圧は電源ＶＤＤの電圧に、内部クロック信号ＬＣ
Ｋの電圧は電源ＶＳＳの電圧にそれぞれ固定される。そ
の結果、ラッチセル５１の中のＰＭＯＳトランジスタＱ
Ｐ３１及びＮＭＯＳトランジスタＱＮ３１がオフ状態
を、ＰＭＯＳトランジスタＱＰ３３及びＮＭＯＳトラン
ジスタＱＮ３３がオン状態をそれぞれ保持する。ここ
で、出力信号ＯＵＴが“Ｈ”レベルを保持すべきものと
すると、フリップフロップを構成する４個のトランジス
タＱＰ３４，ＱＮ３４，ＱＰ３５，ＱＮ３５の各々の状
態は、それぞれオフ、オン、オン、オフとなる。つま
り、待機時のオフリーク電流を考慮しなければならない
のは、４個のＰＭＯＳトランジスタＱＰ３１，ＱＰ３
４，ＱＰ４１，ＱＰ４３及び４個のＮＭＯＳトランジス
タＱＮ３１，ＱＮ３５，ＱＮ４１，ＱＮ４３である。

【００５３】さて、電圧制御回路５２を構成するＰＭＯ
ＳトランジスタＱＰ３６及びＮＭＯＳトランジスタＱＮ
３６のオフ期間では、一方のセル電源線電圧ＶＣＰが電
源ＶＤＤの電圧から徐々に降下し、かつ他方のセル電源
線電圧ＶＣＮが電源ＶＳＳの電圧から徐々に上昇する。
これに起因して各トランジスタのオフリーク電流が減少
する。低いしきい値電圧を有するＮＭＯＳトランジスタ
ＱＮ３５を例にとって説明する。２個のＮＭＯＳトラン
ジスタＱＮ３３及びＱＮ３４はいずれもオンしているの
で、ＮＭＯＳトランジスタＱＮ３５のゲート電圧は電源
ＶＳＳの電圧に等しい。セル電源線電圧ＶＣＮが変動し
ても、該ＮＭＯＳトランジスタＱＮ３５のゲート電圧が
変動することはないようになっている。一方、ＮＭＯＳ
トランジスタＱＮ３５のソース電圧すなわちセル電源線
電圧ＶＣＮは電源ＶＳＳの電圧より高くなる。この結
果、該ＮＭＯＳトランジスタＱＮ３５のゲート・ソース
間電圧が負になり、かつそのドレイン・ソース間電圧が
小さくなる。したがって、該ＮＭＯＳトランジスタＱＮ
３５のオフリーク電流は減少する。他の３個のＮＭＯＳ
トランジスタＱＮ３１，ＱＮ４１，ＱＮ４３において
も、セル電源線電圧ＶＣＮの浮き上がりによって各々の
ゲート・ソース間電圧が負になる結果、オフリーク電流
が小さくなる事情は同様である。なお、ＰＭＯＳトラン
ジスタＱＰ３４は、オフリーク電流の低減のために、高
いしきい値電圧を有するトランジスタで構成されてい
る。

【００５４】待機時にＰＭＯＳトランジスタＱＰ３６及
びＮＭＯＳトランジスタＱＮ３６がオフし続けると、出
力信号ＯＵＴの論理レベルが不定になる。そこで、該両
トランジスタＱＰ３６，ＱＮ３６を間欠的にオンさせる
ように、図１６の場合と同様に第１及び第２の活性化信
号ＡＣＴＰ，ＡＣＴＮが与えられる。

【００５５】以上のとおり、図１７の例によれば、ラッ
チ回路のフリップフロップを構成するトランジスタのオ
フリーク電流が回路構成の工夫によって低減され、ひい
ては高速かつ低消費電力のラッチ回路を実現できる。

【００５６】ここまで、ＳＲＡＭメモリセルの例と、ラ
ッチ回路の例とを説明した。これらのフリップフロップ
型のデータ保持回路には、複数段のスタック構成の採用
が可能である。例えば、上段データ保持回路から排出さ
れたオフリーク電流を下段データ保持回路で電源電流と
して利用することとすれば、待機時の消費電力低減効果
が更に大きくなる。

【００５７】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、データ保持回路を構成するフリップフロップの２本
の電源線のうちの少なくとも１本の電源線を待機時に間
欠的にフローティング状態にすることとしたので、保持
データの消滅を防止しながらトランジスタのオフリーク
電流を低減することができる。つまり、半導体記憶装置
などのデータ保持回路において、待機時の消費電力が低
減される。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体記憶装置の構成を
示すブロック図である。

【図２】図１中のメモリセルアレイの一部及び電圧制御
回路の各々の内部構成を示す回路図である。

【図３】図２中の電圧制御回路を構成するトランジスタ
がオフし続けた場合のセル電源線電圧の経時変化を示す
図である。

【図４】図１の半導体記憶装置の待機時の動作例を示す
タイミング図である。

【図５】図１の半導体記憶装置の待機時の他の動作例を
示すタイミング図である。

【図６】図１の半導体記憶装置の読み出し時の動作例を
示すタイミング図である。

【図７】図１の半導体記憶装置の書き込み時の動作例を
示すタイミング図である。

【図８】図１中の活性化回路の内部構成例を示すブロッ
ク図である。

【図９】図１中の活性化回路の他の内部構成例を示すブ
ロック図である。

【図１０】図９中のレベル検知回路の内部構成を示す回
路図である。

【図１１】図１０のレベル検知回路の動作を示すタイミ
ング図である。

【図１２】図１中の活性化回路の更に他の内部構成例を
示すブロック図である。

【図１３】図１中の活性化回路の更に他の内部構成例を
示すブロック図である。

【図１４】本発明の他の実施例に係る半導体記憶装置の
構成を示すブロック図である。

【図１５】図１４中の活性化回路の内部構成例を示すブ
ロック図である。

【図１６】図２中の電圧制御回路の変形例を示す回路図
である。

【図１７】本発明の更に他の実施例に係るラッチ回路の
構成を示す回路図である。

【符号の説明】

１０メモリセルアレイ１４電圧制御回路１５活性化回路（制御手段）２１メモリセル２２プリチャージ回路２３正電圧電源線２４接地電源線３１，３１ａ，３１ｂ，３１ｃ発振回路３２ａ波形整形及び切替回路３３ＮＯＲ回路３５，３５ａ，３５ｂレベル検知回路４１基準電圧発生回路４２比較回路５１ラッチセル５２電圧制御回路５３内部クロック生成回路５４正電圧電源線５５接地電源線１１５活性化回路（制御手段）１２１〜１２４ブロック１３１発振回路１３３ａ〜１３３ｄＮＯＲ回路１４１デコーダ１４２ａ〜１４２ｄＡＮＤ回路ＡＣＴ活性化信号ＡＣＴ０〜ＡＣＴ３活性化信号ＡＣＴＮ，ＡＣＴＰ活性化信号ＢＡブロックアドレスＢＬ，ＸＢＬビット線ＣＡコラムアドレスＣＫ外部クロック信号ＣＬＫクロック信号ＣＳチップセレクト信号Ｃ１，Ｃ２キャパシタＤＥＴ検知信号Ｉ１，Ｉ２，Ｉ３トランジスタのオフリーク電流ＩＮ入力信号ＬＣＫ，ＸＬＣＫ内部クロック信号ＭＯＤモード切替信号Ｎ１，Ｎ２記憶ノードＯＵＴ出力信号ＰＲＥプリチャージ信号ＱＮ１〜ＱＮ４ＮＭＯＳトランジスタＱＮ５ＮＭＯＳトランジスタ（スイッチ手段）ＱＮ２１〜ＱＮ２６ＮＭＯＳトランジスタＱＮ３１〜ＱＮ３５ＮＭＯＳトランジスタＱＮ３６ＮＭＯＳトランジスタ（スイッチ手段）ＱＮ４１〜ＱＮ４５ＮＭＯＳトランジスタＱＰ１〜ＱＰ４ＰＭＯＳトランジスタＱＰ５ＰＭＯＳトランジスタ（スイッチ手段）ＱＰ２１〜ＱＰ２５ＰＭＯＳトランジスタＱＰ３１〜ＱＰ３５ＰＭＯＳトランジスタＱＰ３６ＰＭＯＳトランジスタ（スイッチ手段）ＱＰ４１〜ＱＰ４５ＰＭＯＳトランジスタＲＡロウアドレスＳＢＹ，ＸＳＢＹスタンバイ信号ＶＣＮ，ＶＣＰセル電源線電圧ＶＤＤ，ＶＳＳ電源Ｖref1，Ｖref2 基準電圧ＷＬワード線

Claims

【特許請求の範囲】

【請求項１】複数のトランジスタで構成されたフリッ
プフロップと、該フリップフロップの記憶ノードとビッ
ト線との間に介在しかつワード線の電圧に応じて開閉制
御されるトランジスタとを有するメモリセルを備えた半
導体記憶装置において、前記フリップフロップの２本の電源線のうちの少なくと
も１本の電源線と電源との間に介在したスイッチ手段
と、前記半導体記憶装置の待機時に前記スイッチ手段が間欠
的に開くように前記スイッチ手段を制御するための制御
手段とを更に備えたことを特徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置におい
て、前記半導体記憶装置の待機時に前記スイッチ手段を開く
期間の長さは、前記フリップフロップの記憶ノードのデ
ータを表わす電圧が一定時間内に読み出し可能な範囲に
あることを条件として定められることを特徴とする半導
体記憶装置。
【請求項３】請求項１記載の半導体記憶装置におい
て、前記半導体記憶装置の待機時に前記スイッチ手段を開く
期間の長さは、前記フリップフロップの記憶ノードのデ
ータを表わす電圧が該データの不消滅範囲にあることを
条件として定められることを特徴とする半導体記憶装
置。
【請求項４】請求項１記載の半導体記憶装置におい
て、前記制御手段は、前記半導体記憶装置の読み出し動作時
及び書き込み動作時に前記スイッチ手段が閉じるように
前記スイッチ手段をチップセレクト信号に応答して制御
するための回路手段を備えたことを特徴とする半導体記
憶装置。
【請求項５】請求項１記載の半導体記憶装置におい
て、前記制御手段は、前記半導体記憶装置の待機時に前記ス
イッチ手段を間欠的に開くための信号として一定の周波
数を有するクロック信号を前記スイッチ手段へ供給する
ための発振回路を備えたことを特徴とする半導体記憶装
置。
【請求項６】請求項１記載の半導体記憶装置におい
て、前記制御手段は、前記半導体記憶装置の待機時に前記ス
イッチ手段を間欠的に開くための信号として、前記１本
の電源線の電圧が所定の基準電圧に達したことを示す信
号を前記スイッチ手段へ供給するためのレベル検知回路
を備えたことを特徴とする半導体記憶装置。
【請求項７】請求項６記載の半導体記憶装置におい
て、前記レベル検知回路は、前記１本の電源線の電圧と前記
所定の基準電圧とを間欠的に比較するための比較回路を
備えたことを特徴とする半導体記憶装置。
【請求項８】請求項７記載の半導体記憶装置におい
て、前記レベル検知回路は、前記所定の基準電圧を前記比較
回路へ間欠的に供給するための基準電圧発生回路を更に
備えたことを特徴とする半導体記憶装置。
【請求項９】請求項８記載の半導体記憶装置におい
て、前記基準電圧発生回路は、第１の電源と第１のノードとの間に介在し、第１の期間
に閉じかつ第２の期間に開くように制御される第１のス
イッチと、前記第１のノードと第２のノードとの間に介在し、前記
第１の期間に開きかつ前記第２の期間に閉じるように制
御される第２のスイッチと、前記第２のノードと第２の電源との間に介在し、前記第
１の期間に閉じかつ前記第２の期間に開くように制御さ
れる第３のスイッチと、前記第１のノードと前記第２の電源との間に介在した第
１のキャパシタと、前記第２のノードと前記第２の電源との間に介在した第
２のキャパシタとを備え、前記基準電圧発生回路は、前記第２の期間に前記第２の
スイッチが閉じた際の前記第１及び第２のノードの電圧
を前記所定の基準電圧として前記比較回路へ供給し、か
つ前記比較回路は、前記第２の期間に前記１本の電源線
の電圧と前記供給された基準電圧とを比較することを特
徴とする半導体記憶装置。
【請求項１０】請求項１記載の半導体記憶装置におい
て、前記制御手段は、前記フリップフロップの記憶ノードのデータを表わす電
圧が一定時間内に読み出し可能な範囲にあることを条件
として定められた周波数を有する第１のクロック信号を
生成するための第１の発振回路と、前記フリップフロップの記憶ノードのデータを表わす電
圧が該データの不消滅範囲にあることを条件として定め
られた周波数を有する第２のクロック信号を生成するた
めの第２の発振回路と、前記半導体記憶装置の待機時に前記スイッチ手段を間欠
的に開くための信号として、モード切替信号に応じて前
記第１及び第２のクロック信号のうちのいずれかを前記
スイッチ手段へ供給するための回路とを備えたことを特
徴とする半導体記憶装置。
【請求項１１】請求項１記載の半導体記憶装置におい
て、前記制御手段は、モード切替信号に応答して動作し、前記半導体記憶装置
の待機時に前記スイッチ手段を間欠的に開くための信号
として、前記フリップフロップの記憶ノードのデータを
表わす電圧が一定時間内に読み出し可能な範囲にあるこ
とを条件として定められた第１の基準電圧に前記１本の
電源線の電圧が達したことを示す信号を前記スイッチ手
段へ供給するための第１のレベル検知回路と、前記モード切替信号に応答して前記第１のレベル検知回
路の非動作時に動作し、前記半導体記憶装置の待機時に
前記スイッチ手段を間欠的に開くための信号として、前
記フリップフロップの記憶ノードのデータを表わす電圧
が該データの不消滅範囲にあることを条件として定めら
れた第２の基準電圧に前記１本の電源線の電圧が達した
ことを示す信号を前記スイッチ手段へ供給するための第
２のレベル検知回路とを備えたことを特徴とする半導体
記憶装置。
【請求項１２】請求項１１記載の半導体記憶装置にお
いて、前記制御手段は、前記モード切替信号に応じた異なる周
期で前記第１及び第２のレベル検知回路を間欠動作させ
るように、前記モード切替信号に応じて変更される周波
数を有するクロック信号を前記第１及び第２のレベル検
知回路へ供給するための発振回路を更に備えたことを特
徴とする半導体記憶装置。
【請求項１３】複数のブロックを備えた半導体記憶装
置であって、前記複数のブロックの各々は、複数のトランジスタで構成されたフリップフロップと、
該フリップフロップの記憶ノードとビット線との間に介
在しかつワード線の電圧に応じて開閉制御されるトラン
ジスタとを有するメモリセルと、前記フリップフロップの２本の電源線のうちの少なくと
も１本の電源線と電源との間に介在したスイッチ手段と
を有し、前記半導体記憶装置は、該半導体記憶装置の待機時に前
記複数のブロックの各々の前記スイッチ手段が間欠的に
かつ同時に開くように、前記複数のブロックの各々の前
記スイッチ手段を制御するための制御手段を更に備えた
ことを特徴とする半導体記憶装置。
【請求項１４】請求項１３記載の半導体記憶装置にお
いて、前記制御手段は、前記半導体記憶装置の読み出し動作時
及び書き込み動作時に前記複数のブロックのうちの選択
された１個のブロックのみの前記スイッチ手段が閉じる
ように、前記複数のブロックの各々の前記スイッチ手段
をチップセレクト信号に応答して制御するための回路手
段を備えたことを特徴とする半導体記憶装置。
【請求項１５】第１の電源と第１のノードとの間に介
在し、第１の期間に閉じかつ第２の期間に開くように制
御される第１のスイッチと、前記第１のノードと第２のノードとの間に介在し、前記
第１の期間に開きかつ前記第２の期間に閉じるように制
御される第２のスイッチと、前記第２のノードと第２の電源との間に介在し、前記第
１の期間に閉じかつ前記第２の期間に開くように制御さ
れる第３のスイッチと、前記第１のノードと前記第２の電源との間に介在した第
１のキャパシタと、前記第２のノードと前記第２の電源との間に介在した第
２のキャパシタとを備え、前記第２の期間に前記第２のスイッチが閉じた際の前記
第１及び第２のノードの電圧を基準電圧として出力する
ことを特徴とする基準電圧発生回路。
【請求項１６】レベル検知対象の電圧と所定の基準電
圧とを間欠的に比較するための比較回路と、前記所定の基準電圧を前記比較回路へ間欠的に供給する
ための基準電圧発生回路とを備えたレベル検知回路であ
って、前記基準電圧発生回路は、第１の電源と第１のノードとの間に介在し、第１の期間
に閉じかつ第２の期間に開くように制御される第１のス
イッチと、前記第１のノードと第２のノードとの間に介在し、前記
第１の期間に開きかつ前記第２の期間に閉じるように制
御される第２のスイッチと、前記第２のノードと第２の電源との間に介在し、前記第
１の期間に閉じかつ前記第２の期間に開くように制御さ
れる第３のスイッチと、前記第１のノードと前記第２の電源との間に介在した第
１のキャパシタと、前記第２のノードと前記第２の電源との間に介在した第
２のキャパシタとを備え、前記基準電圧発生回路は、前記第２の期間に前記第２の
スイッチが閉じた際の前記第１及び第２のノードの電圧
を前記所定の基準電圧として前記比較回路へ供給し、か
つ前記比較回路は、前記第２の期間に前記レベル検知対
象の電圧と前記供給された基準電圧とを比較することを
特徴とするレベル検知回路。
【請求項１７】記憶ノードにデータを保持するように
複数のトランジスタで構成されたフリップフロップと、前記フリップフロップの２本の電源線のうちの少なくと
も１本の電源線と電源との間に介在したスイッチ手段
と、待機時に前記スイッチ手段が間欠的に開くように前記ス
イッチ手段を制御するための制御手段とを備えたことを
特徴とするデータ保持回路。