JP2725495B2 - タイミング発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は入力時間信号に対する
遅延時間を高精度・高分解能に設定できるタイミング発
生回路に関するものである。

【０００２】

【従来の技術】従来からディジタルＬＳＩのテストシス
テム等において測定用のタイミングを高分解能で設定す
るためのプログラマブルディレイライン（タイミング発
生回路；タイミング・バ―ニアとも呼ぶ）が用いられて
いる。図１２はこのようなプログラマブルディレイライ
ンの第１の従来例の動作を示す動作説明図で、入力ディ
ジタル値に対応するＤＡ変換出力Ｖ_ｉｎをランプ波形ａ
と比較して遅延時間ｔ_ｄを得るものである。また第２の
従来例として，ゲ―トの遅延段数を選択する方式があ
る。

【０００３】

【発明が解決しようとする課題】しかしながら、第１の
従来方式はランプ波形に直線性が必要、かつコンデンサ
に高品質が必要となる外、繰返し周波数がランプ波形で
制限され、高速ＤＡ変換器が必要で構成が複雑となると
いう課題がある。また第２の従来方式は構成が大規模と
なり、切換のための遅延差を揃える必要があり、直線性
やモノトニシティが得られにくいという課題がある。こ
の発明は上記の課題を解決するためになされたもので、
構成が簡単で直線性がよく、高速動作が可能なタイミン
グ発生回路を実現することを目的とする。

【０００４】

【課題を解決するための手段】本発明は入力時間信号に
対して、入力データに対応する可変時間だけ遅延した遅
延時間信号を発生するタイミング発生回路に係るもの
で、その特徴とするところは反転入力端子と出力端子の
間にキャパシタンスが接続するミラーアンプと、前記反
転入力端子と一定電圧との間に接続するスイッチと、前
記ミラーアンプの等価入力容量を飽和領域および線形領
域において定電流で放電する定電流源と、前記ミラーア
ンプの線形領域で生じる等価入力容量を入力データによ
り設定する設定手段と、前記ミラーアンプが線形領域を
通過した後、その飽和領域において前記反転入力端子に
生じる電圧を他の一定電圧と比較する比較器とを備え、
入力時間信号によってスイッチがオフとなった後、所定
の遅延を伴う信号を比較器から出力するように構成した
点にある。

【０００５】

【作用】ミラ―アンプの線形領域では積分キャパシタン
スの大きさが見掛上大きくなり、増幅回路の出力振幅の
制御または複数の増幅回路のオンオフ選択により遅延時
間を入力デ―タに対応させて制御することができる。

【０００６】

【実施例】図１は本発明に係るタイミング発生回路の一
実施例を示す構成ブロック図である。１は入力時間信号
Ｖ_ｉが印加される入力端子、２は入力端子１を介して入
力時間信号Ｖ_ｉを入力するバッファアンプ、３はバッフ
ァアンプ２の出力によりオンオフされその一端が正電源
による第１の電圧Ｖ_ｃｃに接続するスイッチ、４はスイ
ッチ３の他端にその一端が接続しその他端が負電源によ
る第２の電圧Ｖ_ｓ−に接続する定電流源、Ａ_１〜Ａ_ｎは
外部から動作をオンオフすることができる複数の増幅回
路で、各反転入力端子がスイッチ３と定電流源４の接続
点Ｎに共通接続するとともに非反転入力端子が第３の電
圧Ｖ_Ｂに共通接続するもの、Ｃ_１〜Ｃ _ｎは各増幅回路Ａ
_１〜Ａ_ｎの反転入力端子と出力端子を接続するキャパシ
タンスを構成する複数のコンデンサ、７は共通接続した
前記各増幅回路Ａ_１〜Ａ_ｎの反転入力端子の電圧を第４
の電圧Ｖ_ＴＨと比較して遅延時間信号を出力端子８を介
して出力する比較器、５は入力デ―タＤ_１〜Ｄ_ｍに対応
する複数の制御信号Ｓ_１〜Ｓ_ｎを出力して前記各増幅回
路Ａ_１〜Ａ_ｎの動作をオンオフする制御回路で、ミラー
アンプの線形領域で生じる等価入力容量を入力データに
より設定する設定手段を構成する。ここでミラーアンプ
とは、各増幅回路Ａ_ｉとキャパシタンスＣ _ｉの組合せを
いう。第１の電圧Ｖ_ｃｃ、第２の電圧Ｖ_ｓ−，第３の電
圧Ｖ_Ｂおよび第４の電圧Ｖ_ＴＨの間には次の関係があ
る。 Ｖ_ｃｃ＞Ｖ_Ｂ＞Ｖ_ＴＨ＞Ｖ_ｓ− …（１）

【０００７】上記の構成のタイミング発生回路の動作を
図２のタイムチャ―トを用いて次に説明する。各増幅回
路Ａ_１〜Ａ_ｎの動作のオンオフは、遅延時間を表す入力
デ―タＤ_１〜Ｄ_ｍに対応して制御回路５から出力される
制御信号Ｓ_１〜Ｓ_ｎにより、あらかじめ設定されてい
る。増幅回路Ａ_１〜Ａ_ｎが全てオフのときは，接続点Ｎ
に付加される容量Ｃ_ｏｆｆは

【０００８】

【数１】

【０００９】となる。ここでＣ_ｓは浮遊容量である。し
たがって、入力時間信号Ｖ_ｉ（図２（Ａ））によりスイ
ッチ３がオンからオフとなると、容量Ｃ_ｏｆｆは定電流
源４により放電され、接続点Ｎの電圧は Ｖ_Ｎ＝Ｖ_ｃｃ−（Ｉ／Ｃ_ｏｆｆ）・ｔ …（３） のように時間変化する。Ｖ_Ｎ＝Ｖ_ＴＨに達すると比較器
７がＬからＨになるので、このときの遅延時間ｔ_ｄは ｔ_ｄ＝（Ｖ_ｃｃ−Ｖ_ＴＨ）Ｃ_ｏｆｆ／Ｉ …（４） となる。

【００１０】一方増幅回路Ａ_ｉがオンになると、接続点
電圧Ｖ_Ｎが増幅回路Ａ_ｉの飽和する範囲では上記（２）
（３）式と同様に動作するが、増幅回路の線形入力範囲
である電圧Ｖ_Ｂの近傍すなわち Ｖ_Ｂ＋Δ＞Ｖ_Ｂ＞Ｖ_Ｂ−Δ …（５） では増幅回路Ａ_ｉとコンデンサＣ_ｉはミラ―積分器とし
て動作するので、接続点Ｎにミラ―容量が付加すること
になる。これは増幅回路Ａ_ｉの振幅がＶ_Ｈ−Ｖ_Ｌだけ振
れることによってコンデンサＣ_ｉにＣ_ｉ（Ｖ_Ｈ−Ｖ_Ｌ）
の電荷が流れ込むためである。この電荷は電流源４から
供給されるので、等価的に ｔ_ｄｉ＝Ｃ_ｉ（Ｖ_Ｈ−Ｖ_Ｌ）／Ｉ …（６） の間電流Ｉがミラ―容量のために使われることになり、
その分ｔ_ｄが増える。したがってこのときの遅延時間は
次式で表される（図２（Ｂ））。

【００１１】

【数２】

【００１２】ここで増幅回路Ａ_ｉがオンのときｐｉ＝
１、オフのときｐｉ＝０である。したがって、入力デ―
タによってミラーアンプの線形領域で生じる等価入力容
量が設定され、その結果遅延時間を制御された遅延時間
信号Ｖ_ｏ（図２（Ｃ））が端子８から出力される。

【００１３】図３は図１装置におけるスイッチ３と定電
流源４の具体例を示す部分回路図である。図１と同じ部
分は同一の記号を付してある。トランジスタＱ_１がスイ
ッチ３を、トランジスタＱ_２と抵抗Ｒ_１が定電流源４を
構成する。Ｖ_ｃ１は電流値を制御する電圧である。

【００１４】図４は図１装置における反転増幅回路Ａ_ｉ
の具体例を示す部分回路図である。図１と同じ部分は同
一の記号を付してある。負荷抵抗Ｒ_２，トランジスタＱ
_３およびＱ_４は差動入力回路を構成し、トランジスタＱ
_５と抵抗Ｒ_３は電圧Ｖ_ｃ２によって電流値を制御される
定電流源を構成し、トランジスタＱ_６はこの定電流源を
オンオフする回路を構成する。Ｖ_ｓ＋は正の電圧源、Ｖ
_ｓ−は負の電圧源である。Ｃ_ＣＢはトランジスタＱ_３の
コレクタ・ベ―ス間の浮遊容量で、これを利用すること
により図１のコンデンサＣ_ｉを省略することもできる。
トランジスタＱ _５を流れる定電流をＩ_ｉとすると、この
反転増幅回路の振幅（Ｖ_Ｈ−Ｖ_Ｌ）はＩ _ｉ・Ｒ_２とな
る。ここでミラ―容量を次のように重み付けすれば、高
分解能を容易に得ることができる。 （イ）Ｒ_２，Ｃ_ＣＢを一定としてＩ_ｉを１：２：４…等
に重み付けする。 （ロ）Ｃ_ＣＢ，Ｉ_ｉを一定としてＲ_２を１：２：４…等
に重み付けする。 （ハ）Ｉ_ｉ，Ｒ_２を一定としてトランジスタを並列接続
してＣ_ＣＢを１：２：４…等に重み付けする。 （ニ）（イ）〜（ハ）を組合せる。 図４の増幅回路の動作のオンオフは電流源をオンオフす
れば制御でき、これは信号Ｓ_ｉがＨのときにオフとな
り、Ｌのときにオンとなる。

【００１５】このような構成のタイミング発生回路によ
れば、構成が簡単になる。例えば３２段の遅延を実現す
るために必要な差動増幅器は僅か５組でよい。したがっ
て低消費電力、ロ―コストを実現できる。また遅延時間
ｔ_ｄを大きくとると、ランプ波形を使用する従来方式
（図１２）ではランプ波形の傾斜が小さくなるため、ノ
イズに弱くなるが、本発明によれば、ミラ―区間を過ぎ
ると大きな傾斜に戻る（図２（Ｂ））ので、ノイズに強
くなる。 また従来方式（図１２）ではランプ波形の周
期が一定であるため、きまった繰返ししかできないが、
本発明によれば、遅延時間が小さいときに繰返し周波数
を大きくとることができる。またミラ―区間における遅
延時間は電荷量で決まり、積分の過程が直線性に影響し
ないので、リニアリティが優れている。またＬＣ回路等
を用いないので、回路構成上ＩＣ化にも向いている。ま
た定電流値Ｉ_ｉ（図４）やＩ（図１）の値を変えること
で、フルスケ―ル調整が容易にできる。これは従来のゲ
―ト遅延方式では不可能であった。なお図２の実施例で
はＡ_ｉに差動増幅回路を用いているが、これに限らず、
反転入力端子を持つ任意の増幅器を用いることができ
る。高速動作が不要のときはいわゆる演算増幅器を用い
てもよい。

【００１６】図５は本発明に係るタイミング発生回路の
他の実施例を示す構成ブロック図である。図１と同じ部
分は同一の記号を付して説明を省略する。Ａ_０は飽和出
力振幅が可変の増幅回路を構成する差動増幅回路で、反
転入力端子が接続点Ｎに接続し非反転入力端子が第３の
電圧Ｖ_Ｂに接続する。Ｃ_０は増幅回路Ａ_０の反転入力端
子と出力端子の間に接続するキャパシタンスで、コンデ
ンサで構成される。増幅回路Ａ_０とキャパシタンスＣ_０
の組合せはミラーアンプを構成する。増幅回路Ａ_０の反
転入力端子の電圧は比較器７で第４の電圧Ｖ_ＴＨと比較
される。９は入力デ―タに対応して増幅回路Ａ_０の出力
振幅を制御するＤ／Ａ変換回路で、ミラーアンプの線形
領域で生じる等価入力容量を入力データにより設定する
設定手段を構成する。

【００１７】上記の構成のタイミング発生回路の動作を
図６のタイムチャ―トを用いて次に説明する。スイッチ
３がオンのときはノ―ド（接続点）Ｎの電圧Ｖ_Ｎは第１
の電圧Ｖ_ｃｃと等しい（図６（Ｂ））。このとき増幅器
Ａ_０の出力電圧はＶ_Ｌとなる。端子１に入力信号パルス
Ｖ_ｉが入り（同図（Ａ））、スイッチ３がオフになる
と、ノ―ドＮに接続する容量負荷の電荷が定電流源４に
より放電され、ノ―ド電圧Ｖ_Ｎは急速に降下してゆく
（同図（Ｂ））。Ｖ_ＮがＶ_Ｂから離れているときは増幅
回路Ａ_０の出力は飽和してＶ_Ｌ（Ｖ_Ｎ＞Ｖ_Ｂ）またはＶ
_Ｈ（Ｖ_Ｎ＜Ｖ_Ｂ）に固定されているため、ノ―ドＮに接
続する容量成分Ｃ_Ｎ（等価入力容量）は、浮遊容量をＣ
_ｓとすると、 Ｃ_Ｎ＝Ｃ_０＋Ｃ_ｓ …（８） となる。したがってＶ_ＮがΔＶ_Ｎだけ変化するのに要す
る時間Δｔ_ｄ１は Δｔ_ｄ１＝（Ｃ_０＋Ｃ_ｓ）ΔＶ_Ｎ／Ｉ …（９） となる。

【００１８】またＶ_ＮがＶ_Ｂの近傍にあるときは増幅回
路Ａ_０が線形動作を行い、ミラ―積分により増幅回路Ａ
_０の出力電圧がＶ_ＬからＶ_Ｈに変化する。この際に、コ
ンデンサＣ_０に増幅回路Ａ_０出力からＣ_０（Ｖ_Ｈ−
Ｖ_Ｌ）の電荷が流れ込む。この電荷は定電流源４によっ
て供給される。この間に要する時間は等価的に ｔ_ｄ２＝Ｃ_０（Ｖ_Ｈ−Ｖ_Ｌ）／Ｉ …（１０） となり、この分Ｖ_Ｎの変化に要する時間が増加する。

【００１９】したがって入力パルスＶ_ｉが入ってからＶ
_Ｎが降下し始め、比較器７の閾値電圧Ｖ_ＴＨを通過する
までに要する時間ｔ_ｄは（９）（１０）式より、 ｔ_ｄ＝（Ｃ_０＋Ｃ_ｓ）（Ｖ_ｃｃ−Ｖ_ＴＨ）／Ｉ＋Ｃ_０（Ｖ_Ｈ−Ｖ_Ｌ）／Ｉ …（１１） となる。（１１）式から明らかなように、増幅回路Ａ_０
の飽和出力電圧振幅（Ｖ _Ｈ−Ｖ_Ｌ）をＤＡ変換回路９の
出力で変化させることにより、入力デ―タに対応してミ
ラーアンプの等価入力容量を設定し、遅延時間を制御す
ることができる。再びスイッチ３がオンになると（図６
（Ｃ））、Ｖ_Ｎはスイッチ３を通して充電され、Ｖ_ｃｃ
の電位に戻る。

【００２０】図７は図５のバッファアンプ２，スイッチ
３および定電流源４の具体例を示す回路図である。トラ
ンジスタ１１，１２からなる差動増幅回路およびトラン
ジスタ１３等からなる定電流回路はバッファアンプ２を
構成し、その出力によりベ―ス端子が制御されるトラン
ジスタ１４はスイッチ３を構成する。トランジスタ１５
等からなる定電流回路は定電流源４を構成し、トランジ
スタ１３と同様、電圧Ｖ_ＣＳで制御される。

【００２１】図８は図５の増幅回路Ａ_０の出力振幅をＤ
／Ａ変換回路９により制御する場合の具体例を示すブロ
ック図である。電流出力型のＤ／Ａ変換器９０で差動増
幅回路を構成するトランジスタ２１，２２のエミッタ電
流Ｉ_ＥＥを制御し、出力振幅を変化させる。トランジス
タ２１のコレクタ出力はキャパシタンスＣ_０を介してベ
―ス端子へフィ―ドバックされ、このベ―ス端子は接続
点Ｎに接続する。

【００２２】図９は図８と同様の機能を持つ他の具体例
で、電圧出力形Ｄ／Ａ変換器の一部を増幅回路Ａ_０とし
て利用するものである。入力デ―タＤ_１，Ｄ_２，…に対
応してトランジスタ３１．３２，…はトランジスタ４
１，４２，…からなる電流スイッチをオンオフし、定電
流源５１，５２，…による電流Ｉをオンオフする。抵抗
Ｒおよび２Ｒからなるラダ―ネットワ―クにより、トラ
ンジスタ４１のコレクタ端子にＤ／Ａ変換出力が発生す
る。Ｄ／Ａ変換回路の出力段トランジスタ４１のコレク
タ端子からベ―ス端子へキャパシタンスＣ_０を介してフ
ィ―ドバックすることによりミラ―容量を発生してい
る。トランジスタ４１のベ―ス端子は図５の接続点Ｎに
接続する。このような構成によれば、増幅回路Ａ_０が省
略できるので、構成が簡単になる。

【００２３】図５のような構成のタイミング発生回路に
よれば、図１の装置の利点に加えてさらに次のような利
点がある。ミラ―効果を持つ増幅器が１つで済むため、
図１の複数アンプ方式よりも構成が簡単である。また複
数アンプ方式で要求される、複数のコンデンサ同士の相
対精度、複数のアンプ同士の出力振幅の相対精度を必要
としない。また複数のアンプ、複数のコンデンサを必要
としないので、装置面積を小さくすることができる。ま
た遅延量の設定に用いるＤ／Ａ変換回路で精度が決まる
ため、リニアリティのよいものを得やすく、高分解能化
に適している。

【００２４】なお図５の実施例ではＡ_０ に差動増幅回
路を用いているが、これに限らず、反転入力端子を持つ
任意の増幅器を用いることができる。高速動作が不要の
ときはいわゆる演算増幅器を用いてもよい。また図８お
よび図９において、図４の場合と同様に、Ｃ_０としてト
ランジスタのコレクタ・ベ―ス間の浮遊容量を利用する
こともできる。

【００２５】図１０は上記各実施例のタイミング発生回
路を用いて構成した、本発明の一応用例であるタイミン
グ発生回路を示す構成ブロック図である。６１は１ＧＨ
ｚの基準クロック信号Ｓ_Ｒと同期したテストレ―ト信号
Ｓ_Ｔ（例えば２０ｎｓ間隔、ただし図では理解の容易の
ため間隔を大きくとってある）を第１の入力デ―タＤ
_１０に対応する所定の時間遅延する、例えばスパン１ｍ
ｓ，分解能３２ｎｓの第１の遅延回路、６２は遅延回路
６１の出力Ｓ_３０を保持する第１のフリップフロップ回
路、６３はフリップフロップ回路６２の出力Ｓ_４０を第
２の入力デ―タＤ_２０に対応する所定の遅延時間遅延す
る、スパン３２ｎｓ，分解能１ｎｓの第２の遅延回路、
６４は遅延回路６３の出力Ｓ_５０を保持する第２のフリ
ップフロップ回路、６５はフリップフロップ回路６４の
出力Ｓ_６０を第３の入力デ―タＤ_３０に対応する所定の
時間遅延する分解能３１．２５ｐｓの第３の遅延回路、
６６は基準クロック信号Ｓ_Ｒを分周比１で分周した第１
のクロック信号Ｓ_１０をフリップフロップ回路６４のト
リガ入力とし、分周比３２で分周した第２のクロック信
号Ｓ_２０をフリップフロップ回路６２のトリガ入力とす
る分周回路である。分周回路６６の第１，第２の分周出
力Ｓ_１０，Ｓ_２０はタイミングの異なる信号を並行して
発生させるために、他のタイミング発生回路（図示せ
ず）へも供給される。ここで第１の遅延回路６１，６
３，６５としては本発明に係る前述のタイミング発生回
路をＩＣ化したものを使用している。

【００２６】上記の構成のタイミング発生回路の動作を
図１１のタイムチャ―トを用いて次に説明する。基準ク
ロック信号Ｓ_Ｒは分周回路６６で分周比１および３２で
分周され、それぞれ第１，第２のクロック信号Ｓ_１０，
Ｓ_２０となる。テストレ―ト信号Ｓ_Ｔ（図１１（Ａ））
は遅延回路６１で入力デ―タＤ_１０に対応した所定の時
間遅延される（図１１（Ｂ））。分解能３２ｎｓの遅延
回路６１の出力Ｓ_３０には下に述べるように±１６ｎｓ
以下のばらつきが許容され、第２のクロック信号Ｓ_２０
（図１１（Ｃ））のタイミングでフリップフロップ回路
６２に保持される際に、誤差は消去され、完全なリタイ
ミングが行われる（図１１（Ｄ））。遅延回路６１にお
ける遅延時間のばらつきはサンプルパルスＳ_２０に対
し、（前のサンプルパルス時刻＋フリップフロップ回路
６２のホ―ルド時間）から（次のサンプルパルス時刻−
フリップフロップ回路６２のセットアップ時間）迄の時
間範囲で許されることになる。

【００２７】フリップフロップ回路６２の出力Ｓ_４０は
分解能１ｎｓの遅延回路６３により第２のクロック信号
Ｓ_２０の１周期の範囲内でさらに遅延され、出力に±
０．５ｎｓ以下のばらつきを生じるが、上記同様、フリ
ップフロップ回路６４に第１のクロック信号Ｓ_１０のタ
イミングで保持される際に誤差が消去され、完全なリタ
イミングが行われる。この場合の遅延回路６３における
遅延時間のばらつきの許容範囲は遅延回路６１に関し前
述したと同様のことがサンプルパルスＳ_１０に対して成
立つ。ここでフリップフロップ回路６４のセットアップ
時間およびホ―ルド時間はＥＣＬの場合、２００ｐｓ程
度である。フリップフロップ回路６４の出力Ｓ_６０は遅
延回路６５で、第３の入力デ―タＤ_３０に対応してさら
に細かい分解能で遅延され、このタイミング発生回路の
出力Ｓ_７０となる。テストレ―ト信号Ｓ_Ｔ からこの出
力Ｓ_７０までの遅延時間は、遅延回路６１，６３におけ
る遅延時間がフリップフロップ回路６２，６４でそれぞ
れリタイミングされているので、各段のエラ―が累積す
ることがなく、リニアリティが非常に優れたものとな
る。

【００２８】このような構成のタイミング発生回路によ
れば、各遅延回路による遅延時間がフリップフロップ回
路でリタイミングされているので、遅延回路のステップ
あたりの誤差に依存せず、ステップリニアリティが非常
に高いクロックディレイを得ることができる。また全段
を高速カウンタで構成する必要がないので、高価なＥＣ
Ｌ回路を少なくすることができる。

【００２９】なお各フリップフロップ回路としては、出
力した後自らリセットを行い、次のパルスに備えるよう
にするものや、モノステ―ブルマルチバイブレ―タを用
いてもよい。遅延は立上がりエッジのみが関係するから
である。また各遅延回路への入力デ―タの保持にレジス
タやメモリを用いてもよい。また上記の応用例では２段
の遅延回路についてリタイミングを行っているが、これ
に限らず１段，３段等任意の段数について、各段に対応
した分周クロック信号を用いてリタイミングを行うこと
ができる。また最終段の遅延回路までリタイミングを行
ってもよい。また基準クロック信号の周波数、遅延回路
のスパンや分解能、分周回路の分周比等は上記実施例の
値に限られず、他の任意の値を用いることができる。

【００３０】

【発明の効果】以上述べたように本発明によれば、構成
が簡単で遅延時間の直線性がよく、高速動作が可能なタ
イミング発生回路を簡単な構成で実現することができ
る。すなわち、ミラー容量を飽和領域および線形領域に
おいて定電流で放電し、ミラーアンプの反転入力端子を
一定値と比較して遅延時間を発生させる。ランプ波形の
傾斜が小さな線形領域で生じる遅延時間は入力データに
より正確に可変されるので、遅延時間を高精度・高分解
能に設定することができる。またランプ波形の傾斜が大
きな飽和領域において一定値と比較されるので、遅延時
間が長いときにもノイズに強くすることができる。さら
に、このタイミング発生回路を用いて、安価な構成で高
精度，高分解能のタイミング発生回路を実現することが
できる。

【図面の簡単な説明】

【図１】本発明に係るタイミング発生回路の一実施例を
示す構成ブロック図である。

【図２】図１装置の動作を示すタイムチャ―トである。

【図３】図１装置の一部の具体例を示す部分回路図であ
る。

【図４】図１装置の他の一部の具体例を示す部分回路図
である。

【図５】本発明に係るタイミング発生回路の他の実施例
を示す構成ブロック図である。

【図６】図５装置の動作を示すタイムチャ―トである。

【図７】図５装置の一部の具体例を示す部分回路図であ
る。

【図８】図５装置の他の一部の第１の具体例を示す部分
ブロック図である。

【図９】図５装置の他の一部の第２の具体例を示す部分
回路図である。

【図１０】本発明に係るタイミング発生回路の一応用例
を示す構成ブロック図である。

【図１１】図１０回路の動作を説明するためのタイムチ
ャ―トである。

【図１２】従来のタイミング発生回路の動作を示す説明
図である。

【符号の説明】

３ スイッチ ４ 定電流源 ５ 制御回路 ７ 比較器 ９，９０ Ｄ／Ａ変換回路 Ｖ_ｉ 入力時間信号 Ｄ_１〜Ｄ_ｍ 入力デ―タ Ｖ_０ 遅延時間信号 Ｖ_ｃｃ 第１の電圧 Ｖ_ｓ− 第２の電圧 Ｖ_Ｂ 第３の電圧 Ｖ_ＴＨ 第４の電圧 Ａ_０，Ａ_１〜Ａ_ｎ 増幅回路 Ｃ_０，Ｃ_１〜Ｃ_ｎ キャパシタンス Ｓ_１〜Ｓ_ｎ 制御信号 Ｎ 接続点

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】入力時間信号に対して、入力データに対応
   する可変時間だけ遅延した遅延時間信号を発生するタイ
   ミング発生回路において、 反転入力端子と出力端子の間にキャパシタンスが接続す
   るミラーアンプと、 前記反転入力端子と一定電圧との間に接続するスイッチ
   と、 前記ミラーアンプの等価入力容量を飽和領域および線形
   領域において定電流で放電する定電流源と、 前記ミラーアンプの線形領域で生じる等価入力容量を入
   力データにより設定する設定手段と、 前記ミラーアンプが線形領域を通過した後、その飽和領
   域において前記反転入力端子に生じる電圧を他の一定電
   圧と比較する比較器とを備え、 入力時間信号によってスイッチがオフとなった後、所定
   の遅延を伴う信号を比較器から出力するように構成した
   ことを特徴とするタイミング発生回路。
2. 【請求項２】入力時間信号に対して、入力デ―タに対応
   する可変時間だけ遅延した遅延時間信号を発生するタイ
   ミング発生回路において、 その一端が第１の電圧に接続し入力時間信号により制御
   されるスイッチと、 このスイッチの他端と第２の電圧の間に接続する定電流
   源と、 飽和出力振幅が可変で、反転入力端子が前記スイッチと
   前記定電流源の接続点に接続するとともに非反転入力端
   子が前記第１の電圧と前記第２の電圧の間にある第３の
   電圧に接続する増幅回路と、 前記増幅回路の反転入力端子と出力端子の間に接続する
   キャパシタンスと、 前記増幅回路の反転入力端子の電圧を前記第３の電圧と
   前記第２の電圧の間にある第４の電圧と比較して遅延時
   間信号を出力する比較器と、 入力デ―タに対応して前記増幅回路の飽和出力振幅を制
   御するＤ／Ａ変換回路とを備え、 入力時間信号によってスイッチがオフとなった後、接続
   点の電圧が第１の電圧から第４の電圧まで変化する際
   に、第３の電圧近傍で増幅回路がその飽和出力振幅間隔
   をミラ―積分するように構成したことを特徴とするタイ
   ミング発生回路。
3. 【請求項３】入力時間信号に対して、入力デ―タに対応
   する可変時間だけ遅延した遅延時間信号を発生するタイ
   ミング発生回路において、 その一端が第１の電圧に接続し入力時間信号により制御
   されるスイッチと、 このスイッチの他端と第２の電圧の間に接続する定電流
   源と、 外部から動作をオンオフすることができ、各反転入力端
   子が前記スイッチと前記定電流源の接続点に共通接続す
   るとともに非反転入力端子が前記第１の電圧と前記第２
   の電圧の間にある第３の電圧に共通接続する複数の増幅
   回路と、 前記各増幅回路の反転入力端子と出力端子の間に接続す
   る複数のキャパシタンスと、 共通接続した前記各増幅回路の反転入力端子の電圧を前
   記第３の電圧と前記第２の電圧の間にある第４の電圧と
   比較して遅延時間信号を出力する比較器と、 入力デ―タに対応する複数の制御信号を出力して前記各
   増幅回路の動作をオンオフする制御回路とを備え、 入力時間信号によってスイッチがオフとなった後、接続
   点の電圧が第１の電圧から第４の電圧まで変化する際に
   第３の電圧近傍で、動作オンの増幅回路がその飽和出力
   振幅間隔をミラ―積分するように構成したことを特徴と
   するタイミング発生回路。