JPH0537365A - 位相比較器 - Google Patents
位相比較器Info
- Publication number
- JPH0537365A JPH0537365A JP3216425A JP21642591A JPH0537365A JP H0537365 A JPH0537365 A JP H0537365A JP 3216425 A JP3216425 A JP 3216425A JP 21642591 A JP21642591 A JP 21642591A JP H0537365 A JPH0537365 A JP H0537365A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- switching means
- current
- capacitor
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 67
- 230000003111 delayed effect Effects 0.000 claims description 8
- 238000007599 discharging Methods 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000005070 sampling Methods 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 1
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/005—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which one of the oscillations is, or is converted into, a signal having a special waveform, e.g. triangular
- H03D13/006—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which one of the oscillations is, or is converted into, a signal having a special waveform, e.g. triangular and by sampling this signal by narrow pulses obtained from the second oscillation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Networks Using Active Elements (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 充電電流を決定する抵抗とコンデンサをＬＳ
Ｉに内蔵でき、電圧位相変換係数を正確に設定できる回
路構成のサンプルホールド型位相比較器を得る。 【構成】 電流設定回路３３ａにはＮＰＮトランジスタ
３２を設けてある。電流制御信号１０で動作するトラン
ジスタ２０の出力定電流ＩC ′をアナログスイッチ２２
のオン期間内コンデンサ２４に供給して充電し、その充
電電圧をサンプルホールド回路（アナログスイッチ２
３、コンデンサ２５、バッファアンプ２６）でサンプル
ホールドし、そのホールド電圧ＶX1′と一定の基準電圧
ＶC との差電圧を積分回路２７で積分し、その出力電圧
ＶY をＮＰＮトランジスタ３２のベースに印加してＩB
を適宜値に自動調節し、ＩC を所定値の定電流に設定す
る。
Ｉに内蔵でき、電圧位相変換係数を正確に設定できる回
路構成のサンプルホールド型位相比較器を得る。 【構成】 電流設定回路３３ａにはＮＰＮトランジスタ
３２を設けてある。電流制御信号１０で動作するトラン
ジスタ２０の出力定電流ＩC ′をアナログスイッチ２２
のオン期間内コンデンサ２４に供給して充電し、その充
電電圧をサンプルホールド回路（アナログスイッチ２
３、コンデンサ２５、バッファアンプ２６）でサンプル
ホールドし、そのホールド電圧ＶX1′と一定の基準電圧
ＶC との差電圧を積分回路２７で積分し、その出力電圧
ＶY をＮＰＮトランジスタ３２のベースに印加してＩB
を適宜値に自動調節し、ＩC を所定値の定電流に設定す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ回路で使用する
サンプルホールド型の位相比較器に係り、特にＬＳＩに
内部回路として形成するのに好適な位相比較器に関す
る。
サンプルホールド型の位相比較器に係り、特にＬＳＩに
内部回路として形成するのに好適な位相比較器に関す
る。
【０００２】
【従来の技術】サンプルホールド型の位相比較器は、リ
ファレンスリークが少なく、またデッドゾーンが本質的
に存在しないので、安定な動作が期待できるなどの利点
があることから、シンセサイザＬＳＩなどでのＰＬＬ回
路にしばしば使用されている。
ファレンスリークが少なく、またデッドゾーンが本質的
に存在しないので、安定な動作が期待できるなどの利点
があることから、シンセサイザＬＳＩなどでのＰＬＬ回
路にしばしば使用されている。
【０００３】図３は、従来のサンプルホールド型位相比
較器の代表的構成例を示す。図３において、点線で囲ま
れた電流設定回路３３ｂは、電流設定端子１２に外付け
される抵抗（抵抗値ＲB ）１３とＰＮＰトランジスタ１
１とで構成される。抵抗１３が外付けである理由は後述
する。この電流設定回路３３ｂでは、抵抗１３には電源
電圧ＶCCからＰＮＰトランジスタ１１のベースエミッタ
間電圧ＶBEを引いた電圧が掛かっているので、抵抗１３
を流れる電流ＩB は、次の数式１で示される。
較器の代表的構成例を示す。図３において、点線で囲ま
れた電流設定回路３３ｂは、電流設定端子１２に外付け
される抵抗（抵抗値ＲB ）１３とＰＮＰトランジスタ１
１とで構成される。抵抗１３が外付けである理由は後述
する。この電流設定回路３３ｂでは、抵抗１３には電源
電圧ＶCCからＰＮＰトランジスタ１１のベースエミッタ
間電圧ＶBEを引いた電圧が掛かっているので、抵抗１３
を流れる電流ＩB は、次の数式１で示される。
【０００４】
【数１】
【０００５】また、ＰＮＰトランジスタ１１と同８はカ
レントミラー回路を構成しているので、ＰＮＰトランジ
スタ８のコレクタ電流ＩC は、ほぼ次の数式２で示され
る。但し、数式２において、Ｗ8 はＰＮＰトランジスタ
８のエミッタサイズ、Ｗ11はＰＮＰトランジスタ１１の
エミッタサイズである。
レントミラー回路を構成しているので、ＰＮＰトランジ
スタ８のコレクタ電流ＩC は、ほぼ次の数式２で示され
る。但し、数式２において、Ｗ8 はＰＮＰトランジスタ
８のエミッタサイズ、Ｗ11はＰＮＰトランジスタ１１の
エミッタサイズである。
【０００６】
【数２】
【０００７】ここで、ＶCCは一定であり、ＶBEはほぼ
０．６〜０．７Ｖ（シリコントランジスタの場合）で一
定、またＷ8 とＷ11は固定値であるので、コレクタ電流
ＩC の値は前記電流ＩB によって決まる。
０．６〜０．７Ｖ（シリコントランジスタの場合）で一
定、またＷ8 とＷ11は固定値であるので、コレクタ電流
ＩC の値は前記電流ＩB によって決まる。
【０００８】即ち、ＰＮＰトランジスタ８は設定電圧た
る電流制御信号１０に従った定電流ＩC を出力する第１
の電流源である。そして、電流設定回路３３ｂでは抵抗
１３は入力電流ＩB に対応した所定電圧を出力する第１
の回路であり、ＰＮＰトランジスタ１１は該所定電圧に
基づきＰＮＰトランジスタ８の出力電流値を規定する設
定電圧たる電流制御信号１０を出力する第２の回路であ
る。
る電流制御信号１０に従った定電流ＩC を出力する第１
の電流源である。そして、電流設定回路３３ｂでは抵抗
１３は入力電流ＩB に対応した所定電圧を出力する第１
の回路であり、ＰＮＰトランジスタ１１は該所定電圧に
基づきＰＮＰトランジスタ８の出力電流値を規定する設
定電圧たる電流制御信号１０を出力する第２の回路であ
る。
【０００９】スイッチドライバ１７は、基準信号（ＲＥ
Ｆ）１５と被位相比較信号（ＳＩＧ）１６とを被制御入
力信号とし、出力端子１の出力電圧値（位相比較結果
値）が信号ＲＥＦ１５と信号ＳＩＧ１６との位相差に直
線的に対応する値となるように、クロック（ＣＬＯＣ
Ｋ）１４に従って生成した制御信号（ＳＡ、ＳＢ、Ｓ
Ｃ）によってアナログスイッチ（７、６、５）をオン・
オフ制御してコンデンサ（３、４）の充電制御等をす
る。以下、図４を参照して具体的に説明する。
Ｆ）１５と被位相比較信号（ＳＩＧ）１６とを被制御入
力信号とし、出力端子１の出力電圧値（位相比較結果
値）が信号ＲＥＦ１５と信号ＳＩＧ１６との位相差に直
線的に対応する値となるように、クロック（ＣＬＯＣ
Ｋ）１４に従って生成した制御信号（ＳＡ、ＳＢ、Ｓ
Ｃ）によってアナログスイッチ（７、６、５）をオン・
オフ制御してコンデンサ（３、４）の充電制御等をす
る。以下、図４を参照して具体的に説明する。
【００１０】信号ＳＩＧ１６は、周期がＴ秒である（図
４（１））。信号ＲＥＦ１５は、信号ＳＩＧ１６の立ち
下がり後の所定時間後に立ち上がり、信号ＳＩＧ１６が
周期Ｔ秒後に立ち上がる以前に立ち下がる信号である。
今、信号ＳＩＧ１６と信号ＲＥＦ１５との位相差を例え
ばθ1 ラジアン（ｒａｄ）とする（図４（２））。
４（１））。信号ＲＥＦ１５は、信号ＳＩＧ１６の立ち
下がり後の所定時間後に立ち上がり、信号ＳＩＧ１６が
周期Ｔ秒後に立ち上がる以前に立ち下がる信号である。
今、信号ＳＩＧ１６と信号ＲＥＦ１５との位相差を例え
ばθ1 ラジアン（ｒａｄ）とする（図４（２））。
【００１１】アナログスイッチ７の制御信号ＳＡは、信
号ＳＩＧ１６の立ち上がりから信号ＲＥＦ１５の立ち上
がりに至る位相差θ1 ラジアンに相当する期間“１”と
なり、その後信号ＳＩＧ１６の立ち上がりに至る期間は
“０”となる信号である。即ち、アナログスイッチ７は
第１のスイッチング手段である。
号ＳＩＧ１６の立ち上がりから信号ＲＥＦ１５の立ち上
がりに至る位相差θ1 ラジアンに相当する期間“１”と
なり、その後信号ＳＩＧ１６の立ち上がりに至る期間は
“０”となる信号である。即ち、アナログスイッチ７は
第１のスイッチング手段である。
【００１２】コレクタ電流ＩC は、アナログスイッチ７
で断続され、アナログスイッチ７がオンの期間内コンデ
ンサ（容量値ＣR ）４に供給されこれを充電する。即
ち、コンデンサ４は第１のコンデンサである。このコン
デンサ４もその容量値の一部等が外付けとなる。
で断続され、アナログスイッチ７がオンの期間内コンデ
ンサ（容量値ＣR ）４に供給されこれを充電する。即
ち、コンデンサ４は第１のコンデンサである。このコン
デンサ４もその容量値の一部等が外付けとなる。
【００１３】コンデンサ４の充電電圧ＶCRは直線的に増
大し（図４（６））、このときのコンデンサ４の最終的
な充電電圧Ｖ1 は次の数式３で示されるが、この数式３
に数式１、同２を代入すると、充電電圧Ｖ1は次の数式
４となる。なお、数式４において、ｋは、数式５で示さ
れる。
大し（図４（６））、このときのコンデンサ４の最終的
な充電電圧Ｖ1 は次の数式３で示されるが、この数式３
に数式１、同２を代入すると、充電電圧Ｖ1は次の数式
４となる。なお、数式４において、ｋは、数式５で示さ
れる。
【００１４】
【数３】
【００１５】
【数４】
【００１６】
【数５】
【００１７】即ち、充電終了直後の電圧Ｖ1 は、位相差
θ1 に比例し、コンデンサ４の容量値ＣR と抵抗値ＲB
に逆比例するのである。
θ1 に比例し、コンデンサ４の容量値ＣR と抵抗値ＲB
に逆比例するのである。
【００１８】次に、制御信号ＳＣは、制御信号ＳＡの立
ち下がり後の一定時間後に所定時間内“１”となる信号
である（図４（４））。つまり、アナログスイッチ５
は、同７がオフとなった後に制御信号ＳＣによって所定
時間内オンし、コンデンサ４に充電された電荷がコンデ
ンサ（容量値ＣH ）３に供給される。電圧Ｖ1 がサンプ
リングされるのである。そして、コンデンサ３の容量値
ＣH がＣR に比べて充分小さければサンプリング後の電
圧Ｖ1 ′は電圧Ｖ1 にほぼ等しいので（図４（６）
（７））、制御信号ＳＣがオフすると、その電圧値Ｖ
1 ′がコンデンサ３にホールドされ、バッファアンプ２
を介して位相比較結果として出力端子１から出力され
る。即ち、アナログスイッチ５とコンデンサ３とバッフ
ァアンプ２は全体として第１のサンプルホールド回路を
構成しているのである。なお、コンデンサ３もコンデン
サ４と同様に一部容量値等が外付けとなる。
ち下がり後の一定時間後に所定時間内“１”となる信号
である（図４（４））。つまり、アナログスイッチ５
は、同７がオフとなった後に制御信号ＳＣによって所定
時間内オンし、コンデンサ４に充電された電荷がコンデ
ンサ（容量値ＣH ）３に供給される。電圧Ｖ1 がサンプ
リングされるのである。そして、コンデンサ３の容量値
ＣH がＣR に比べて充分小さければサンプリング後の電
圧Ｖ1 ′は電圧Ｖ1 にほぼ等しいので（図４（６）
（７））、制御信号ＳＣがオフすると、その電圧値Ｖ
1 ′がコンデンサ３にホールドされ、バッファアンプ２
を介して位相比較結果として出力端子１から出力され
る。即ち、アナログスイッチ５とコンデンサ３とバッフ
ァアンプ２は全体として第１のサンプルホールド回路を
構成しているのである。なお、コンデンサ３もコンデン
サ４と同様に一部容量値等が外付けとなる。
【００１９】そして、制御信号ＳＢは、制御信号ＳＣの
立ち下がり後の一定時間後に所定時間内“１”となる信
号である（図４（５））。つまり、アナログスイッチ６
は、同５がＯＦＦとなった後であって同７がＯＮする以
前に制御信号ＳＣによって所定時間内オンし、コンデン
サ４に充電された電荷を放電し次の動作に備える第２の
スイッチング手段である。
立ち下がり後の一定時間後に所定時間内“１”となる信
号である（図４（５））。つまり、アナログスイッチ６
は、同５がＯＦＦとなった後であって同７がＯＮする以
前に制御信号ＳＣによって所定時間内オンし、コンデン
サ４に充電された電荷を放電し次の動作に備える第２の
スイッチング手段である。
【００２０】以上の動作が繰り返されて、結果的に、信
号ＳＩＧと信号ＲＥＦの位相差に直線的に対応する直流
電圧が出力端子１から出力される。
号ＳＩＧと信号ＲＥＦの位相差に直線的に対応する直流
電圧が出力端子１から出力される。
【００２１】
【発明が解決しようとする課題】上述した従来のサンプ
ルホールド型位相比較器では、電圧位相変換係数Ｋは、
数式４から次の数式６となる。
ルホールド型位相比較器では、電圧位相変換係数Ｋは、
数式４から次の数式６となる。
【００２２】
【数６】
【００２３】つまり、従来のサンプルホールド型位相比
較器では、電圧位相変換係数Ｋは、コンデンサ４の容量
値ＣR と抵抗１３の抵抗値ＲBによってほぼ決まるよう
になっている。
較器では、電圧位相変換係数Ｋは、コンデンサ４の容量
値ＣR と抵抗１３の抵抗値ＲBによってほぼ決まるよう
になっている。
【００２４】ところが、抵抗やコンデンサをＬＳＩに内
蔵する場合、抵抗値や容量値の誤差が非常に大きいので
（それぞれ±３０％程度もばらつく）、正確な電圧位相
変換係数を得るのは困難である。即ち、このように大き
くばらつく抵抗値や容量値に電圧位相変換係数による位
相比較器を用いてＰＬＬ回路を構成しても正確な動作は
殆ど期待できない。従って、従来のサンプルホールド型
位相比較器では、通常前述したようにコンデンサ４、同
３及び抵抗１３をＬＳＩの外部に取り付けるようにし、
正確な電圧位相変換係数を得るようにしている。
蔵する場合、抵抗値や容量値の誤差が非常に大きいので
（それぞれ±３０％程度もばらつく）、正確な電圧位相
変換係数を得るのは困難である。即ち、このように大き
くばらつく抵抗値や容量値に電圧位相変換係数による位
相比較器を用いてＰＬＬ回路を構成しても正確な動作は
殆ど期待できない。従って、従来のサンプルホールド型
位相比較器では、通常前述したようにコンデンサ４、同
３及び抵抗１３をＬＳＩの外部に取り付けるようにし、
正確な電圧位相変換係数を得るようにしている。
【００２５】しかし、部品を外付けにすると、その分端
子が増加するので、限られた端子数で設計しなければな
らないＬＳＩにおいては重大な問題である。また、外付
けコンデンサの場合、寄生容量や雑音に対する配慮から
大きな容量値が必要であるので、抵抗値ＲB は極めて小
さくする必要がある。そうすると、数式１や同２から明
らかなように、ＩB やＩC が大きくなり、消費電流が増
大するという問題もある。
子が増加するので、限られた端子数で設計しなければな
らないＬＳＩにおいては重大な問題である。また、外付
けコンデンサの場合、寄生容量や雑音に対する配慮から
大きな容量値が必要であるので、抵抗値ＲB は極めて小
さくする必要がある。そうすると、数式１や同２から明
らかなように、ＩB やＩC が大きくなり、消費電流が増
大するという問題もある。
【００２６】本発明の目的は、電流値を設定する抵抗と
コンデンサとを外付けとせずに電圧位相変換係数を正確
に設定できるサンプルホールド型の位相比較器を提供す
ることにある。
コンデンサとを外付けとせずに電圧位相変換係数を正確
に設定できるサンプルホールド型の位相比較器を提供す
ることにある。
【００２７】
【課題を解決するための手段】前記目的を達成するため
に、本発明の位相比較器は次の如き構成を有する。即
ち、第１発明の位相比較器は、設定電圧に従った定電流
を出力する第１の電流源と； 入力電流に対応した所定
電圧を出力する第１の回路と該所定電圧に基づき前記第
１の電流源の電流値を規定する前記設定電圧を出力する
第２の回路とを備える電流設定手段と； 基準信号と被
位相比較信号との位相差に応じた期間内オン作動しその
後位相差判定期間までの間オフ作動するスイッチング手
段であって、そのオン期間内に前記第１の電流源の出力
する定電流を出力する第１のスイッチング手段と； 前
記第１のスイッチング手段の出力する定電流で充電され
る第１のコンデンサと； 前記第１のスイッチング手段
のオフ期間において前記第１のコンデンサの充電電圧を
サンプルホールドし前記基準信号と前記被位相比較信号
との位相差に応じた電圧値を比較結果値として出力する
第１のサンプルホールド回路と； 前記第１のスイッチ
ング手段のオフ期間であって前記第１のサンプルホール
ド回路のサンプルホールド動作終了後の適宜タイミング
で前記第１のコンデンサに充電された電荷を放電する第
２のスイッチング手段と； を備えるサンプルホールド
型の位相比較器において； 前記電流設定手段に前記入
力電流を制御電圧に従って適宜値に制御しそれを前記所
定電圧を出力する第１の回路に与える第３の回路と；
を設けると共に、当該電流設定手段が出力する前記設定
電圧に従った定電流を出力する第２の電流源と； 前記
基準信号と同期した一定の周期内における所定タイミン
グで所定期間オン作動するスイッチング手段であって、
そのオン期間内に前記第２の電流源の出力する定電流を
出力する第３のスイッチング手段と； 前記第３のスイ
ッチング手段の出力する定電流で充電される第２のコン
デンサと； 前記第３のスイッチング手段のオフ期間に
おいて前記第２のコンデンサの充電電圧をサンプルホー
ルドする第２のサンプルホールド回路と； 前記第３の
スイッチング手段のオフ期間であって前記第２のサンプ
ルホールド回路のサンプルホールド動作終了後の適宜タ
イミングで前記第２のコンデンサに充電された電荷を放
電する第４のスイッチング手段と； 一定の基準電圧と
前記第２のサンプルホールド回路の出力するホールド電
圧との差電圧を積分し、その積分値を前記制御電圧とし
て前記電流設定手段の前記第３の回路に出力する積分手
段と； を備えたことを特徴とするものである。
に、本発明の位相比較器は次の如き構成を有する。即
ち、第１発明の位相比較器は、設定電圧に従った定電流
を出力する第１の電流源と； 入力電流に対応した所定
電圧を出力する第１の回路と該所定電圧に基づき前記第
１の電流源の電流値を規定する前記設定電圧を出力する
第２の回路とを備える電流設定手段と； 基準信号と被
位相比較信号との位相差に応じた期間内オン作動しその
後位相差判定期間までの間オフ作動するスイッチング手
段であって、そのオン期間内に前記第１の電流源の出力
する定電流を出力する第１のスイッチング手段と； 前
記第１のスイッチング手段の出力する定電流で充電され
る第１のコンデンサと； 前記第１のスイッチング手段
のオフ期間において前記第１のコンデンサの充電電圧を
サンプルホールドし前記基準信号と前記被位相比較信号
との位相差に応じた電圧値を比較結果値として出力する
第１のサンプルホールド回路と； 前記第１のスイッチ
ング手段のオフ期間であって前記第１のサンプルホール
ド回路のサンプルホールド動作終了後の適宜タイミング
で前記第１のコンデンサに充電された電荷を放電する第
２のスイッチング手段と； を備えるサンプルホールド
型の位相比較器において； 前記電流設定手段に前記入
力電流を制御電圧に従って適宜値に制御しそれを前記所
定電圧を出力する第１の回路に与える第３の回路と；
を設けると共に、当該電流設定手段が出力する前記設定
電圧に従った定電流を出力する第２の電流源と； 前記
基準信号と同期した一定の周期内における所定タイミン
グで所定期間オン作動するスイッチング手段であって、
そのオン期間内に前記第２の電流源の出力する定電流を
出力する第３のスイッチング手段と； 前記第３のスイ
ッチング手段の出力する定電流で充電される第２のコン
デンサと； 前記第３のスイッチング手段のオフ期間に
おいて前記第２のコンデンサの充電電圧をサンプルホー
ルドする第２のサンプルホールド回路と； 前記第３の
スイッチング手段のオフ期間であって前記第２のサンプ
ルホールド回路のサンプルホールド動作終了後の適宜タ
イミングで前記第２のコンデンサに充電された電荷を放
電する第４のスイッチング手段と； 一定の基準電圧と
前記第２のサンプルホールド回路の出力するホールド電
圧との差電圧を積分し、その積分値を前記制御電圧とし
て前記電流設定手段の前記第３の回路に出力する積分手
段と； を備えたことを特徴とするものである。
【００２８】また、第２発明の位相比較器は、前記第１
発明の位相比較器において； 前記第２のスイッチング
手段と前記第４のスイッチング手段とは同一のタイミン
グで動作し； 前記第１のサンプルホールド回路と前記
第２のサンプルホールド回路とは同一のタイミングで動
作する； ことを特徴とするものである。
発明の位相比較器において； 前記第２のスイッチング
手段と前記第４のスイッチング手段とは同一のタイミン
グで動作し； 前記第１のサンプルホールド回路と前記
第２のサンプルホールド回路とは同一のタイミングで動
作する； ことを特徴とするものである。
【００２９】また、第３発明の位相比較器は、前記第１
発明または前記第２発明において；前記第１のスイッチ
ング手段は前記基準信号を所定時間だけ遅延させた遅延
基準信号と前記被位相比較信号との位相差に応じた期間
内オン作動し； 前記第３のスイッチング手段は遅延し
ない前記基準信号と遅延させた前記遅延基準信号との位
相差に応じた期間内オン作動する； ことを特徴とする
位相比較器。
発明または前記第２発明において；前記第１のスイッチ
ング手段は前記基準信号を所定時間だけ遅延させた遅延
基準信号と前記被位相比較信号との位相差に応じた期間
内オン作動し； 前記第３のスイッチング手段は遅延し
ない前記基準信号と遅延させた前記遅延基準信号との位
相差に応じた期間内オン作動する； ことを特徴とする
位相比較器。
【００３０】
【作用】次に、前記の如く構成される本発明の位相比較
器の作用を説明する。本発明では、電流設定手段の設定
電圧に従った定電流（第２の電流源）を第３のスイッチ
ング手段で断続し、その出力をサンプルホールドし（第
２のサンプルホールド回路）、そのホールド電圧と一定
の基準電圧との差電圧を積分し（積分手段）、それを電
流設定手段に帰還して第１の回路の入力電流を適宜値に
制御し、即ち、第１の回路の製造上のばらつきを無視で
きるようにし、第１及び第２の電流源のそれぞれが出力
する電流値を所定値に調整する。
器の作用を説明する。本発明では、電流設定手段の設定
電圧に従った定電流（第２の電流源）を第３のスイッチ
ング手段で断続し、その出力をサンプルホールドし（第
２のサンプルホールド回路）、そのホールド電圧と一定
の基準電圧との差電圧を積分し（積分手段）、それを電
流設定手段に帰還して第１の回路の入力電流を適宜値に
制御し、即ち、第１の回路の製造上のばらつきを無視で
きるようにし、第１及び第２の電流源のそれぞれが出力
する電流値を所定値に調整する。
【００３１】その結果、電圧位相変換係数を容易且つ正
確に設定できる要素で構成でき、正確な電圧位相変換係
数を実現できる。また、第１の回路は、従来では外付け
の抵抗であったが、本発明では製造上のばらつきを無視
できるようにしたので、ＬＳＩ内部に純粋な抵抗回路で
或はトランジスタ等の素子で形成できる。そして、電圧
位相変換係数の決定要素には、第１及び第２のコンデン
サが含まれるが、これらは比の形で寄与するので、小容
量化でき、ＬＳＩ内部に組込める。また、内蔵コンデン
サの容量値を小さくできるので、充放電時の電流値が小
さくなり、消費電力を低減できる、等の効果がある。
確に設定できる要素で構成でき、正確な電圧位相変換係
数を実現できる。また、第１の回路は、従来では外付け
の抵抗であったが、本発明では製造上のばらつきを無視
できるようにしたので、ＬＳＩ内部に純粋な抵抗回路で
或はトランジスタ等の素子で形成できる。そして、電圧
位相変換係数の決定要素には、第１及び第２のコンデン
サが含まれるが、これらは比の形で寄与するので、小容
量化でき、ＬＳＩ内部に組込める。また、内蔵コンデン
サの容量値を小さくできるので、充放電時の電流値が小
さくなり、消費電力を低減できる、等の効果がある。
【００３２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係るサンプルホール
ド型位相比較器を示す。本発明では、電流設定回路３３
ａに第３の回路たるＮＰＮトランジスタ３２をＰＮＰト
ランジスタ１１と抵抗１３の間に設けてあると共に、第
２の電流源たるＰＮＰトランジスタ２０と、第３のスイ
ッチング手段たるアナログスイッチ２２と、第２のコン
デンサたるコンデンサ（容量値ＣR ′）２４と、アナロ
グスイッチ２３とコンデンサ（容量値ＣH ′）２５とバ
ッファアンプ２６とで構成される（第２の）サンプルホ
ールド回路と、積分回路２７とを設け、積分回路２７の
出力でＮＰＮトランジスタ３２を制御するようにしてあ
る。
する。図１は、本発明の一実施例に係るサンプルホール
ド型位相比較器を示す。本発明では、電流設定回路３３
ａに第３の回路たるＮＰＮトランジスタ３２をＰＮＰト
ランジスタ１１と抵抗１３の間に設けてあると共に、第
２の電流源たるＰＮＰトランジスタ２０と、第３のスイ
ッチング手段たるアナログスイッチ２２と、第２のコン
デンサたるコンデンサ（容量値ＣR ′）２４と、アナロ
グスイッチ２３とコンデンサ（容量値ＣH ′）２５とバ
ッファアンプ２６とで構成される（第２の）サンプルホ
ールド回路と、積分回路２７とを設け、積分回路２７の
出力でＮＰＮトランジスタ３２を制御するようにしてあ
る。
【００３３】また、本実施例では、スイッチドライバ１
７に同一構成の同１８を並設し、スイッチドライバ１７
はＲＥＦ１５（図２（１））を遅延回路（ＤＥＬＡＹ）
１９で遅延した遅延基準信号（ＲＥＦ′）３４（図２
（２））とＳＩＧ１６（図２（７））とから制御信号Ｓ
Ａ（図２（８））、同ＳＣ（図２（４））、同ＳＢ（図
２（５））を形成し、スイッチドライバ１８はＲＥＦ１
５とＲＥＦ′３４とから制御信号ＳＤ（図２（３））を
形成する。制御信号ＳＡは、アナログスイッチ７に与え
られるが、図３の従来例では、ＲＥＦ１５とＳＩＧ１６
との位相差に相当する期間“１”となる信号であったの
を（図４（３））本実施例では、ＲＥＦ′３４とＳＩＧ
１６との位相差に相当する期間“１”となる信号である
（図２（８））。しかし、これは、本質的な事項ではな
い。また、制御信号ＳＣはアナログスイッチ５と同２３
に与えられ、制御信号ＳＢはアナログスイッチ６と同２
１に与えられ、制御信号ＳＤはアナログスイッチ２２に
与えられる。以下、本発明に係る部分を中心に説明す
る。
７に同一構成の同１８を並設し、スイッチドライバ１７
はＲＥＦ１５（図２（１））を遅延回路（ＤＥＬＡＹ）
１９で遅延した遅延基準信号（ＲＥＦ′）３４（図２
（２））とＳＩＧ１６（図２（７））とから制御信号Ｓ
Ａ（図２（８））、同ＳＣ（図２（４））、同ＳＢ（図
２（５））を形成し、スイッチドライバ１８はＲＥＦ１
５とＲＥＦ′３４とから制御信号ＳＤ（図２（３））を
形成する。制御信号ＳＡは、アナログスイッチ７に与え
られるが、図３の従来例では、ＲＥＦ１５とＳＩＧ１６
との位相差に相当する期間“１”となる信号であったの
を（図４（３））本実施例では、ＲＥＦ′３４とＳＩＧ
１６との位相差に相当する期間“１”となる信号である
（図２（８））。しかし、これは、本質的な事項ではな
い。また、制御信号ＳＣはアナログスイッチ５と同２３
に与えられ、制御信号ＳＢはアナログスイッチ６と同２
１に与えられ、制御信号ＳＤはアナログスイッチ２２に
与えられる。以下、本発明に係る部分を中心に説明す
る。
【００３４】ＰＮＰトランジスタ２０は、同８と同様に
同１１とカレントミラー回路を構成し、そのコレクタ電
流ＩC ′は電流制御信号に応じたものとなる。従って、
ＰＮＰトランジスタ２０のエミッタサイズをＷ20とする
と、コレクタ電流ＩC ′は、数式２と同様な次の数式７
で示される。
同１１とカレントミラー回路を構成し、そのコレクタ電
流ＩC ′は電流制御信号に応じたものとなる。従って、
ＰＮＰトランジスタ２０のエミッタサイズをＷ20とする
と、コレクタ電流ＩC ′は、数式２と同様な次の数式７
で示される。
【００３５】
【数７】
【００３６】このコレクタ電流ＩC ′は、アナログスイ
ッチ２２を介してコンデンサ２４に供給される。アナロ
グスイッチ２２の制御信号ＳＤは、例えば図２（３）に
示すように、ＲＥＦ１５の立ち上がりからＲＥＦ′３４
の立ち上がりまでの期間、つまり、遅延時間Ｔd だけ
“１”となる信号である。コンデンサ２４はアナログス
イッチ２２のオン期間内コレクタ電流ＩC ′が供給さ
れ、充電電圧ＶCR′が直線的に増大する（図２
（６））。このときのコンデンサ２４の最終電圧Ｖ
X1は、次の数式８で示される。
ッチ２２を介してコンデンサ２４に供給される。アナロ
グスイッチ２２の制御信号ＳＤは、例えば図２（３）に
示すように、ＲＥＦ１５の立ち上がりからＲＥＦ′３４
の立ち上がりまでの期間、つまり、遅延時間Ｔd だけ
“１”となる信号である。コンデンサ２４はアナログス
イッチ２２のオン期間内コレクタ電流ＩC ′が供給さ
れ、充電電圧ＶCR′が直線的に増大する（図２
（６））。このときのコンデンサ２４の最終電圧Ｖ
X1は、次の数式８で示される。
【００３７】
【数８】
【００３８】そして、アナログスイッチ２３とコンデン
サ２５とバッファ２６からなるサンプルホールド回路で
コンデンサ２４の充電電圧をサンプリングし、電圧
ＶX1′をホールド出力する。前述したように、電圧
ＶX1′は、コンデンサ２５の容量値がコンデンサ２４の
それに比べて充分小さければ、殆ど充電電圧ＶX1と等し
いので、以下ＶX1とする（図２（６））。アナログスイ
ッチ２１は、サンプリング終了後の一定時間オンし（図
２（５））、コンデンサ２４を放電する。以上の動作が
繰り返されて、サンプルホールド回路ならホールド電圧
ＶX1が積分回路２７へ出力される。
サ２５とバッファ２６からなるサンプルホールド回路で
コンデンサ２４の充電電圧をサンプリングし、電圧
ＶX1′をホールド出力する。前述したように、電圧
ＶX1′は、コンデンサ２５の容量値がコンデンサ２４の
それに比べて充分小さければ、殆ど充電電圧ＶX1と等し
いので、以下ＶX1とする（図２（６））。アナログスイ
ッチ２１は、サンプリング終了後の一定時間オンし（図
２（５））、コンデンサ２４を放電する。以上の動作が
繰り返されて、サンプルホールド回路ならホールド電圧
ＶX1が積分回路２７へ出力される。
【００３９】積分回路２７は、抵抗２８、コンデンサ２
９、演算増幅器３０で構成される。演算増幅器３０は反
転入力端子に抵抗２８を介してホールド電圧ＶX1が印加
され、非反転入力端子に一定の基準電圧ＶC （ＶC ＝Ｖ
CC／２）が印加される。要するに、ホールド電圧ＶX1と
一定の基準電圧ＶC との差電圧が積分される。Ｒを抵抗
２８の抵抗値、Ｃをコンデンサ２９の容量値とすると、
この積分回路２７の出力電圧ＶY は次の数式９で示され
る。
９、演算増幅器３０で構成される。演算増幅器３０は反
転入力端子に抵抗２８を介してホールド電圧ＶX1が印加
され、非反転入力端子に一定の基準電圧ＶC （ＶC ＝Ｖ
CC／２）が印加される。要するに、ホールド電圧ＶX1と
一定の基準電圧ＶC との差電圧が積分される。Ｒを抵抗
２８の抵抗値、Ｃをコンデンサ２９の容量値とすると、
この積分回路２７の出力電圧ＶY は次の数式９で示され
る。
【００４０】
【数９】
【００４１】この出力電圧ＶY がＮＰＮトランジスタ３
２のベースに印加されるので、ＶBEをＮＰＮトランジス
タ３２のベース・エミッタ間電圧とすれば、抵抗１３を
流れる電流ＩB は次の数式１０で示される。
２のベースに印加されるので、ＶBEをＮＰＮトランジス
タ３２のベース・エミッタ間電圧とすれば、抵抗１３を
流れる電流ＩB は次の数式１０で示される。
【００４２】
【数１０】
【００４３】ここで、数式８においてＶX1＝ＶC を与え
るＩB をＩB0とすると、ＩB0は次の数式１１となり、Ｉ
B との差をΔＩB とすると、ＩB は数式１２で示され
る。
るＩB をＩB0とすると、ＩB0は次の数式１１となり、Ｉ
B との差をΔＩB とすると、ＩB は数式１２で示され
る。
【００４４】
【数１１】
【００４５】
【数１２】
【００４６】これを、数式９、同１０に代入して微分す
ると、次の数式１３となる。なお、数式１３における時
定数τは数式１４で示される。
ると、次の数式１３となる。なお、数式１３における時
定数τは数式１４で示される。
【００４７】
【数１３】
【００４８】
【数１４】
【００４９】従って、ΔＩB は、ΔＩB0を任意の初期値
とすると、次の数式１５となる。
とすると、次の数式１５となる。
【００５０】
【数１５】
【００５１】つまり、ΔＩB は、任意値であるが、充分
長い時間の間に時定数τで０アンペアに収束するのであ
り、ＩB は数式１１で与えられるＩB0に自動的に調整さ
れるのである。即ち、抵抗１３をＬＳＩ内部に構成する
ときの製造上のばらつきが吸収されるのである。この電
流は、ＰＮＰトランジスタ８のエミッタ電流、即ち、コ
ンデンサ４の充電電流を規定し、トランジスタ８、アナ
ログスイッチ（５、６、７）、コンデンサ４、同３及び
バッファアンプ２で構成されるサンプルホールド型位相
比較器の電圧位相変換係数を規定するのである。
長い時間の間に時定数τで０アンペアに収束するのであ
り、ＩB は数式１１で与えられるＩB0に自動的に調整さ
れるのである。即ち、抵抗１３をＬＳＩ内部に構成する
ときの製造上のばらつきが吸収されるのである。この電
流は、ＰＮＰトランジスタ８のエミッタ電流、即ち、コ
ンデンサ４の充電電流を規定し、トランジスタ８、アナ
ログスイッチ（５、６、７）、コンデンサ４、同３及び
バッファアンプ２で構成されるサンプルホールド型位相
比較器の電圧位相変換係数を規定するのである。
【００５２】この電圧位相変換係数Ｋは、数式１、同
５、同６及び同１１から次の数式１６で示される。
５、同６及び同１１から次の数式１６で示される。
【００５３】
【数１６】
【００５４】数式１６において、Ｔ／Ｔd は既知の値で
あり、シフトレジスタを用いた遅延回路１９等で容易且
つ正確に設定できる。また、Ｗ8 ／Ｗ20とＣR ′／ＣR
は、同一ＬＳＩ内ではトランジスタサイズやコンデンサ
容量の相対値が極めて正確であることから、殆ど誤差な
く与えられる。また、ＶC は、電源電圧の抵抗分圧など
で正確に得ることができる。
あり、シフトレジスタを用いた遅延回路１９等で容易且
つ正確に設定できる。また、Ｗ8 ／Ｗ20とＣR ′／ＣR
は、同一ＬＳＩ内ではトランジスタサイズやコンデンサ
容量の相対値が極めて正確であることから、殆ど誤差な
く与えられる。また、ＶC は、電源電圧の抵抗分圧など
で正確に得ることができる。
【００５５】以上のことから、電圧位相変換係数Ｋは極
めて正確に設定できる。特に、トランジスタ２０と同
８、コンデンサ４と同２４、及び、コンデンサ３と２１
をそれぞれ同じもので構成した場合は、電圧位相変換係
数Ｋは次の数式１７となり、より一層簡単に設定でき
る。
めて正確に設定できる。特に、トランジスタ２０と同
８、コンデンサ４と同２４、及び、コンデンサ３と２１
をそれぞれ同じもので構成した場合は、電圧位相変換係
数Ｋは次の数式１７となり、より一層簡単に設定でき
る。
【００５６】
【数１７】
【００５７】つまり、抵抗１３は外付けとせずにＬＳＩ
内部に形成できる。従って、抵抗１３は純粋な抵抗回路
でも良いが、トランジスタ等の素子を利用して「入力電
流に対応した所定電圧を出力する回路」を構成しても良
いことになる。そして、コンデンサ４の容量値ＣR はコ
ンデンサ２４の容量値ＣR ′との比として電圧位相変換
係数Ｋの決定要素に寄与しているので、小容量で足りこ
れもＬＳＩ内部に形成できる。ＣR が小容量で足りると
いうことは、充放電時の電流値が小さくなることを意味
するから、消費電力を低減できることになる。
内部に形成できる。従って、抵抗１３は純粋な抵抗回路
でも良いが、トランジスタ等の素子を利用して「入力電
流に対応した所定電圧を出力する回路」を構成しても良
いことになる。そして、コンデンサ４の容量値ＣR はコ
ンデンサ２４の容量値ＣR ′との比として電圧位相変換
係数Ｋの決定要素に寄与しているので、小容量で足りこ
れもＬＳＩ内部に形成できる。ＣR が小容量で足りると
いうことは、充放電時の電流値が小さくなることを意味
するから、消費電力を低減できることになる。
【００５８】なお、本実施例では、バイポーラトランジ
スタで構成したが、Ｍ０Ｓトランジスタによっても同様
に構成できることは勿論である。
スタで構成したが、Ｍ０Ｓトランジスタによっても同様
に構成できることは勿論である。
【００５９】
【発明の効果】以上説明したように、本発明のサンプル
ホールド型の位相比較器によれば、電流設定手段の設定
電圧に従った定電流（第２の電流源）を第３のスイッチ
ング手段で断続し、その出力をサンプルホールドし（第
２のサンプルホールド回路）、そのホールド電圧と一定
の基準電圧との差電圧を積分し（積分手段）、それを電
流設定手段に帰還して第１の回路の入力電流を適宜値に
制御し、即ち、第１の回路の製造上のばらつきを無視で
きるようにし、第１及び第２の電流源のそれぞれが出力
する電流値を所定値に調整するようにしたので、電圧位
相変換係数を容易且つ正確に設定できる要素で構成で
き、正確な電圧位相変換係数を実現できる。また、第１
の回路は、従来では外付けの抵抗であったが、本発明で
は製造上のばらつきを無視できるようにしたので、ＬＳ
Ｉ内部に純粋な抵抗回路で或はトランジスタ等の素子で
形成できる。そして、電圧位相変換係数の決定要素に
は、第１及び第２のコンデンサが含まれるが、これらは
比の形で寄与するので、小容量化でき、ＬＳＩ内部に組
込める。また、内蔵コンデンサの容量値を小さくできる
ので、充放電時の電流値が小さくなり、消費電力を低減
できる、等の効果がある。
ホールド型の位相比較器によれば、電流設定手段の設定
電圧に従った定電流（第２の電流源）を第３のスイッチ
ング手段で断続し、その出力をサンプルホールドし（第
２のサンプルホールド回路）、そのホールド電圧と一定
の基準電圧との差電圧を積分し（積分手段）、それを電
流設定手段に帰還して第１の回路の入力電流を適宜値に
制御し、即ち、第１の回路の製造上のばらつきを無視で
きるようにし、第１及び第２の電流源のそれぞれが出力
する電流値を所定値に調整するようにしたので、電圧位
相変換係数を容易且つ正確に設定できる要素で構成で
き、正確な電圧位相変換係数を実現できる。また、第１
の回路は、従来では外付けの抵抗であったが、本発明で
は製造上のばらつきを無視できるようにしたので、ＬＳ
Ｉ内部に純粋な抵抗回路で或はトランジスタ等の素子で
形成できる。そして、電圧位相変換係数の決定要素に
は、第１及び第２のコンデンサが含まれるが、これらは
比の形で寄与するので、小容量化でき、ＬＳＩ内部に組
込める。また、内蔵コンデンサの容量値を小さくできる
ので、充放電時の電流値が小さくなり、消費電力を低減
できる、等の効果がある。
【図１】本発明の一実施例に係るサンプルホールド型位
相比較器の構成ブロック図である。
相比較器の構成ブロック図である。
【図２】本発明のサンプルホールド型位相比較器の動作
タイムチャートである。
タイムチャートである。
【図３】従来のサンプルホールド型位相比較器の構成ブ
ロック図である。
ロック図である。
【図４】従来のサンプルホールド型位相比較器の動作タ
イムチャートである。
イムチャートである。
１ 出力端子
２ バッファアンプ
３ 電圧ホールド用のコンデンサ
４ ランプ波形発生用のコンデンサ
５ アナログスイッチ
６ アナログスイッチ
７ アナログスイッチ
８ トランジスタ
１０ 電流制御信号
１１ トランジスタ
１３ 抵抗
１７ スイッチドライバ
１８ スイッチドライバ
１９ 遅延回路（ＤＥＬＡＹ）
２０ トランジスタ
２１ アナログスイッチ
２２ アナログスイッチ
２３ アナログスイッチ
２４ ランプ波形発生用のコンデンサ
２５ 電圧ホールド用のコンデンサ
２７ 積分回路
２８ 抵抗
２９ 積分用のコンデンサ
３０ 演算増幅器
３２ トランジスタ
３３ａ 電流設定回路
Claims (3)
- 【請求項１】 設定電圧に従った定電流を出力する第１
の電流源と； 入力電流に対応した所定電圧を出力する
第１の回路と該所定電圧に基づき前記第１の電流源の電
流値を規定する前記設定電圧を出力する第２の回路とを
備える電流設定手段と； 基準信号と被位相比較信号と
の位相差に応じた期間内オン作動しその後位相差判定期
間までの間オフ作動するスイッチング手段であって、そ
のオン期間内に前記第１の電流源の出力する定電流を出
力する第１のスイッチング手段と；前記第１のスイッチ
ング手段の出力する定電流で充電される第１のコンデン
サと； 前記第１のスイッチング手段のオフ期間におい
て前記第１のコンデンサの充電電圧をサンプルホールド
し前記基準信号と前記被位相比較信号との位相差に応じ
た電圧値を比較結果値として出力する第１のサンプルホ
ールド回路と；前記第１のスイッチング手段のオフ期間
であって前記第１のサンプルホールド回路のサンプルホ
ールド動作終了後の適宜タイミングで前記第１のコンデ
ンサに充電された電荷を放電する第２のスイッチング手
段と； を備えるサンプルホールド型の位相比較器にお
いて； 前記電流設定手段に前記入力電流を制御電圧に
従って適宜値に制御しそれを前記所定電圧を出力する第
１の回路に与える第３の回路と；を設けると共に、当該
電流設定手段が出力する前記設定電圧に従った定電流を
出力する第２の電流源と； 前記基準信号と同期した一
定の周期内における所定タイミングで所定期間オン作動
するスイッチング手段であって、そのオン期間内に前記
第２の電流源の出力する定電流を出力する第３のスイッ
チング手段と； 前記第３のスイッチング手段の出力す
る定電流で充電される第２のコンデンサと；前記第３の
スイッチング手段のオフ期間において前記第２のコンデ
ンサの充電電圧をサンプルホールドする第２のサンプル
ホールド回路と； 前記第３のスイッチング手段のオフ
期間であって前記第２のサンプルホールド回路のサンプ
ルホールド動作終了後の適宜タイミングで前記第２のコ
ンデンサに充電された電荷を放電する第４のスイッチン
グ手段と； 一定の基準電圧と前記第２のサンプルホー
ルド回路の出力するホールド電圧との差電圧を積分し、
その積分値を前記制御電圧として前記電流設定手段の前
記第３の回路に出力する積分手段と； を備えたことを
特徴とする位相比較器。 - 【請求項２】 請求項１に記載の位相比較器において；
前記第２のスイッチング手段と前記第４のスイッチン
グ手段とは同一のタイミングで動作し； 前記第１のサ
ンプルホールド回路と前記第２のサンプルホールド回路
とは同一のタイミングで動作する； ことを特徴とする
位相比較器。 - 【請求項３】 請求項１または請求項２に記載の位相比
較器において； 前記第１のスイッチング手段は前記基
準信号を所定時間だけ遅延させた遅延基準信号と前記被
位相比較信号との位相差に応じた期間内オン作動し；
前記第３のスイッチング手段は遅延しない前記基準信号
と遅延させた前記遅延基準信号との位相差に応じた期間
内オン作動する； ことを特徴とする位相比較器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216425A JP2768070B2 (ja) | 1991-08-02 | 1991-08-02 | 位相比較器 |
| EP92113100A EP0525798B1 (en) | 1991-08-02 | 1992-07-31 | Integrated-circuit sampled-and-hold phase detector with integrated current setting resistor |
| CA002075127A CA2075127C (en) | 1991-08-02 | 1992-07-31 | Integrated circuit sampled-and-hold phase detector with integrated current setting resistor |
| DE69205754T DE69205754T2 (de) | 1991-08-02 | 1992-07-31 | Integrierter Abtast-Halte-Phasendetektor mit einem stromeinstellenden integrierten Widerstand. |
| KR1019920013870A KR960003170B1 (ko) | 1991-08-02 | 1992-08-01 | 위상 검출기 |
| AU20768/92A AU651713B2 (en) | 1991-08-02 | 1992-08-03 | Integrated-circuit sampled-and-hold phase detector with integrated current setting resistor |
| US07/923,541 US5331230A (en) | 1991-08-02 | 1992-08-03 | Integrated-circuit sampled-and-hold phase detector with integrated current setting resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216425A JP2768070B2 (ja) | 1991-08-02 | 1991-08-02 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537365A true JPH0537365A (ja) | 1993-02-12 |
| JP2768070B2 JP2768070B2 (ja) | 1998-06-25 |
Family
ID=16688367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3216425A Expired - Lifetime JP2768070B2 (ja) | 1991-08-02 | 1991-08-02 | 位相比較器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5331230A (ja) |
| EP (1) | EP0525798B1 (ja) |
| JP (1) | JP2768070B2 (ja) |
| KR (1) | KR960003170B1 (ja) |
| AU (1) | AU651713B2 (ja) |
| CA (1) | CA2075127C (ja) |
| DE (1) | DE69205754T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124588A (ja) * | 2007-11-16 | 2009-06-04 | Renesas Technology Corp | 半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2897795B2 (ja) * | 1991-10-31 | 1999-05-31 | 日本電気株式会社 | サンプルホールド型位相比較回路 |
| US5449960A (en) * | 1992-03-30 | 1995-09-12 | Nec Corporation | Sample-and-hold circuit |
| JPH09251651A (ja) * | 1996-03-15 | 1997-09-22 | Toshiba Corp | 位相差電圧生成回路 |
| JP3360794B2 (ja) * | 1997-02-17 | 2002-12-24 | クラリオン株式会社 | 符号分割多重通信装置 |
| US6057713A (en) * | 1998-03-12 | 2000-05-02 | Motorola, Inc. | Method and apparatus for performing voltage sampling |
| SE9801120D0 (sv) * | 1998-03-30 | 1998-03-30 | Astra Ab | Electrical device |
| DE19829985A1 (de) * | 1998-07-04 | 2000-01-05 | Mannesmann Rexroth Ag | Verfahren zur Differenzierung von treppenförmigen Signalen und Schaltungsanordnung zur Durchführung des Verfahrens |
| FI106415B (fi) | 1998-12-22 | 2001-01-31 | Nokia Mobile Phones Ltd | Parannettu menetelmä ja piirijärjestely signaalin käsittelemiseksi |
| EP1590750A2 (en) | 2003-02-05 | 2005-11-02 | Moldflow Ireland Ltd | Apparatus and methods for performing process simulation using a hybrid model |
| US6806742B1 (en) * | 2003-05-23 | 2004-10-19 | Standard Microsystems Corporation | Phase detector for low power applications |
| US6982559B2 (en) * | 2004-01-14 | 2006-01-03 | Kyocera Wireless Corp. | Accurate and efficient sensing circuit and method for bi-directional signals |
| US7872535B2 (en) * | 2006-12-06 | 2011-01-18 | Broadcom Corporation | Phase locked loop with capacitive loop filter |
| CN102403900B (zh) | 2010-09-14 | 2014-10-08 | 登丰微电子股份有限公司 | 转换控制器 |
| CN103091561B (zh) * | 2012-12-26 | 2015-02-11 | 常州同惠电子股份有限公司 | 从交直流叠加信号中提取直流信号的装置及方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3521084A (en) * | 1967-06-07 | 1970-07-21 | Ampex | Phase discriminator |
| NL7905541A (nl) * | 1979-07-17 | 1981-01-20 | Philips Nv | Fasevergelijkschakeling. |
| GB2209895B (en) * | 1987-09-16 | 1991-09-25 | Philips Electronic Associated | A circuit arrangement for storing sampled analogue electrical currents |
| NL8901019A (nl) * | 1989-04-24 | 1990-11-16 | Philips Nv | Sensorschakeling voor gecorreleerde dubbele signaalbemonstering. |
| GB2235839B (en) * | 1989-08-22 | 1993-06-16 | Plessey Co Plc | Phase detector |
| GB2235799A (en) * | 1989-09-06 | 1991-03-13 | Philips Electronic Associated | Differentiator circuit |
| US5103123A (en) * | 1990-09-17 | 1992-04-07 | Motorola, Inc. | Phase detector having all NPN transistors |
| US5227676A (en) * | 1991-09-16 | 1993-07-13 | International Business Machines Corporation | Current mode sample-and-hold circuit |
-
1991
- 1991-08-02 JP JP3216425A patent/JP2768070B2/ja not_active Expired - Lifetime
-
1992
- 1992-07-31 DE DE69205754T patent/DE69205754T2/de not_active Expired - Fee Related
- 1992-07-31 CA CA002075127A patent/CA2075127C/en not_active Expired - Fee Related
- 1992-07-31 EP EP92113100A patent/EP0525798B1/en not_active Expired - Lifetime
- 1992-08-01 KR KR1019920013870A patent/KR960003170B1/ko not_active IP Right Cessation
- 1992-08-03 US US07/923,541 patent/US5331230A/en not_active Expired - Fee Related
- 1992-08-03 AU AU20768/92A patent/AU651713B2/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124588A (ja) * | 2007-11-16 | 2009-06-04 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5331230A (en) | 1994-07-19 |
| KR960003170B1 (ko) | 1996-03-05 |
| AU2076892A (en) | 1993-02-04 |
| EP0525798A3 (en) | 1993-08-18 |
| CA2075127C (en) | 1997-05-20 |
| AU651713B2 (en) | 1994-07-28 |
| EP0525798A2 (en) | 1993-02-03 |
| JP2768070B2 (ja) | 1998-06-25 |
| CA2075127A1 (en) | 1993-02-03 |
| DE69205754T2 (de) | 1996-04-04 |
| KR930005375A (ko) | 1993-03-23 |
| DE69205754D1 (de) | 1995-12-07 |
| EP0525798B1 (en) | 1995-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2768070B2 (ja) | 位相比較器 | |
| JPH05175737A (ja) | サンプルホールド型位相比較回路 | |
| JP2001320250A (ja) | オフセット補正回路、オフセット補正電圧生成回路、および積算回路 | |
| JPS59108418A (ja) | 信号発生回路 | |
| US5528186A (en) | Timing generator using digital signals to obtain accurate delay time and high resolution | |
| JPH08213886A (ja) | 遅延回路 | |
| JPH0255968B2 (ja) | ||
| JPH0563523A (ja) | 波形発生装置 | |
| JPH11163725A (ja) | サンプリングａ／ｄ変換器 | |
| JP2725495B2 (ja) | タイミング発生回路 | |
| JPH07107391A (ja) | Ｃｄｓ回路 | |
| JP2001154749A (ja) | 基準電圧発生回路 | |
| JPH01151818A (ja) | 同期信号発生回路 | |
| JPH0526825Y2 (ja) | ||
| JPH0119471Y2 (ja) | ||
| JPS5934720A (ja) | 電圧制御発振回路 | |
| JPH05252003A (ja) | 単安定マルチバイブレータ | |
| JPS60251600A (ja) | サンプルホ−ルド回路 | |
| JPH057778Y2 (ja) | ||
| JPS5935215B2 (ja) | アナログ・ディジタル変換器 | |
| JPH0364207A (ja) | パルス発生回路 | |
| JPS63133071A (ja) | 電流−周波数変換器 | |
| JPH0554688A (ja) | サンプルホールド回路 | |
| JPS6145784B2 (ja) | ||
| JPS646571B2 (ja) |