JPS646571B2 - - Google Patents
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- JPS646571B2 JPS646571B2 JP9991783A JP9991783A JPS646571B2 JP S646571 B2 JPS646571 B2 JP S646571B2 JP 9991783 A JP9991783 A JP 9991783A JP 9991783 A JP9991783 A JP 9991783A JP S646571 B2 JPS646571 B2 JP S646571B2
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- 239000003990 capacitor Substances 0.000 description 16
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデイジタル・アナログ変換器（以下Ｄ
―Ａ変換器という）に係り、特に高精度，高速化
とすることができ、計測制御に使用するのに好適
なRamp Pickoff形のＤ―Ａ変換器に関するもの
である。
―Ａ変換器という）に係り、特に高精度，高速化
とすることができ、計測制御に使用するのに好適
なRamp Pickoff形のＤ―Ａ変換器に関するもの
である。
アナログ信号を計算機処理し、アナログ信号の
制御量を出力するにはＤ―Ａ変換器を必要とし、
特に構成が簡単で、高精度，高分解能のＤ―Ａ変
換器を必要とするときは、シングルスロープＡ―
Ｄ変換器と共通部分が多いRamp Pickoff形のＤ
―Ａ変換器が多用されている。
制御量を出力するにはＤ―Ａ変換器を必要とし、
特に構成が簡単で、高精度，高分解能のＤ―Ａ変
換器を必要とするときは、シングルスロープＡ―
Ｄ変換器と共通部分が多いRamp Pickoff形のＤ
―Ａ変換器が多用されている。
第１図は従来のRamp Pickoff形のＤ―Ａ変換
器の回路ブロツク図で、第２図は第１図の動作波
形を示す図である。第１図において、１０はカウ
ンタで、クロツクパルスCLKを計数し、その計
数値をデイジタルコンパレータ２０に出力すると
ともに、その計数値でランプ発生回路３０を制御
する。ランプ発生回路３０は、基準電圧Vrefとカ
ウンタ１０の計数値を入力し、計数値が零のとき
は零で、計数値が2n−１（ｎはＤ―Ａ変換器のビ
ツト数）のときはVrefとなるランプ信号Vranpを
出力する。また、デイジタルコンパレータ２０
は、カウンタ１０の計数値と入力デイジタル値Ｎ
とを比較し、両者が等しいときは、サンプル・ホ
ールド回路４０にパルス信号を出力する。サンプ
ル・ホールド回路４０は、このパルス信号でラン
プ発生回路３０の出力をサンプル・ホールドし、
Vputを出力する。
器の回路ブロツク図で、第２図は第１図の動作波
形を示す図である。第１図において、１０はカウ
ンタで、クロツクパルスCLKを計数し、その計
数値をデイジタルコンパレータ２０に出力すると
ともに、その計数値でランプ発生回路３０を制御
する。ランプ発生回路３０は、基準電圧Vrefとカ
ウンタ１０の計数値を入力し、計数値が零のとき
は零で、計数値が2n−１（ｎはＤ―Ａ変換器のビ
ツト数）のときはVrefとなるランプ信号Vranpを
出力する。また、デイジタルコンパレータ２０
は、カウンタ１０の計数値と入力デイジタル値Ｎ
とを比較し、両者が等しいときは、サンプル・ホ
ールド回路４０にパルス信号を出力する。サンプ
ル・ホールド回路４０は、このパルス信号でラン
プ発生回路３０の出力をサンプル・ホールドし、
Vputを出力する。
ところで、第２図からわかるように、出力Vput
は、カウンタ１０の計数値がＮに等しくなつた点
でステツプ的に変化する。このため、サンプル・
ホールド回路４０は高スルーレートを必要とする
という欠点がある。
は、カウンタ１０の計数値がＮに等しくなつた点
でステツプ的に変化する。このため、サンプル・
ホールド回路４０は高スルーレートを必要とする
という欠点がある。
また、カウンタ１０の計数値とＮが等しい期間
は１クロツクパルスの間であるため、クロツク周
波数の上限がサンプル・ホールド回路４０のスル
ーレートで制約され、高速，高精度，高分解能が
得られないという欠点がある。
は１クロツクパルスの間であるため、クロツク周
波数の上限がサンプル・ホールド回路４０のスル
ーレートで制約され、高速，高精度，高分解能が
得られないという欠点がある。
さらに、１クロツクパルスの期間にランプ波形
をサンプリングするようにしてあるため、定常状
態でも最大1LSBのリツプル誤差を生ずるという
欠点もある。
をサンプリングするようにしてあるため、定常状
態でも最大1LSBのリツプル誤差を生ずるという
欠点もある。
本発明は上記に鑑みてなされたもので、その目
的とるところは、高速，高精度，高分解能のデイ
ジタル・アナログ変換器を提供することにある。
的とるところは、高速，高精度，高分解能のデイ
ジタル・アナログ変換器を提供することにある。
本発明の特徴は、クロツクパルスを計数するカ
ウンタの計数値に比例したランプ信号を出力する
ランプ発生回路の出力とデイジタル・アナログ変
換器の出力とを比較して両者が等しいときに出力
が反転するアナログコンパレータと、上記カウン
タの計数値と入力デイジタル値とを比較して両者
が等しいときにパルス信号を出力するデイジタル
コンパレータからのパルス信号と上記アナログコ
ンパレータの出力とを入力し、上記デイジタルコ
ンパレータがパルス信号を発生した時点と上記ア
ナログコンパレータの出力が反転した時点との時
間差に比例して出力電圧が増減してデイジタル・
アナログ変換出力を送出すＴ―Ｖ変換回路とを備
えた構成とした点にある。
ウンタの計数値に比例したランプ信号を出力する
ランプ発生回路の出力とデイジタル・アナログ変
換器の出力とを比較して両者が等しいときに出力
が反転するアナログコンパレータと、上記カウン
タの計数値と入力デイジタル値とを比較して両者
が等しいときにパルス信号を出力するデイジタル
コンパレータからのパルス信号と上記アナログコ
ンパレータの出力とを入力し、上記デイジタルコ
ンパレータがパルス信号を発生した時点と上記ア
ナログコンパレータの出力が反転した時点との時
間差に比例して出力電圧が増減してデイジタル・
アナログ変換出力を送出すＴ―Ｖ変換回路とを備
えた構成とした点にある。
以下本発明を第３図，第５図，第６図に示した
実施例および第４図，第７図を用いて詳細に説明
する。
実施例および第４図，第７図を用いて詳細に説明
する。
第３図は本発明のＤ―Ａ変換器の一実施例を示
す回路ブロツク図で、第１図と同一部分は同じ符
号で示し、ここでは説明を省略する。第３図にお
いては、ランプ発生回路３０の出力はアナログコ
ンパレータ５０の（＋）入力端子に接続し、アナ
ログコンパレータ５０の（−）入力端子はＴ―Ｖ
変換回路６０の出力と接続し、Ｔ―Ｖ変換回路６
０には、アナログコンパレータ５０の出力とデイ
ジタルコンパレータ２０の出力とを入力させ、第
１図のサンプル・ホールド回路４０をアナログコ
ンパレータ５０とＴ―Ｖ変換回路６０とに代えた
構成としてある。
す回路ブロツク図で、第１図と同一部分は同じ符
号で示し、ここでは説明を省略する。第３図にお
いては、ランプ発生回路３０の出力はアナログコ
ンパレータ５０の（＋）入力端子に接続し、アナ
ログコンパレータ５０の（−）入力端子はＴ―Ｖ
変換回路６０の出力と接続し、Ｔ―Ｖ変換回路６
０には、アナログコンパレータ５０の出力とデイ
ジタルコンパレータ２０の出力とを入力させ、第
１図のサンプル・ホールド回路４０をアナログコ
ンパレータ５０とＴ―Ｖ変換回路６０とに代えた
構成としてある。
第４図は第３図の動作波形を示す図で、次に、
第４図を参照して第３図の動作について説明す
る。第４図ａのランプ信号Vranpは、従来と同様
にカウンタ１０の計数値が零のときは零で、カウ
ンタ１０の計数値が2n−１（ｎはＤ―Ａ変換器の
ビツト数）のときはランプ発生回路３０に入力さ
せてある基準電圧Vrefとなる。また、アナログコ
ンパレータ５０の出力は、第４図ｂに示すよう
に、ランプ信号Vranpと前回のＤ―Ａ変換器の出
力、すなわち、Ｔ―Ｖ変換回路６０の出力
Vput(i-1)とが一致した時刻TAで反転し、デイジタ
ルコンパレータ２０は、第４図ｃに示すように、
カウンタ１０の計数値が入力デイジタル値Ｎに一
致した時刻TDでパルス信号を発生する。Ｔ―Ｖ
変換回路６０は、アナログコンパレータ５０の出
力とデイジタルコンパレータ２０の出力とを入力
し、第４図ｄに示してある（TD−TA）間の時間
差に比例して出力電圧が増減する。そのときＤ―
Ａ変換後の出力put(i)は次式で示される。
第４図を参照して第３図の動作について説明す
る。第４図ａのランプ信号Vranpは、従来と同様
にカウンタ１０の計数値が零のときは零で、カウ
ンタ１０の計数値が2n−１（ｎはＤ―Ａ変換器の
ビツト数）のときはランプ発生回路３０に入力さ
せてある基準電圧Vrefとなる。また、アナログコ
ンパレータ５０の出力は、第４図ｂに示すよう
に、ランプ信号Vranpと前回のＤ―Ａ変換器の出
力、すなわち、Ｔ―Ｖ変換回路６０の出力
Vput(i-1)とが一致した時刻TAで反転し、デイジタ
ルコンパレータ２０は、第４図ｃに示すように、
カウンタ１０の計数値が入力デイジタル値Ｎに一
致した時刻TDでパルス信号を発生する。Ｔ―Ｖ
変換回路６０は、アナログコンパレータ５０の出
力とデイジタルコンパレータ２０の出力とを入力
し、第４図ｄに示してある（TD−TA）間の時間
差に比例して出力電圧が増減する。そのときＤ―
Ａ変換後の出力put(i)は次式で示される。
Vput(i)＝Kp（TD−TA）＋Vput(f-1) ……(1)
ここに、Kp；Ｔ―Ｄ変換回路６０の変換係数
したがつて、第４図ａからわかるように、第３図
に示すＤ―Ａ変換器の応答は、Kpとランプ信号
Vranpの傾きKrに依存する。そして、ステツプ応
答は次式で示される。
したがつて、第４図ａからわかるように、第３図
に示すＤ―Ａ変換器の応答は、Kpとランプ信号
Vranpの傾きKrに依存する。そして、ステツプ応
答は次式で示される。
Vput(i)＝｛１−（１−Kp／Kr）i｝Ｎ／2n−１・Vref
……(2) ここで、ｉ＝０，１，２，…である。これよ
り、Ｄ―Ａ変換誤差εは、次式で示されることが
わかる。
……(2) ここで、ｉ＝０，１，２，…である。これよ
り、Ｄ―Ａ変換誤差εは、次式で示されることが
わかる。
ε＝（１−Kp／Kr）i ……(3)
これより、Kp／Kr＝１のとき誤差εは零とな
り、０＜Kp／Kr＜２のときは、Ｄ―Ａ変換を繰
り返すともに誤差εが減少していくことがわか
る。また、Kp／Kr≧２のときは誤差εが増加し、
収束しない。
り、０＜Kp／Kr＜２のときは、Ｄ―Ａ変換を繰
り返すともに誤差εが減少していくことがわか
る。また、Kp／Kr≧２のときは誤差εが増加し、
収束しない。
したがつて、第３図の実施例に示す本発明に係
るＤ―Ａ変換器は、(3)式からわかるように、条件
を選ぶことにより誤差εを変換回数とともに小さ
くすることができる。また、Kr＝Kpとすれば、
１回のＤ―Ａ変換でも誤差εを零にできる。さら
に、第４図ａのVputの波形からもわかるように、
出力の変化はVranpとほぼ等しいので、Ｔ―Ｖ変
換回路６０に高スルーレートの増幅器が不要とな
り、クロツクパルスCLKを高速化でき、高速，
高精度，高分解能のＤ―Ａ変換器を得ることがで
きる。
るＤ―Ａ変換器は、(3)式からわかるように、条件
を選ぶことにより誤差εを変換回数とともに小さ
くすることができる。また、Kr＝Kpとすれば、
１回のＤ―Ａ変換でも誤差εを零にできる。さら
に、第４図ａのVputの波形からもわかるように、
出力の変化はVranpとほぼ等しいので、Ｔ―Ｖ変
換回路６０に高スルーレートの増幅器が不要とな
り、クロツクパルスCLKを高速化でき、高速，
高精度，高分解能のＤ―Ａ変換器を得ることがで
きる。
第５図は第３図のＴ―Ｖ変換回路６０の一実施
例を示す回路図である。第５図において、フリツ
プフロツプ６１，６２は、第３図のカウンタ１０
と同期してカウンタ１０の計数値が零となる以前
にリセツトされ、ANDゲート６３，６４の出力
が“Ｌ”となり、スイツチ６５，６６がオフ状態
となる。
例を示す回路図である。第５図において、フリツ
プフロツプ６１，６２は、第３図のカウンタ１０
と同期してカウンタ１０の計数値が零となる以前
にリセツトされ、ANDゲート６３，６４の出力
が“Ｌ”となり、スイツチ６５，６６がオフ状態
となる。
この状態でデイジタルコンパレータ２０の出力
PDが“Ｈ”になると、ANDゲート６３の２入力
が“Ｈ”となり、ANDゲート６３の出力も“Ｈ”
となる。次に、アナログコンパレータ５０の出力
PAが“Ｈ”になると、ANDゲート６３の１つの
入力が“Ｌ”となるため、ANDゲート６３の出
力も“Ｌ”となる。すなわち、デイジタルコンパ
レータ２０の出力PDが“Ｈ”になる時刻をTD、
アナログコンパレータ５０の出力PAが“Ｈ”に
なる時刻をTAとしたとき、（TA−TD）が正であ
れば、（TA−TD）の期間だけANDゲート６３の
出力が“Ｈ”となり、スイツチ６５がオンされ
る。
PDが“Ｈ”になると、ANDゲート６３の２入力
が“Ｈ”となり、ANDゲート６３の出力も“Ｈ”
となる。次に、アナログコンパレータ５０の出力
PAが“Ｈ”になると、ANDゲート６３の１つの
入力が“Ｌ”となるため、ANDゲート６３の出
力も“Ｌ”となる。すなわち、デイジタルコンパ
レータ２０の出力PDが“Ｈ”になる時刻をTD、
アナログコンパレータ５０の出力PAが“Ｈ”に
なる時刻をTAとしたとき、（TA−TD）が正であ
れば、（TA−TD）の期間だけANDゲート６３の
出力が“Ｈ”となり、スイツチ６５がオンされ
る。
同様にして、（TA−TD）が負の場合は、（TD−
TA）の期間だけANDゲート６４の出力が“Ｈ”
となり、スイツチ６６がオンされる。
TA）の期間だけANDゲート６４の出力が“Ｈ”
となり、スイツチ６６がオンされる。
このスイツチ６５，６６の動作と、抵抗６７、
コンデンサ６８および差動増幅器６９で構成され
る積分器で、時刻TAとTDの時間差を電圧に変換
する。この電圧変換後の出力Tput(i)は、変換前の
出力をVput(i-1)とすると、（TA−TD）が正負にか
かわらず次式で示される。
コンデンサ６８および差動増幅器６９で構成され
る積分器で、時刻TAとTDの時間差を電圧に変換
する。この電圧変換後の出力Tput(i)は、変換前の
出力をVput(i-1)とすると、（TA−TD）が正負にか
かわらず次式で示される。
Vput(i)＝Vcc／2CR（TD−TA）＋Vput(i-1) ……(4)
ここに、Ｃ；コンデンサ６８の容量
Ｒ；抵抗６７の抵抗値
Vcc；電源電圧
(4)式と(1)式よりわかるように、Ｔ―Ｖ変換係数
Kpは次式となる。
Kpは次式となる。
Kp＝Vcc／2CR ……(5)
第６図は本発明のＤ―Ａ変換器の他の実施例を
示す回路図で、第１図，第３図，第５図と同一部
分は同じ符号で示してある。この回路はデイジタ
ル・アナログ電流変換器の例を示してある。第６
図の構成では、カウンタ１０とアナログコンパレ
ータ２０とは第３図と同様であり、フリツプフロ
ツプ６１，６２とANDゲート６３，６４は第５
図と同様である。
示す回路図で、第１図，第３図，第５図と同一部
分は同じ符号で示してある。この回路はデイジタ
ル・アナログ電流変換器の例を示してある。第６
図の構成では、カウンタ１０とアナログコンパレ
ータ２０とは第３図と同様であり、フリツプフロ
ツプ６１，６２とANDゲート６３，６４は第５
図と同様である。
第６図において、ランプ発生回路３０は、差動
増幅器３１、MOSトランジスタ３２，３３、抵
抗３４，３５、ツエナーダイオード３６、コンデ
ンサ３７とからなり、抵抗３４の電圧降下とツエ
ナーダイオード３６の電圧VZとが等しくなるよ
うに帰還がかかり、抵抗３４に一定電流を流す。
この電流は、コンデンサ３７で積分され、ランプ
信号として出力される。コンデンサ３７はカウン
タ１０からの信号により周期的に放電し、カウン
タ１０の計数値が零のときにランプ信号も零とな
るように制御される。また、積分電流は、カウン
タ１０の計数値が2n−１のときランプ信号がVret
となるように抵抗３４の抵抗値やツエナーダイオ
ード３６の電圧VZで調整される。
増幅器３１、MOSトランジスタ３２，３３、抵
抗３４，３５、ツエナーダイオード３６、コンデ
ンサ３７とからなり、抵抗３４の電圧降下とツエ
ナーダイオード３６の電圧VZとが等しくなるよ
うに帰還がかかり、抵抗３４に一定電流を流す。
この電流は、コンデンサ３７で積分され、ランプ
信号として出力される。コンデンサ３７はカウン
タ１０からの信号により周期的に放電し、カウン
タ１０の計数値が零のときにランプ信号も零とな
るように制御される。また、積分電流は、カウン
タ１０の計数値が2n−１のときランプ信号がVret
となるように抵抗３４の抵抗値やツエナーダイオ
ード３６の電圧VZで調整される。
極性切換回路８０は、MOSトランジスタスイ
ツチ８１〜８４とコンデンサ８５より構成してあ
り、抵抗９１の電圧降下で極性を切り換えて出力
する。
ツチ８１〜８４とコンデンサ８５より構成してあ
り、抵抗９１の電圧降下で極性を切り換えて出力
する。
アナログコンパレータ５０は、MOSトランジ
スタスイツチ５１，５２、反転増幅器５３、コン
デンサ５４から構成してあり、ランプ発生回路３
０の出力と抵抗３４の電圧降下とを比較する。
スタスイツチ５１，５２、反転増幅器５３、コン
デンサ５４から構成してあり、ランプ発生回路３
０の出力と抵抗３４の電圧降下とを比較する。
Ｔ―Ｖ変換回路６０のMOSトランジスタスイ
ツチ７２，７３は第５図のスイツチ６５，６６に
相当する。インバータ７１はMOSトランジスタ
スイツチ７２がＰ形であるため必要となる。第５
図の抵抗６７に相当する抵抗がないのは、MOS
トランジスタ７２，７２のオン抵抗を等価的に使
用できるためである。積分回路は、自己バイアス
形の反転増幅器７４とコンデンサ７５とで構成し
てある。
ツチ７２，７３は第５図のスイツチ６５，６６に
相当する。インバータ７１はMOSトランジスタ
スイツチ７２がＰ形であるため必要となる。第５
図の抵抗６７に相当する抵抗がないのは、MOS
トランジスタ７２，７２のオン抵抗を等価的に使
用できるためである。積分回路は、自己バイアス
形の反転増幅器７４とコンデンサ７５とで構成し
てある。
Ｔ―Ｖ変換回路６０の出力電圧は、トランジス
タ９２と抵抗９３により電流に変換される。
タ９２と抵抗９３により電流に変換される。
定電圧電源１００は、入力電圧１０１の変動を
安定化し、回路に使用できる電源を得るためのも
のである。抵抗１０２は出力電流測定用の負荷で
ある。
安定化し、回路に使用できる電源を得るためのも
のである。抵抗１０２は出力電流測定用の負荷で
ある。
以上の構成のＤ―Ａ変換器の動作を第６図の制
御信号の波形を示した第７図を参照して説明す
る。第７図ａはランプ制御信号の波形、同図ｂは
MOSトランジスタスイツチ５１の制御端子S3お
よびMOSトランジスタスイツチ８３，８４の制
御端子S7への信号の波形、同図ｃはMOSトラン
ジスタスイツチ５２の制御端子S4およびMOSト
ランジスタ８１，８２の制御端子S5への信号の波
形をそれぞれ示す。
御信号の波形を示した第７図を参照して説明す
る。第７図ａはランプ制御信号の波形、同図ｂは
MOSトランジスタスイツチ５１の制御端子S3お
よびMOSトランジスタスイツチ８３，８４の制
御端子S7への信号の波形、同図ｃはMOSトラン
ジスタスイツチ５２の制御端子S4およびMOSト
ランジスタ８１，８２の制御端子S5への信号の波
形をそれぞれ示す。
第７図の時刻t0ではランプ制御信号が“Ｈ”と
なり、コンデンサ３７の電荷を放電し、ランプ信
号を零にするとともに、Ｔ―Ｖ変換回路６０のフ
リツプフロツプ６１，６２をリセツトする。ま
た、制御端子S3，S7への信号が“Ｌ”で、制御端
子S4，S5への信号が“Ｈ”であるので、MOSト
ランジスタスイツチ５１，８３，８４がオフし、
５２，８１，８２がオンする。このため、反転増
幅器５３の入出力はシヨートされ、コンデンサ５
４の一端は反転増幅器５３のしきい電圧となる。
また、コンデンサ５４の他端には、抵抗９１の電
圧降下を保持したコンデンサ８５の電圧が入力さ
れる。したがつて、抵抗９１の電圧降下をコンデ
ンサ５４に充電した状態となる。
なり、コンデンサ３７の電荷を放電し、ランプ信
号を零にするとともに、Ｔ―Ｖ変換回路６０のフ
リツプフロツプ６１，６２をリセツトする。ま
た、制御端子S3，S7への信号が“Ｌ”で、制御端
子S4，S5への信号が“Ｈ”であるので、MOSト
ランジスタスイツチ５１，８３，８４がオフし、
５２，８１，８２がオンする。このため、反転増
幅器５３の入出力はシヨートされ、コンデンサ５
４の一端は反転増幅器５３のしきい電圧となる。
また、コンデンサ５４の他端には、抵抗９１の電
圧降下を保持したコンデンサ８５の電圧が入力さ
れる。したがつて、抵抗９１の電圧降下をコンデ
ンサ５４に充電した状態となる。
次に、時刻t1では、ランプ制御信号が“Ｌ”と
なり、コンデンサ３７に電流を積分し、ランプ信
号を発生させる。このとき、制御端子S3，S7への
信号が“Ｈ”で、S5，S6への信号が“Ｌ”である
ので、MOSトランジスタスイツチ５１，８３，
８４がオンし、５２，８１，８２がオフする。こ
のため、ランプ発生回路３０の出力がコンデンサ
５４に入力され、時刻t0で充電された抵抗９１の
電圧降下との差が反転増幅器５２に入力される。
したがつて、ランプ発生回路３０の出力と抵抗９
１の電圧降下とが比較され、その出力がデイジタ
ルコンパレータ２０の出力とともにＴ―Ｖ変換回
路６０に入力される。Ｔ―Ｖ変換回路６０では、
第３図の場合と同様、反転増幅器５３の出力とデ
イジタルコンパレータ２０の出力との時間差に比
例した(1)式で示される電圧を得て、この電圧出力
は、トランジスタ９２と抵抗９３とで電流に変換
される。
なり、コンデンサ３７に電流を積分し、ランプ信
号を発生させる。このとき、制御端子S3，S7への
信号が“Ｈ”で、S5，S6への信号が“Ｌ”である
ので、MOSトランジスタスイツチ５１，８３，
８４がオンし、５２，８１，８２がオフする。こ
のため、ランプ発生回路３０の出力がコンデンサ
５４に入力され、時刻t0で充電された抵抗９１の
電圧降下との差が反転増幅器５２に入力される。
したがつて、ランプ発生回路３０の出力と抵抗９
１の電圧降下とが比較され、その出力がデイジタ
ルコンパレータ２０の出力とともにＴ―Ｖ変換回
路６０に入力される。Ｔ―Ｖ変換回路６０では、
第３図の場合と同様、反転増幅器５３の出力とデ
イジタルコンパレータ２０の出力との時間差に比
例した(1)式で示される電圧を得て、この電圧出力
は、トランジスタ９２と抵抗９３とで電流に変換
される。
この電流の変化は抵抗９１で検出され、MOS
トランジスタスイツチ８３，８４を介してコンデ
ンサ８５を充電することによつて保持される。
トランジスタスイツチ８３，８４を介してコンデ
ンサ８５を充電することによつて保持される。
以上の結果、出力電流I0は次式で示される。
I0(i)＝｛１−（Kp／Kr・R91／R93）i｝
Ｎ／2n-1・Vref／R93 ……(6)
ここに、R91；抵抗９１の抵抗値
R93；抵抗９３の抵抗値
(6)式より、０＜Kp／Kr・R91／R93＜２であれば、出
力 電流はR93に反比例し、デイジタル・アナログ変
換されることがわかる。
力 電流はR93に反比例し、デイジタル・アナログ変
換されることがわかる。
第６図に示す実施例によれば、電流出力のＤ―
Ａ変換器とすることができ、第５図の場合と同様
の効果がある。
Ａ変換器とすることができ、第５図の場合と同様
の効果がある。
以上説明したように、本発明によれば、高速，
高精度，高分解能のデイジタル・アナログ変換器
にでき、しかも、高速増幅器が不要となるので、
LSI化が容易になるという効果がある。
高精度，高分解能のデイジタル・アナログ変換器
にでき、しかも、高速増幅器が不要となるので、
LSI化が容易になるという効果がある。
第１図は従来のRamp Pickoff形のＤ―Ａ変換
の回路ブロツク図、第２図は第１図の動作波形を
示す図、第３図は本発明のＤ―Ａ変換器の一実施
例を示す回路ブロツク図、第４図は第３図の動作
波形を示す図、第５図は第３図のＴ―Ｖ変換回路
の一実施例を示す回路図、第６図は本発明のＤ―
Ａ変換器の他の実施例を示す回路図、第７図は第
６図の制御信号の波形を示した図である。 １０…カウンタ、２０…デイジタルコンパレー
タ、３０…ランプ発生回路、５０…アナログコン
パレータ、６０…Ｔ―Ｖ変換回路。
の回路ブロツク図、第２図は第１図の動作波形を
示す図、第３図は本発明のＤ―Ａ変換器の一実施
例を示す回路ブロツク図、第４図は第３図の動作
波形を示す図、第５図は第３図のＴ―Ｖ変換回路
の一実施例を示す回路図、第６図は本発明のＤ―
Ａ変換器の他の実施例を示す回路図、第７図は第
６図の制御信号の波形を示した図である。 １０…カウンタ、２０…デイジタルコンパレー
タ、３０…ランプ発生回路、５０…アナログコン
パレータ、６０…Ｔ―Ｖ変換回路。
Claims (1)
- 【特許請求の範囲】 １ クロツクを計数するカウンタと、該カウンタ
の計数値に比例したランプ信号を出力するランプ
発生回路と、前記カウンタの計数値と入力デイジ
タル値とを比較し両者が等しいときにパルス信号
を出力するデイジタルコンパレータとを備え、該
デイジタルコンパレータがパルス信号を発生した
時点の前記ランプ発生回路の出力値を出力とする
デイジタル・アナログ変換器において、前記ラン
プ発生回路の出力と前記デイジタル・アナログ変
換器の出力とを比較し両者が等しいときに出力が
反転するアナログコンパレータと、前記デイジタ
ルコンパレータからのパルス信号と前記アナログ
コンパレータの出力とを入力し、前記デイジタル
コンパレータがパルス信号を発生した時点と前記
アナログコンパレータの出力が反転した時点との
時間差に比例して出力電圧が増減してデイジタ
ル・アナログ変換出力を送出するＴ―Ｖ変換回路
とを備えたことを特徴とするデイジタル・アナロ
グ変換器。 ２ 前記Ｔ―Ｖ変換回路は、出力電圧を電流に変
換する手段を備えている特許請求の範囲第１項記
載のデイジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9991783A JPS59224917A (ja) | 1983-06-03 | 1983-06-03 | デイジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9991783A JPS59224917A (ja) | 1983-06-03 | 1983-06-03 | デイジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59224917A JPS59224917A (ja) | 1984-12-17 |
| JPS646571B2 true JPS646571B2 (ja) | 1989-02-03 |
Family
ID=14260127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9991783A Granted JPS59224917A (ja) | 1983-06-03 | 1983-06-03 | デイジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224917A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0712151B2 (ja) * | 1985-05-13 | 1995-02-08 | 株式会社ニコン | カメラの露出制御回路 |
| US11108402B1 (en) * | 2020-09-04 | 2021-08-31 | Nxp B.V. | Delay compensated single slope analog-to-digital converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612122A (en) * | 1979-07-11 | 1981-02-06 | Sanyo Electric Co Ltd | Pcm signal demodulating circuit |
-
1983
- 1983-06-03 JP JP9991783A patent/JPS59224917A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59224917A (ja) | 1984-12-17 |
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