JPS6348455B2 - - Google Patents
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- JPS6348455B2 JPS6348455B2 JP56092840A JP9284081A JPS6348455B2 JP S6348455 B2 JPS6348455 B2 JP S6348455B2 JP 56092840 A JP56092840 A JP 56092840A JP 9284081 A JP9284081 A JP 9284081A JP S6348455 B2 JPS6348455 B2 JP S6348455B2
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- output
- voltage
- digital
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/48—Servo-type converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、アナログ−デイジタル変換器、詳し
くは、例えば、カメラの入力アナログ情報、即
ち、被写体輝度情報、フイルム感度情報、絞り情
報等を基に、露出時間等のデイジタル表示を行な
う際において用いられる、アナログ電圧をデイジ
タル値に変換するためのアナログ−デイジタル変
換器に関する。
くは、例えば、カメラの入力アナログ情報、即
ち、被写体輝度情報、フイルム感度情報、絞り情
報等を基に、露出時間等のデイジタル表示を行な
う際において用いられる、アナログ電圧をデイジ
タル値に変換するためのアナログ−デイジタル変
換器に関する。
例えば、絞り優先式の露出制御装置を備えた一
眼レフレツクスカメラにおいては、被写体輝度情
報、フイルム感度情報、絞り情報等の入力情報に
応じて露出時間、即ちシヤツター秒時が決定され
ることになり、また、フアインダー表示部にはこ
のシヤツター秒時が表示されるようになつてい
る。ところで、このシヤツター秒時等の露出情報
の表示はメータ等によるアナログ表示のものでは
読み取りにくく、また振動等にも弱いことから、
近時は発光ダイオード、液晶等の表示素子によつ
てデイジタル表示させる傾向にある。従つて、デ
イジタル表示をさせるには入力露出情報に対応し
たアナログ電圧をデイジタル値に変換するための
アナログ−デイジタル変換器を用いる必要があ
る。そこで、従来は、Tv値で一段毎のデイジタ
ル表示を行なうために、４ビツト構成のアナログ
−デイジタル変換器を用いていた。この場合、24
＝16個の表示素子によつて、シヤツター秒時のデ
イジタル表示が行なわれることになる。しかし、
さらにシヤツター秒時の表示精度を上げてこれを
２倍にして32個の表示素子を用いてTv値で0.5段
毎のデイジタル表示を行なわせるためには、アナ
ログ−デイジタル変換器は、32＝25から５ビツト
構成にすることが必要であつた。このことはアナ
ログ−デイジタル変換器の規模が大きくなり回路
が複雑化することを意味し、好ましくない。ま
た、アナログ−デイジタル変換器はビツト数を増
やせば増やす程アナログ−デイジタル変換の速度
が遅くなるため、この点からもビツト数を必要以
上に増大させるような構成は好ましくない。
眼レフレツクスカメラにおいては、被写体輝度情
報、フイルム感度情報、絞り情報等の入力情報に
応じて露出時間、即ちシヤツター秒時が決定され
ることになり、また、フアインダー表示部にはこ
のシヤツター秒時が表示されるようになつてい
る。ところで、このシヤツター秒時等の露出情報
の表示はメータ等によるアナログ表示のものでは
読み取りにくく、また振動等にも弱いことから、
近時は発光ダイオード、液晶等の表示素子によつ
てデイジタル表示させる傾向にある。従つて、デ
イジタル表示をさせるには入力露出情報に対応し
たアナログ電圧をデイジタル値に変換するための
アナログ−デイジタル変換器を用いる必要があ
る。そこで、従来は、Tv値で一段毎のデイジタ
ル表示を行なうために、４ビツト構成のアナログ
−デイジタル変換器を用いていた。この場合、24
＝16個の表示素子によつて、シヤツター秒時のデ
イジタル表示が行なわれることになる。しかし、
さらにシヤツター秒時の表示精度を上げてこれを
２倍にして32個の表示素子を用いてTv値で0.5段
毎のデイジタル表示を行なわせるためには、アナ
ログ−デイジタル変換器は、32＝25から５ビツト
構成にすることが必要であつた。このことはアナ
ログ−デイジタル変換器の規模が大きくなり回路
が複雑化することを意味し、好ましくない。ま
た、アナログ−デイジタル変換器はビツト数を増
やせば増やす程アナログ−デイジタル変換の速度
が遅くなるため、この点からもビツト数を必要以
上に増大させるような構成は好ましくない。
本発明の目的は、上記の点に鑑み、原理的に
は、Ｎビツト構成のアツプダウンカウンタ、デイ
ジタル−アナログ（以下Ｄ−Ａと称す）変換器お
よび比較器等を用いてこれを追従比較型に構成す
ると共に、上記Ｄ−Ａ変換器は入力アナログ電圧
のダイナミツクレンジの中間を基準電圧点として
高電位側と低電位側とで対称な階段波形を同時に
得られるような構成にして、Ｎ＋１ビツトの機能
を有するようにしたアナログ−デイジタル変換器
を提供するにある。
は、Ｎビツト構成のアツプダウンカウンタ、デイ
ジタル−アナログ（以下Ｄ−Ａと称す）変換器お
よび比較器等を用いてこれを追従比較型に構成す
ると共に、上記Ｄ−Ａ変換器は入力アナログ電圧
のダイナミツクレンジの中間を基準電圧点として
高電位側と低電位側とで対称な階段波形を同時に
得られるような構成にして、Ｎ＋１ビツトの機能
を有するようにしたアナログ−デイジタル変換器
を提供するにある。
本発明のアナログ−デイジタル変換器は、一般
に周知の追従比較型のアナログ−デイジタル変換
器を基本にしているので、本発明の実施例の説明
に先立ち、この追従比較型のアナログ−デイジタ
ル変換器について第１図の図面によつて簡単に説
明する。
に周知の追従比較型のアナログ−デイジタル変換
器を基本にしているので、本発明の実施例の説明
に先立ち、この追従比較型のアナログ−デイジタ
ル変換器について第１図の図面によつて簡単に説
明する。
追従比較型のアナログ−デイジタル変換器は、
第１図に示すように、クロツクパルスPcに同期
して同パルスPcをカウントするアツプ−ダウン
カウンタ１と、このアツプ−ダウンカウンタ１の
内容をデイジタル信号入力としてＤ−Ａ変換する
Ｄ−Ａ変換器２と、このＤ−Ａ変換器２の出力電
圧Vdと、被変換入力アナログ電圧Viとを比較入
力とし、その比較結果の出力によつてアツプ−ダ
ウンカウンタ１の制御する比較器３とによつて構
成されている。このアナログ−デイジタル変換器
４において、スタート時、アツプ−ダウンカウン
タ１はアツプカウンタとして動作する。従つて、
このアツプ−ダウンカウンタ１の出力がＤ−Ａ変
換器２に導かれて電圧Vdに変換されると、同電
圧Vdは比較器３に導かれ、こゝで入力アナログ
電圧Viと比較され、Vi＞Vdならば比較器３はそ
の出力レベルによりアツプ−ダウンカウンター１
をアツプカウンタとして動作するようにする。ク
ロツクパルスPcが次々とアツプ−ダウンカウン
タ１に印加されるに従つて、Ｄ−Ａ変換器２の出
力電圧Vdは第２図に示すように階段状に上昇し
ていき、Vd＞Viとなつたところで比較器３の出
力レベルが反転してアツプ−ダウンカウンタ１を
ダウンカウンタとして動作するように切換える。
アツプ−ダウンカウンタ１がダウンカウンタにな
つているとき、クロツクパルスPcに同期してＤ
−Ａ変換器２の出力電圧Vdは階段状に下降して
いく。従つて、Ｄ−Ａ変換器２の出力がVd＝Vi
になるところでアツプ−ダウンカウンタ１はアツ
プ、ダウンのカウントを繰り返すようになり、こ
のアツプ−ダウンカウンタ１からは結局、入力ア
ナログ電圧Viに対応したデイジタル信号が得ら
れることになる。ところで上記アナログ−デイジ
タル変換器４は例えば４ビツト構成の場合には、
上記アツプ−ダウンカウンタ１にデコーダを接続
すれば入力アナログ電圧Viは最大、24＝16段の
デイジタル値に変換されることは明らかであり、
これを32段のデイジタル値に変換できるようにす
るには、上記アナログ−デイジタル変換器４の回
路構成を５ビツトのものにしなければならないこ
とは前述した通りである。
第１図に示すように、クロツクパルスPcに同期
して同パルスPcをカウントするアツプ−ダウン
カウンタ１と、このアツプ−ダウンカウンタ１の
内容をデイジタル信号入力としてＤ−Ａ変換する
Ｄ−Ａ変換器２と、このＤ−Ａ変換器２の出力電
圧Vdと、被変換入力アナログ電圧Viとを比較入
力とし、その比較結果の出力によつてアツプ−ダ
ウンカウンタ１の制御する比較器３とによつて構
成されている。このアナログ−デイジタル変換器
４において、スタート時、アツプ−ダウンカウン
タ１はアツプカウンタとして動作する。従つて、
このアツプ−ダウンカウンタ１の出力がＤ−Ａ変
換器２に導かれて電圧Vdに変換されると、同電
圧Vdは比較器３に導かれ、こゝで入力アナログ
電圧Viと比較され、Vi＞Vdならば比較器３はそ
の出力レベルによりアツプ−ダウンカウンター１
をアツプカウンタとして動作するようにする。ク
ロツクパルスPcが次々とアツプ−ダウンカウン
タ１に印加されるに従つて、Ｄ−Ａ変換器２の出
力電圧Vdは第２図に示すように階段状に上昇し
ていき、Vd＞Viとなつたところで比較器３の出
力レベルが反転してアツプ−ダウンカウンタ１を
ダウンカウンタとして動作するように切換える。
アツプ−ダウンカウンタ１がダウンカウンタにな
つているとき、クロツクパルスPcに同期してＤ
−Ａ変換器２の出力電圧Vdは階段状に下降して
いく。従つて、Ｄ−Ａ変換器２の出力がVd＝Vi
になるところでアツプ−ダウンカウンタ１はアツ
プ、ダウンのカウントを繰り返すようになり、こ
のアツプ−ダウンカウンタ１からは結局、入力ア
ナログ電圧Viに対応したデイジタル信号が得ら
れることになる。ところで上記アナログ−デイジ
タル変換器４は例えば４ビツト構成の場合には、
上記アツプ−ダウンカウンタ１にデコーダを接続
すれば入力アナログ電圧Viは最大、24＝16段の
デイジタル値に変換されることは明らかであり、
これを32段のデイジタル値に変換できるようにす
るには、上記アナログ−デイジタル変換器４の回
路構成を５ビツトのものにしなければならないこ
とは前述した通りである。
本発明は上記追従比較型のアナログ−デイジタ
ル変換器を基本にし、Ｎビツトの構成でありなが
らＮ＋１ビツトの機能を有するようにしたもので
あり、以下、その実施例を図面に基いて説明す
る。
ル変換器を基本にし、Ｎビツトの構成でありなが
らＮ＋１ビツトの機能を有するようにしたもので
あり、以下、その実施例を図面に基いて説明す
る。
第３図は本発明の一実施例を示すアナログ−デ
イジタル変換器の電気回路である。このＡ−Ｄ変
換器１０は、例へば絞り優先式の一眼レフレツク
スカメラに設けられていて、シヤツター秒時をフ
アインダー内にデイジタル値で表示させるための
ものである。アツプ−ダウンカウンタ１１はクロ
ツクパルスPcが印加される端子１２に接続され
て４ビツトのカウント動作を行なうように構成さ
れていて、そのカウント出力はＤ−Ａ変換器１３
のアナログスイツチ１４に導かれるようになつて
いる。Ｄ−Ａ変換器１３におけるアナログスイツ
チ１４の各ビツトの出力端子はそれぞれ抵抗１
５，１６，１７，１８の一端に接続され、これら
の抵抗１５〜１８の他端は一括して、演算増幅器
（以下オペアンプと称す）２０の反転入力端子に
接続されている。これらの抵抗１５〜１８は、抵
抗１５の抵抗値をＲとすると、抵抗１６，１７，
１８の抵抗値はそれぞれ2R、4R、8Rの値に設定
されている。オペアンプ２０の非反転入力端子は
基準電圧VREFが印加される端子２１に接続されて
いる。オペアンプ２０の反転入力端子と出力端子
との間には抵抗１９が接続されている。このアナ
ログスイツチ１４、抵抗１５〜１９、およびオペ
アンプ２０からなる回路構成は、例えば、第１図
中のＤ−Ａ変換器２などに用いられる一般に周知
の電流加算型のＤ−Ａ変換器であり、アナログス
イツチ１４の各ビツトの切換制御により各抵抗１
５〜１８に電流が流れて重み電流源が発生するよ
うになつている。こゝで用いられる本発明におけ
るＤ−Ａ変換器１３は、上記第１のオペアンプ２
０の出力端子に抵抗２２を介して第２のオペアン
プ２３の反転入力端子が接続されると共に、同第
２のオペアンプ２３の非反転入力端子を、上記基
準電圧VREFが印加される端子２１に接続し、さら
に同オペアンプ２３の反転入力端子と出力端子間
に抵抗２４を接続して構成されている。即ち、こ
のＤ−Ａ変換器１３では第１のオペアンプ２０の
出力を第２のオペアンプ２３の反転入力端子に導
くことによつて、第１のオペアンプ２０から得ら
れるＤ−Ａ変換出力を基準電圧VREFを境にして反
転させるようにしている。なお抵抗１９，２２，
２４の抵抗値は互いに等しくR1なる値に選ばれ
ている。
イジタル変換器の電気回路である。このＡ−Ｄ変
換器１０は、例へば絞り優先式の一眼レフレツク
スカメラに設けられていて、シヤツター秒時をフ
アインダー内にデイジタル値で表示させるための
ものである。アツプ−ダウンカウンタ１１はクロ
ツクパルスPcが印加される端子１２に接続され
て４ビツトのカウント動作を行なうように構成さ
れていて、そのカウント出力はＤ−Ａ変換器１３
のアナログスイツチ１４に導かれるようになつて
いる。Ｄ−Ａ変換器１３におけるアナログスイツ
チ１４の各ビツトの出力端子はそれぞれ抵抗１
５，１６，１７，１８の一端に接続され、これら
の抵抗１５〜１８の他端は一括して、演算増幅器
（以下オペアンプと称す）２０の反転入力端子に
接続されている。これらの抵抗１５〜１８は、抵
抗１５の抵抗値をＲとすると、抵抗１６，１７，
１８の抵抗値はそれぞれ2R、4R、8Rの値に設定
されている。オペアンプ２０の非反転入力端子は
基準電圧VREFが印加される端子２１に接続されて
いる。オペアンプ２０の反転入力端子と出力端子
との間には抵抗１９が接続されている。このアナ
ログスイツチ１４、抵抗１５〜１９、およびオペ
アンプ２０からなる回路構成は、例えば、第１図
中のＤ−Ａ変換器２などに用いられる一般に周知
の電流加算型のＤ−Ａ変換器であり、アナログス
イツチ１４の各ビツトの切換制御により各抵抗１
５〜１８に電流が流れて重み電流源が発生するよ
うになつている。こゝで用いられる本発明におけ
るＤ−Ａ変換器１３は、上記第１のオペアンプ２
０の出力端子に抵抗２２を介して第２のオペアン
プ２３の反転入力端子が接続されると共に、同第
２のオペアンプ２３の非反転入力端子を、上記基
準電圧VREFが印加される端子２１に接続し、さら
に同オペアンプ２３の反転入力端子と出力端子間
に抵抗２４を接続して構成されている。即ち、こ
のＤ−Ａ変換器１３では第１のオペアンプ２０の
出力を第２のオペアンプ２３の反転入力端子に導
くことによつて、第１のオペアンプ２０から得ら
れるＤ−Ａ変換出力を基準電圧VREFを境にして反
転させるようにしている。なお抵抗１９，２２，
２４の抵抗値は互いに等しくR1なる値に選ばれ
ている。
そして、上記Ｄ−Ａ変換器１３の第１のオペア
ンプ２０の出力端子は第１の比較器２５の反転入
力端子に接続され、第２のオペアンプ２３の出力
端子は第２の比較器２６の反転入力端子に接続さ
れている。第１、第２の比較器２５，２６の非反
転入力端子は入力アナログ電圧Viが印加される
端子２７に接続されている。この入力アナログ電
圧Viはカメラの被写体輝度Bv、フイルム感度
Sv、絞り値Avから求められる露出情報（Bv＋
Sv−Av）に対応して変化する被変換アナログ電
圧である。第１、第２の比較器２５，２６の出力
端子はイクスクルーシブオアゲート２８の入力端
子に接続され、このイクスクルーシブオアゲート
２８の出力端子はアツプ−ダウンカウンタ１１の
切換制御部に接続されている。第１、第２の比較
器２５，２６の出力レベルは、その反転入力端子
に印加される上記Ｄ−Ａ変換器１３の第１のオペ
アンプ２０からの出力電圧Vd1、第２のオペアン
プ２３からの出力電圧Vd2が、比較器２５，２６
の非反転入力端子に印加される入力アナログ電圧
Viよりも大きいときに、Vd1＞Vi、Vd2＞Viのと
きに‘H'になり、また、逆に、Vd1＜Vi、Vd2＜
Viのときに‘L'になる。イクスクルーシブオアゲ
ート２８は、第１、第２の比較器２５，２６の出
力レベルがいずれも‘H'或いは‘L'のときに、
‘L'レベルの信号を送出し、比較器２５，２６の
いずれか一方の出力ベルが‘H'で、他方の出力
レベルが‘L'のときには‘H'レベルの信号を送
出する。そして、アツプ−ダウンカウンタ１１の
切換制御部に、‘L'レベルの信号がイクスクルー
シブオアゲート２８より導かれるとき、同カウン
タ１１はアツプカウンタとして動作するように切
換制御され、また‘H'レベルの信号が導かれる
とき、アツプ−ダウンカウンタ１１はダウンカウ
ンタとして動作するように制御される。
ンプ２０の出力端子は第１の比較器２５の反転入
力端子に接続され、第２のオペアンプ２３の出力
端子は第２の比較器２６の反転入力端子に接続さ
れている。第１、第２の比較器２５，２６の非反
転入力端子は入力アナログ電圧Viが印加される
端子２７に接続されている。この入力アナログ電
圧Viはカメラの被写体輝度Bv、フイルム感度
Sv、絞り値Avから求められる露出情報（Bv＋
Sv−Av）に対応して変化する被変換アナログ電
圧である。第１、第２の比較器２５，２６の出力
端子はイクスクルーシブオアゲート２８の入力端
子に接続され、このイクスクルーシブオアゲート
２８の出力端子はアツプ−ダウンカウンタ１１の
切換制御部に接続されている。第１、第２の比較
器２５，２６の出力レベルは、その反転入力端子
に印加される上記Ｄ−Ａ変換器１３の第１のオペ
アンプ２０からの出力電圧Vd1、第２のオペアン
プ２３からの出力電圧Vd2が、比較器２５，２６
の非反転入力端子に印加される入力アナログ電圧
Viよりも大きいときに、Vd1＞Vi、Vd2＞Viのと
きに‘H'になり、また、逆に、Vd1＜Vi、Vd2＜
Viのときに‘L'になる。イクスクルーシブオアゲ
ート２８は、第１、第２の比較器２５，２６の出
力レベルがいずれも‘H'或いは‘L'のときに、
‘L'レベルの信号を送出し、比較器２５，２６の
いずれか一方の出力ベルが‘H'で、他方の出力
レベルが‘L'のときには‘H'レベルの信号を送
出する。そして、アツプ−ダウンカウンタ１１の
切換制御部に、‘L'レベルの信号がイクスクルー
シブオアゲート２８より導かれるとき、同カウン
タ１１はアツプカウンタとして動作するように切
換制御され、また‘H'レベルの信号が導かれる
とき、アツプ−ダウンカウンタ１１はダウンカウ
ンタとして動作するように制御される。
上記アツプ−ダウンカウンタ１１のデイジタル
信号出力端子は表示用信号に変換するためのデコ
ーダ３０に接続され、デコーダ３０の16個の出力
端子は表示回路３１のアンドゲート３２01〜３２
16の一方の入力端子と、アンドゲート３２17〜３
２32の一方の入力端子にそれぞれ接続されてい
る。
信号出力端子は表示用信号に変換するためのデコ
ーダ３０に接続され、デコーダ３０の16個の出力
端子は表示回路３１のアンドゲート３２01〜３２
16の一方の入力端子と、アンドゲート３２17〜３
２32の一方の入力端子にそれぞれ接続されてい
る。
また、上記入力アナログ電圧Viが印加される
端子２７は第３の比較器２９の非反転入力端子に
接続され、同比較器２９の反転入力端子は上記基
準電圧VREFが印加される端子２１に接続されてい
る。ところで、端子２１に印加される基準電圧
VREFは入力アナログ電圧Viのダイナミツクレン
ジのほゞ中間点の電位に等しくなるように予め設
定されている。このため、第３の比較器２９の出
力レベルは、入力アナログ電圧ViがVi＞VREFと
なるときには‘H'となり、Vi＜VREFとなるとき
には‘L'となる。この第３の比較器２９の出力端
子は表示回路３１のアンドゲート３２01〜３２16
の他方の入力端子に接続されていると共に、イン
バータ３３を介して３２17〜３２32の他方の入力
端子に接続されている。アンドゲート３２01〜３
２32の出力端子は、等価的にはコンデンサC0と抵
抗R0との並列回路によつて表わされる、シヤツ
ター秒時表示用の液晶３４01〜３４32の一端に接
続されている。この液晶３４01〜３４32の他端は
一括して接地されている。
端子２７は第３の比較器２９の非反転入力端子に
接続され、同比較器２９の反転入力端子は上記基
準電圧VREFが印加される端子２１に接続されてい
る。ところで、端子２１に印加される基準電圧
VREFは入力アナログ電圧Viのダイナミツクレン
ジのほゞ中間点の電位に等しくなるように予め設
定されている。このため、第３の比較器２９の出
力レベルは、入力アナログ電圧ViがVi＞VREFと
なるときには‘H'となり、Vi＜VREFとなるとき
には‘L'となる。この第３の比較器２９の出力端
子は表示回路３１のアンドゲート３２01〜３２16
の他方の入力端子に接続されていると共に、イン
バータ３３を介して３２17〜３２32の他方の入力
端子に接続されている。アンドゲート３２01〜３
２32の出力端子は、等価的にはコンデンサC0と抵
抗R0との並列回路によつて表わされる、シヤツ
ター秒時表示用の液晶３４01〜３４32の一端に接
続されている。この液晶３４01〜３４32の他端は
一括して接地されている。
次に、上記のように構成されたアナログ−デイ
ジタル変換器１０の動作について説明する。アツ
プ−ダウンカウンタ１１はその動作開始時、アツ
プカウンタとして動作し始め、そのデイジタル信
号がＤ−Ａ変換器１３のアナログスイツチ１４に
与えられることによつて抵抗１５〜１８の一端が
‘H'または‘L'になつてこれらの抵抗１５〜１
８のいずれかに電流が流れ、抵抗１９にデイジタ
ル信号に対応した重み電流が流れるようになつて
いる。従つて、アツプ−ダウンカウンタ１１がア
ツプカウンタとして動作しているとき、オペアン
プ２０の出力電圧Vd1はクロツクパルスPcに同期
して第４図に示すように、基準電圧VREFを基準と
して１ステツプ毎に階段状に上昇していく。そし
て、この第１のオペアンプ２０の出力電圧Vd1は
第２のオペアンプ２３にも与えられて、ここで同
電圧Vd1の反転を行なつていることにより、第２
のオペアンプ２３の出力電圧Vd2は、第４図に示
すように、上記電圧Vd1が１ステツプ毎上昇する
とき、基準電圧VREFを基準にして１ステツプ毎に
下降していく。即ち、出力電圧Vd2は、上記出力
電圧Vd1を基準電圧VREFの軸を中心にして折り返
した対称な階段波形となる。また、アツプ−ダウ
ンカウンタ１１がダウンカウンタとして動作する
ときには、逆に基準電圧に向つて出力電圧Vd1は
１ステツプ毎下降し、出力電圧Vd2は１ステツプ
毎上昇することになる。そして、アツプ−ダウン
カウンタ１１は最大16個のアツプカウントおよび
ガウンカウントを行なうことができるので、出力
電圧Vd1，Vd2は基準電圧VREFを基にして最大16
段階に電圧値が変化するようになつている。
ジタル変換器１０の動作について説明する。アツ
プ−ダウンカウンタ１１はその動作開始時、アツ
プカウンタとして動作し始め、そのデイジタル信
号がＤ−Ａ変換器１３のアナログスイツチ１４に
与えられることによつて抵抗１５〜１８の一端が
‘H'または‘L'になつてこれらの抵抗１５〜１
８のいずれかに電流が流れ、抵抗１９にデイジタ
ル信号に対応した重み電流が流れるようになつて
いる。従つて、アツプ−ダウンカウンタ１１がア
ツプカウンタとして動作しているとき、オペアン
プ２０の出力電圧Vd1はクロツクパルスPcに同期
して第４図に示すように、基準電圧VREFを基準と
して１ステツプ毎に階段状に上昇していく。そし
て、この第１のオペアンプ２０の出力電圧Vd1は
第２のオペアンプ２３にも与えられて、ここで同
電圧Vd1の反転を行なつていることにより、第２
のオペアンプ２３の出力電圧Vd2は、第４図に示
すように、上記電圧Vd1が１ステツプ毎上昇する
とき、基準電圧VREFを基準にして１ステツプ毎に
下降していく。即ち、出力電圧Vd2は、上記出力
電圧Vd1を基準電圧VREFの軸を中心にして折り返
した対称な階段波形となる。また、アツプ−ダウ
ンカウンタ１１がダウンカウンタとして動作する
ときには、逆に基準電圧に向つて出力電圧Vd1は
１ステツプ毎下降し、出力電圧Vd2は１ステツプ
毎上昇することになる。そして、アツプ−ダウン
カウンタ１１は最大16個のアツプカウントおよび
ガウンカウントを行なうことができるので、出力
電圧Vd1，Vd2は基準電圧VREFを基にして最大16
段階に電圧値が変化するようになつている。
こゝで、今、カメラの入力露出情報に対応した
入力アナログ電圧Viが端子２７に、第５図に示
すように変化して与えられたとすると、まず、最
初は、Vi＞Vd1、Vi＞Vd2であるため、第１、第
２の比較器２５，２６はいずれも出力レベルが‘
H'であり、このためイクスクルーシブオアゲー
ト２８は‘L'の出力レベルをアツプ−ダウンカウ
ンタ１１に与えて同カウンタ１１をアツプカウン
タとして動作するようにしている。そしてアツプ
ダウンカウンタ１１がアツプカウントを行ない出
力電圧Vd1が上昇していき、Vi＜Vd1になると、
この時点で第１の比較器２５の出力レベルが‘
H'→‘L'に転ずる。従つて、このときイクスク
ルーシブオアゲート２８の出力レベルが‘L'→‘
H'に転じ、アツプ−ダウンカウンタ１１をダウ
ンカウンタとして動作するように切り換える。ア
ツプ−ダウンカウンタ１１がダウンカウントを行
なうことにより出力電圧Vd1が下降し、Vi＜Vd1
の関係にある限り、出力電圧Vd1は入力アナログ
電圧Viに近づくように下降を続ける。そして、
入力アナログ電圧Viが基準電圧VREFより低下す
ると、このとき、第５図に明らかなように、Vi
＜Vd1、Vi＜Vd2になるので、第１、第２の比較
器２５，２６の出力レベルはいずれも‘L'にな
り、イクスクルーシブオアゲート２８の出力レベ
ルを‘L'にする。このため、アツプダウンカウン
タ１１は再びアツプカウンタとして動作するよう
になる。そして、アツプ−ダウンカウンタ１１が
アツプカウントを行なうことにより出力電圧Vd2
が下降してVi＞Vd2になると、この時点で第２の
比較器２６の出力レベルが‘L'→‘H'に転じ、
これによつて、イクスクル−シブオアゲート２８
の出力レベルが‘L'→‘H'に転ずるので、アツ
プ−ダウンカウンタ１１はダウンカウンタとして
動作するように切り換えられる。
入力アナログ電圧Viが端子２７に、第５図に示
すように変化して与えられたとすると、まず、最
初は、Vi＞Vd1、Vi＞Vd2であるため、第１、第
２の比較器２５，２６はいずれも出力レベルが‘
H'であり、このためイクスクルーシブオアゲー
ト２８は‘L'の出力レベルをアツプ−ダウンカウ
ンタ１１に与えて同カウンタ１１をアツプカウン
タとして動作するようにしている。そしてアツプ
ダウンカウンタ１１がアツプカウントを行ない出
力電圧Vd1が上昇していき、Vi＜Vd1になると、
この時点で第１の比較器２５の出力レベルが‘
H'→‘L'に転ずる。従つて、このときイクスク
ルーシブオアゲート２８の出力レベルが‘L'→‘
H'に転じ、アツプ−ダウンカウンタ１１をダウ
ンカウンタとして動作するように切り換える。ア
ツプ−ダウンカウンタ１１がダウンカウントを行
なうことにより出力電圧Vd1が下降し、Vi＜Vd1
の関係にある限り、出力電圧Vd1は入力アナログ
電圧Viに近づくように下降を続ける。そして、
入力アナログ電圧Viが基準電圧VREFより低下す
ると、このとき、第５図に明らかなように、Vi
＜Vd1、Vi＜Vd2になるので、第１、第２の比較
器２５，２６の出力レベルはいずれも‘L'にな
り、イクスクルーシブオアゲート２８の出力レベ
ルを‘L'にする。このため、アツプダウンカウン
タ１１は再びアツプカウンタとして動作するよう
になる。そして、アツプ−ダウンカウンタ１１が
アツプカウントを行なうことにより出力電圧Vd2
が下降してVi＞Vd2になると、この時点で第２の
比較器２６の出力レベルが‘L'→‘H'に転じ、
これによつて、イクスクル−シブオアゲート２８
の出力レベルが‘L'→‘H'に転ずるので、アツ
プ−ダウンカウンタ１１はダウンカウンタとして
動作するように切り換えられる。
このようにして、上記Ｄ−Ａ変換器１３の第１
のオペアンプ２０の出力電圧Vd1と第２のオペア
ンプ２３の出力電圧Vd2とが入力アナログ電圧Vi
に追従するように制御され、Vi＞VREFのときは
Vi＝Vd1、Vi＜VREFのときはVi＝Vd2となるとこ
ろでアツプカウントとダウンカウントとが切換制
御されるようになる。従つて、このアツプ−ダウ
ンカウンタ１１からデコーダ３０に、上記入力ア
ナログ電圧Viに対応して、Vi＞VREFでは最大16
個のデイジタル値に変換されたデイジタル信号
が、また、Vi＜VREFでは最大16個のデイジタル
値に変換されたデイジタル信号が導かれる。そし
てデコーダ３０に導かれたデイジタル信号がこゝ
で10進数に変換され16個のデイジタル信号として
取り出され表示回路３１のアンドゲート３２01〜
３２16および３２17〜３２32の一方の入力端子に
導かれる。そして、第３の比較器２９によつて入
力アナログ電圧Viと基準電圧VREFとの比較判定
が行なわれるようになつており、その出力によつ
て上記アンドゲート３２01〜３２32を制御してデ
コーダ３０の16個の出力を32個の出力に倍増する
ようにしている。即ち、入力アナログ電圧Viが
基準電圧VREFより高いときには、Vi＞VREFであ
り、第３の比較器２９の出力レベルは‘H'にな
り、このため、同‘H'レベルは32個のアンドゲ
ート３２01〜３２32のうち、上半分の16個のアン
ドゲート３２01〜３２16の他方の入力端子に加え
られることになる。従つてこのとき入力アナログ
電圧Viに対応したデイジタル値がデコーダ３０
で‘0'〜‘15'までの‘H'レベルの信号としてア
ンドゲート３２01〜３２16のいずれか一つに導か
れると、同アンドゲートに対応した液晶３４01〜
３４16のいずれか一つに電圧が与えられてシヤツ
ター秒時の表示が行なわれる。また、入力アナロ
グ電圧Viが基準電圧VREFより低くなつたときに
は、Vi＜VREFであり、第３の比較器２９の出力
レベルは‘L'になるため、同‘L'レベルはインバ
ータ３３で反転されて‘H'レベルとされ、下半
分の16個のアンドゲート３２17〜３２32の他方の
入力端子に加えられる。従つて、このときは、入
力アナログ電圧Viに対応したデイジタル値がデ
コーダ３０で‘0'〜‘15'までの‘H'レベルの信
号としてアンドゲート３２17〜３２32のいずれか
一つに導かれると、同アンドゲートに対応した液
晶３４17〜３４32のいずれか一つに電圧が与えら
れてシヤツター秒時の表示が行なわれる。
のオペアンプ２０の出力電圧Vd1と第２のオペア
ンプ２３の出力電圧Vd2とが入力アナログ電圧Vi
に追従するように制御され、Vi＞VREFのときは
Vi＝Vd1、Vi＜VREFのときはVi＝Vd2となるとこ
ろでアツプカウントとダウンカウントとが切換制
御されるようになる。従つて、このアツプ−ダウ
ンカウンタ１１からデコーダ３０に、上記入力ア
ナログ電圧Viに対応して、Vi＞VREFでは最大16
個のデイジタル値に変換されたデイジタル信号
が、また、Vi＜VREFでは最大16個のデイジタル
値に変換されたデイジタル信号が導かれる。そし
てデコーダ３０に導かれたデイジタル信号がこゝ
で10進数に変換され16個のデイジタル信号として
取り出され表示回路３１のアンドゲート３２01〜
３２16および３２17〜３２32の一方の入力端子に
導かれる。そして、第３の比較器２９によつて入
力アナログ電圧Viと基準電圧VREFとの比較判定
が行なわれるようになつており、その出力によつ
て上記アンドゲート３２01〜３２32を制御してデ
コーダ３０の16個の出力を32個の出力に倍増する
ようにしている。即ち、入力アナログ電圧Viが
基準電圧VREFより高いときには、Vi＞VREFであ
り、第３の比較器２９の出力レベルは‘H'にな
り、このため、同‘H'レベルは32個のアンドゲ
ート３２01〜３２32のうち、上半分の16個のアン
ドゲート３２01〜３２16の他方の入力端子に加え
られることになる。従つてこのとき入力アナログ
電圧Viに対応したデイジタル値がデコーダ３０
で‘0'〜‘15'までの‘H'レベルの信号としてア
ンドゲート３２01〜３２16のいずれか一つに導か
れると、同アンドゲートに対応した液晶３４01〜
３４16のいずれか一つに電圧が与えられてシヤツ
ター秒時の表示が行なわれる。また、入力アナロ
グ電圧Viが基準電圧VREFより低くなつたときに
は、Vi＜VREFであり、第３の比較器２９の出力
レベルは‘L'になるため、同‘L'レベルはインバ
ータ３３で反転されて‘H'レベルとされ、下半
分の16個のアンドゲート３２17〜３２32の他方の
入力端子に加えられる。従つて、このときは、入
力アナログ電圧Viに対応したデイジタル値がデ
コーダ３０で‘0'〜‘15'までの‘H'レベルの信
号としてアンドゲート３２17〜３２32のいずれか
一つに導かれると、同アンドゲートに対応した液
晶３４17〜３４32のいずれか一つに電圧が与えら
れてシヤツター秒時の表示が行なわれる。
このように、アツプ−ダウンカウンタ１１およ
びＤ−Ａ変換器１３のデイジタル回路構成として
は４ビツトの構成でありながら実際には５ビツト
の機能を有し、入力アナログ電圧Viは最大32個
のデイジタル信号に変換され32個の液晶３４01〜
３４32によつてデイジタル表示される。
びＤ−Ａ変換器１３のデイジタル回路構成として
は４ビツトの構成でありながら実際には５ビツト
の機能を有し、入力アナログ電圧Viは最大32個
のデイジタル信号に変換され32個の液晶３４01〜
３４32によつてデイジタル表示される。
以上述べたように、本発明によれば、従来のデ
イジタル−アナログ変換器に簡単な付加回路を設
けると共に、入力アナログ電圧と基準電圧とを比
較判定する比較器等を設けることにより、Ｎビツ
トの回路構成でありながらＮ＋１ビツトの分解能
を有したアナログ−デイジタル変換が行なわれる
ので、構成が簡単でかつ精度の高い、アナログ−
デイジタル変換器となり、特に、カメラのフアイ
ンダ表示用のアナログ−デイジタル変換部に用い
られて最適である等の優零れた効果を発揮する。
イジタル−アナログ変換器に簡単な付加回路を設
けると共に、入力アナログ電圧と基準電圧とを比
較判定する比較器等を設けることにより、Ｎビツ
トの回路構成でありながらＮ＋１ビツトの分解能
を有したアナログ−デイジタル変換が行なわれる
ので、構成が簡単でかつ精度の高い、アナログ−
デイジタル変換器となり、特に、カメラのフアイ
ンダ表示用のアナログ−デイジタル変換部に用い
られて最適である等の優零れた効果を発揮する。
第１図は、従来のアナログ−デイジタル変換器
の一例を示す電気回路図、第２図は、上記第１図
に示すアナログ−デイジタル変換器の動作を示す
波形図、第３図は、本発明の一実施例を示すアナ
ログ−デイジタル変換器の電気回路図、第４，５
図は、上記第３図に示すアナログ−デイジタル変
換器の動作を示す波形図である。 ２，１３……デイジタル−アナログ変換器、１
１……アツプ−ダウンカウンタ、２５……第１の
比較器、２６……第２の比較器、２９……第３の
比較器。
の一例を示す電気回路図、第２図は、上記第１図
に示すアナログ−デイジタル変換器の動作を示す
波形図、第３図は、本発明の一実施例を示すアナ
ログ−デイジタル変換器の電気回路図、第４，５
図は、上記第３図に示すアナログ−デイジタル変
換器の動作を示す波形図である。 ２，１３……デイジタル−アナログ変換器、１
１……アツプ−ダウンカウンタ、２５……第１の
比較器、２６……第２の比較器、２９……第３の
比較器。
Claims (1)
- 【特許請求の範囲】 １ 入力アナログ電圧のダイナミツクレンジのほ
ぼ中間点の電位に等しい基準電圧を中心にして同
基準電圧に対し高電位側と低電位側に互いに対称
な階段波形の出力Vd1，Vd2を順次発生させるデ
イジタル−アナログ変換器と、 このデイジタル−アナログ変換器の一方の出力
Vd1と入力アナログ電圧Viとを比較する第１の比
較器と、 上記デイジタル−アナログ変換器の他方の出力
Vd2と入力アナログ電圧Viとを比較する第２の比
較器と、 上記第１、第２の比較器からの出力を受け、上
記両出力Vd1，Vd2と入力アナログ電圧Viの間
に、 Vi＞Vd1、Vi＞Vd2またはVi＜Vd1、Vi＜Vd2 のときにアツプカウント信号を出力し、他のとき
はダウンカウント信号を出力する切換信号発生回
路と、 この切換信号発生回路により制御されてアツプ
カウントからダウンカウントへ、又はダウンカウ
ントからアツプカウントへ切換えられて、そのカ
ウント内容を上記デイジタル−アナログ変換器に
送出するように構成されたＮビツトのアツプ−ダ
ウンカウンタと、 入力アナログ電圧と上記基準電圧とを比較する
第３の比較器と、を具備し、 この第３の比較器の出力と、上記アツプ−ダウ
ンカウンタの出力とによつて、Ｎ＋１ビツトのア
ナログ−デイジタル変換を行なうようにしたこと
を特徴とするアナログ−デイジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9284081A JPS57207426A (en) | 1981-06-15 | 1981-06-15 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9284081A JPS57207426A (en) | 1981-06-15 | 1981-06-15 | Analog-to-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57207426A JPS57207426A (en) | 1982-12-20 |
| JPS6348455B2 true JPS6348455B2 (ja) | 1988-09-29 |
Family
ID=14065623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9284081A Granted JPS57207426A (en) | 1981-06-15 | 1981-06-15 | Analog-to-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57207426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01127442U (ja) * | 1988-02-25 | 1989-08-31 | ||
| JP2016220172A (ja) * | 2015-05-26 | 2016-12-22 | 日立オートモティブシステムズ株式会社 | Ａｄｃセルフテスト回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62187654A (ja) * | 1986-02-14 | 1987-08-17 | Japan Electronic Control Syst Co Ltd | 自動車用制御装置のデ−タ検索装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5596727A (en) * | 1979-01-17 | 1980-07-23 | Hitachi Ltd | Successive comparison-type a/d converter |
| JPS55161423A (en) * | 1979-06-04 | 1980-12-16 | Chino Works Ltd | Signal converter |
-
1981
- 1981-06-15 JP JP9284081A patent/JPS57207426A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01127442U (ja) * | 1988-02-25 | 1989-08-31 | ||
| JP2016220172A (ja) * | 2015-05-26 | 2016-12-22 | 日立オートモティブシステムズ株式会社 | Ａｄｃセルフテスト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57207426A (en) | 1982-12-20 |
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