JP2016220172A - Ａｄｃセルフテスト回路 - Google Patents

Abstract

【課題】ローカルＤＡＣの全ての出力レベルについて異常が生じていないことを簡易な構成で確認することができる、ＡＤＣセルフテスト回路を提供する。【解決手段】本発明に係るＡＤＣセルフテスト回路は、ＡＤＣのダイナミックレンジ超のテスト信号と前記ダイナミックレンジ範囲内の基準信号をコンパレータに対して入力してＨｉレベルが出力されることを確認するとともに、前記ダイナミックレンジ未満のテスト信号と前記ダイナミックレンジ範囲内の基準信号を前記コンパレータに対して入力してＬｏｗレベルが出力されることを確認する。【選択図】図１

Description

本発明は、ＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）のテスト方式に関する。

近年、各種制御対象が電子制御されるようになるにしたがって、センサ検出信号などのアナログ信号をデジタル信号に変換するＡＤＣは、システム構築部品として必須となっている。システム作動中に、ＡＤＣが正しく動作しているか否かを判断する手法として、ＡＤＣが備えているセルフテスト機能を用いる方法がある。自動車用など高信頼性が要求されるＩＣチップは、システム作動中にＡＤＣが正常に動作しているか否かを診断するセルフテスト機能が必要とされている。

下記特許文献１は、ＡＤＣを診断する診断回路に関する技術について記載している。同文献においては、３状態（高レベル／低レベル／中間レベル）の診断信号をＡＤＣのアナログ信号入力端子に対して入力し、これをＡＤＣによって変換して得られたデジタル出力信号に基づき、ＡＤＣに異常がないか否かを判定している。

特許第４９２５１７１号公報

逐次比較型ＡＤＣは、内部的にＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を備え（以下ではローカルＤＡＣと呼ぶ）、アナログ入力信号とＤＡＣ出力信号を比較することにより、アナログ入力信号をデジタル出力に変換する。ローカルＤＡＣの出力レベルは、ＡＤＣの分解能に応じた個数設ける必要がある。ＡＤＣの分解能がｎビットである場合、ローカルＤＡＣの出力レベルは２^ｎ−１段階が必要である。例えば１０ビットＡＤＣの場合、ローカルＤＡＣの出力レベルは１０２３段階が必要である。

従来のＡＤＣセルフテストにおいては、ＡＤＣに対して入力するローカルＤＡＣの出力レベルは必ずしもＡＤＣの分解能を完全にカバーしていない。例えば１０ビットＡＤＣのセルフテストを実施する際には、本来であれば１０２３個の出力レベル全てについてテストを実施すべきであるが、テスト負荷やテスト時間の観点から、いくつかの出力レベルをサンプリングした上でサンプリングした出力レベルについてのみテストを実施するのが通常である。

例えば上記特許文献１においては、３状態（高レベル／低レベル／中間レベル）の診断信号をＡＤＣのアナログ信号入力端子に対して入力し、そのデジタル変換結果に基づきＡＤＣをテストしている。したがって従来のＡＤＣセルフテストにおいては、必ずしもすべての出力レベルについて異常がないことを確認できていない。

本発明は、上記のような課題に鑑みてなされたものであり、ローカルＤＡＣの全ての出力レベルについて異常が生じていないことを簡易な構成で確認することができる、ＡＤＣセルフテスト回路を提供することを目的とする。

本発明に係るＡＤＣセルフテスト回路は、ＡＤＣのダイナミックレンジ超のテスト信号と前記ダイナミックレンジ範囲内の基準信号をコンパレータに対して入力してＨｉレベルが出力されることを確認するとともに、前記ダイナミックレンジ未満のテスト信号と前記ダイナミックレンジ範囲内の基準信号を前記コンパレータに対して入力してＬｏｗレベルが出力されることを確認する。

本発明に係るＡＤＣセルフテスト回路によれば、簡易な構成により、ローカルＤＡＣの全出力レベルを診断することができる。ＡＤＣが通常動作を開始する前にセルフテストを実施することにより、ＡＤＣ誤動作を未然に防止できる。

上記した以外の課題、構成、および効果は、以下の実施形態の説明により明らかになるであろう。

実施形態１に係るＡＤＣ１００の回路ブロック図である。 図１における制御回路１４をアップダウンカウンタ１７に置き換えた構成例を示す回路ブロック図である。 図１または図２で説明したＡＤＣ１００のセルフテスト動作を説明する信号レベル図である。 実施形態２に係るＡＤＣ１００の構成を示す回路ブロック図である。 実施形態３に係るＡＤＣ１００の構成を示す回路ブロック図である。 従来のセルフテスト回路を備えたＡＤＣ１００の回路ブロック図である。

＜従来のＡＤＣセルフテストについて＞
以下では本発明の理解を容易にするため、まず従来のＡＤＣセルフテスト回路の構成について説明する。その後、本発明の実施形態に係るＡＤＣセルフテスト回路の構成について説明する。

図６は、従来のセルフテスト回路を備えたＡＤＣ１００の回路ブロック図である。ＡＤＣ１００は、アナログ入力端子１、デジタル出力端子２、セルフテスト結果出力端子３、セルフテスト信号源１０、ローカルＤＡＣ１１、入力切替スイッチ１２、コンパレータ１３、制御回路１４、判定回路１５を備える。

通常動作において、アナログ入力端子１はアナログ入力信号を受け取る。ローカルＤＡＣ１１は、コンパレータ１３が比較を実施する際の基準となる基準信号を生成する。コンパレータ１３は、アナログ入力信号と基準信号を比較する。制御回路１４は、ローカルＤＡＣが生成する基準信号の信号レベルを制御するとともに、その信号レベルに応じてコンパレータ１３の出力をデジタル出力信号に変換する。

セルフテストを実施する際には、入力切替スイッチ１２はセルフテスト制御回路１６の指示にしたがってセルフテスト信号源１０とコンパレータ１３を接続する。セルフテスト信号源１０は、制御回路１４の指示にしたがって、アナログ入力信号に代えてテスト信号をコンパレータ１３に対して入力する。コンパレータ１３は、通常動作時と同様に動作する。制御回路１４は、コンパレータ１３の出力をデジタル出力信号に変換する。判定回路１５は、デジタル出力信号の信号レベルがローカルＤＡＣ１１の基準信号レベルに対応しているか否かを判定する。両者が対応していない場合、ＡＤＣ１００は異常動作している旨のテスト結果を出力する。

図６に示す構成においては、判定回路１５はセルフテスト信号源１０の信号レベルに基づきセルフテストを実施している。すなわち、ＡＤＣ１００の分解能が例えば１０ビットである場合、全信号レベルをテストするためには、ローカルＤＡＣ１１は１０２３パターンの基準信号レベルを生成する必要がある。ＡＤＣ１００の分解能が増えると、これら全ての信号レベルを網羅的に診断するのは現実的でない場合がある。

＜実施の形態１＞
図１は、本発明の実施形態１に係るＡＤＣ１００の回路ブロック図である。図１に示すＡＤＣ１００は、図６で説明したものと同様の回路構成を備えるが、判定回路１５はコンパレータ１３の出力に基づきセルフテストの結果を判定する点が図６とは異なる。判定回路１５の動作については以下に説明する。

ＡＤＣ１００のセルフテストを実施する際には、セルフテスト制御回路１６は入力切替スイッチ１２を動作させ、コンパレータ１３の入力をアナログ入力端子１からセルフテスト信号源１０へ切り替える。

セルフテスト制御回路１６は、セルフテスト信号源１０が出力するテスト信号の信号レベルを、ＡＤＣ１００の入力ダイナミックレンジの最大値を超える値に設定する。制御回路１４は、ローカルＤＡＣ１１が出力する基準信号の信号レベルとして、ＡＤＣ１００のダイナミックレンジの最小値に対応する信号レベルから最大値に対応する信号レベルまで全てのレベルを順次選択する。判定回路１５は、基準信号レベルがいずれであってもコンパレータ１３の論理出力レベルがＨｉであることを確認する。判定回路１５は、いずれかの基準信号レベルにおいてコンパレータ１３の出力がＨｉでない場合はＡＤＣ１００が異常動作している旨のテスト結果を出力し、全ての基準信号レベルにおいてＨｉである場合はＡＤＣ１００が正常動作している旨のテスト結果を出力する。

セルフテスト制御回路１６は次に、セルフテスト信号源１０が出力するテスト信号の信号レベルを、ＡＤＣ１００の入力ダイナミックレンジの最小値未満の値に設定する。制御回路１４は、ローカルＤＡＣ１１が出力する基準信号の信号レベルとして、ＡＤＣ１００のダイナミックレンジの最大値に対応する信号レベルから最小値に対応する信号レベルまで全てのレベルを順次選択する。判定回路１５は、基準信号レベルがいずれであってもコンパレータ１３の論理出力レベルがＬｏｗであることを確認する。判定回路１５は、いずれかの基準信号レベルにおいてコンパレータ１３の出力がＬｏｗでない場合はＡＤＣ１００が異常動作している旨のテスト結果を出力し、全ての基準信号レベルにおいてＬｏｗである場合はＡＤＣ１００が正常動作している旨のテスト結果を出力する。

図２は、図１における制御回路１４をアップダウンカウンタ１７に置き換えた構成例を示す回路ブロック図である。アップダウンカウンタ１７は、コンパレータ１３がＨｉを出力するとアップカウントし、Ｌｏｗを出力するとダウンカウントする。

ローカルＤＡＣ１１は、アップダウンカウンタ１７がカウント最小値を出力するとＡＤＣ１００のダイナミックレンジの最小値に対応する信号レベルを出力し、アップダウンカウンタ１７がカウント最大値を出力するとＡＤＣ１００のダイナミックレンジの最大値に対応する信号レベルを出力する。ローカルＤＡＣ１１は、最大値と最小値との間のカウント値においては、カウント値が１つずつ増減するのにともなって信号レベルを１段階ずつ増減させる。

ＡＤＣ１００のセルフテスト動作は、図１で説明したものと概ね同様であるため、以下では差異点について主に説明する。

セルフテスト制御回路１６は、ＡＤＣ１００のセルフテスト動作を実施するとき、セルフテスト信号源１０が出力するテスト信号の信号レベルを、ＡＤＣ１００の入力ダイナミックレンジの最大値を超える値に設定する。このときアップダウンカウンタ１７は、最小値を初期設定する。

セルフテスト制御回路１６がＡＤＣ１００のセルフテスト動作を開始すると、コンパレータ１３の論理出力はＨｉとなるので、アップダウンカウンタ１７はアップカウントを継続し、ローカルＤＡＣ１１の出力レベルは最小値から１段階ずつ全てのレベルを選択しながら順次大きくなって最大値に到達して安定する。判定回路１５は、この間にコンパレータ１３の論理出力が常時Ｈｉである場合はＡＤＣ１００が正常動作している旨のテスト結果を出力し、いずれかの時点においてＬｏｗである場合はＡＤＣ１００が異常動作している旨のテスト結果を出力する。

セルフテスト制御回路１６は、ローカルＤＡＣ１１の出力レベルが最大値となっている状態に到達した後、セルフテスト信号源１０の信号レベルをＡＤＣ１００の入力ダイナミックレンジの最小値未満の値に切り替える。以後はコンパレータ１３の論理出力はＬｏｗとなるので、アップダウンカウンタ１７はダウンカウントを継続し、ローカルＤＡＣ１１の出力レベルは最大値から１段階ずつ全てのレベルを選択しながら順次小さくなって最小値に到達して安定する。判定回路１５は、この間にコンパレータ１３の論理出力が常時Ｌｏｗである場合はＡＤＣ１００が正常動作している旨のテスト結果を出力し、いずれかの時点においてＨｉである場合はＡＤＣ１００が異常動作している旨のテスト結果を出力する。

図３は、図１または図２で説明したＡＤＣ１００のセルフテスト動作を説明する信号レベル図である。図３（ａ）は、コンパレータ１３に対する入力信号（セルフテスト信号源１０の出力とローカルＤＡＣ１１の出力）レベルを示す。図３（ｂ）は、コンパレータ１３の出力レベルを示す。縦軸は各信号レベルを示し、横軸は時間経過を示す。

セルフテスト信号源１０の出力レベルがローカルＤＡＣ１１の出力レベルよりも大きいとき、コンパレータ１３の出力論理レベルはＨｉである。セルフテスト信号源１０の出力レベルがローカルＤＡＣ１１の出力レベルよりも小さいとき、コンパレータ１３の出力論理レベルはＬｏｗとなる。

図３においては、制御回路１４（図１の場合）またはアップダウンカウンタ１７（図２の場合）は、ローカルＤＡＣ１１の出力レベルが最小レベルから開始して最大レベルに到達し、その後最小レベルまで減少するように、ローカルＤＡＣ１１を制御している。セルフテスト信号源１０もこれに併せて最初はダイナミックレンジ超のテスト信号を出力し、ローカルＤＡＣ１１の出力が最大値に到達した後にダイナミックレンジ未満のテスト信号を出力している。この順序は反対でもよく、すなわちまず最大値から開始して最小値に到達した後、最大値まで増加させてもよい。

＜実施の形態１：まとめ＞
以上のように、本実施形態１に係るＡＤＣ１００は、ダイナミックレンジ範囲外のテスト信号と、１段階ずつ順次増減する基準信号とを比較し、テスト信号レベルがダイナミックレンジ超である場合はコンパレータ１３が常にＨｉを出力することを確認するとともにテスト信号レベルがダイナミックレンジ未満である場合はコンパレータ１３が常にＬｏｗを出力することを確認する。これにより、簡易なテストシーケンスにより全ての基準信号レベルを診断することができる。

本実施形態１において、判定回路１５は、図６で説明した従来例とは異なり、テスト信号をデジタル値に変換したものではなくコンパレータ１３のＨｉ／Ｌｏｗ出力のみをモニタリングする。したがって、判定回路１５の構成を簡易化できる利点がある。

＜実施の形態２＞
実施形態１において、判定回路１５はコンパレータ１３の出力論理レベルに基づきＡＤＣ１００が正常動作しているか否かをセルフテストすることを説明した。本発明の実施形態２においては、アップダウンカウンタ１７のカウント値が最小値から最大値に達するまでの時間（あるいは最大値から最小値に達するまでの時間）に基づきセルフテストを実施する構成例について説明する。

図４は、本実施形態２に係るＡＤＣ１００の構成を示す回路ブロック図である。本実施形態２に係るＡＤＣ１００は、図２で説明したものと概ね同様の回路構成を備えるが、判定回路１５は上記判定基準に基づきセルフテストを実施するので、コンパレータ１３の出力に代えてアップダウンカウンタ１７のカウント値を受け取る。後述する判定回路１５の動作を除きその他構成は図２と同様である。

ＡＤＣ１００のセルフテストにおいて、セルフテスト制御回路１６はテスト信号レベルをダイナミックレンジ超にセットし、アップダウンカウンタ１７はカウント値を最小値に初期化する。判定回路１５は、アップダウンカウンタ１７のカウント値が最小値から開始して最大値に達するまでの時間を計測する。ＡＤＣ１００による変換所要時間はあらかじめ定まっているので、この時間はあらかじめ予測することができる。判定回路１５は、あらかじめ予測した時刻においてカウント値が最大値に達していなければＡＤＣ１００が異常動作している旨のテスト結果を出力し、達していればＡＤＣ１００が正常動作している旨のテスト結果を出力する。

セルフテスト制御回路１６は、ローカルＤＡＣ１１の出力レベルが最大値となっている状態に到達した後、セルフテスト信号源１０の信号レベルをＡＤＣ１００の入力ダイナミックレンジの最小値未満の値に切り替える。判定回路１５は、アップダウンカウンタ１７のカウント値が最大値から開始して最小値に達するまでの時間を計測する。この時間も同様にあらかじめ予測することができる。判定回路１５は、あらかじめ予測した時刻においてカウント値が最小値に達していなければＡＤＣ１００が異常動作している旨のテスト結果を出力し、達していればＡＤＣ１００が正常動作している旨のテスト結果を出力する。

＜実施の形態２：まとめ＞
以上のように、本実施形態１に係るＡＤＣ１００は、アップダウンカウンタ１７のカウント値が最大値／最小値に達するまでの時間が予測通りであるか否かに基づき、セルフテストを実施する。これにより実施形態１と同様の効果を発揮することができる。

実施形態１において判定回路１５はコンパレータ１３のアナログ論理出力レベルを受け取るが、本実施形態２において判定回路１５はアップダウンカウンタ１７によるカウント値を受け取る。アップダウンカウンタ１７はデジタル回路として実装することができるので、判定回路１５とアップダウンカウンタ１７をコンパレータ１３などのアナログ回路から切り離して実装することができる。これにより実装作業を分担できるメリットがある。

＜実施の形態３＞
本発明の実施形態３においては、ＡＤＣ１００が電流入力タイプである構成例について説明する。ＡＤＣ１００のセルフテストの手法については、実施形態１〜２で説明したいずれの手法を用いることもできる。以下では主にＡＤＣ１００のタイプの違いにともなって実施形態１〜２とは異なる点について説明する。以下の説明においては実施形態２で説明した構成例を電流入力型ＡＤＣに置き換えた構成を例示する。

図５は、本実施形態３に係るＡＤＣ１００の構成を示す回路ブロック図である。図５に示すＡＤＣ１００はアナログ入力信号として電流信号を受け取る。ＡＤＣ１００は図４と同様の回路ブロックを備えるが、一部の回路ブロックについては電流入力タイプＡＤＣに応じた具体的な回路構成を例示した。

セルフテスト信号源１０は、定電流源Ｉｓｅｌｆをカレントミラーした電流を出力するように構成されており、ＡＤＣ１００の入力ダイナミックレンジの最大値以上の電流を出力できるように設定されている。

ローカルＤＡＣ１１は、ＡＤＣ１００の分解能がｎビットの場合に必要となる２^ｎ−１個の電流源を、定電流源Ｉ１〜Ｉｘとスイッチによって構成している。スイッチ制御デコーダは、アップダウンカウンタ１７のカウンタ値を受け取り、ローカルＤＡＣ１１がそのカウント値に対応する基準電流信号を出力するように、各スイッチを制御する。

入力切替スイッチ１２は、ＳＷ１とＳＷ２によって構成され、いずれか一方のみがオンする。ＳＷ１はアナログ入力端子１とコンパレータ１３を接続し、ＳＷ２はセルフテスト信号源１０とコンパレータ１３を接続する。

コンパレータ１３は電流比較型であり、（＋）端子の入力電流が多ければコンパレータ論理出力はＨｉレベルとなり、（＋）端子の入力電流が少なければコンパレータ論理出力はＬｏｗレベルとなる。

ＡＤＣ１００のセルフテストにおいて、セルフテスト制御回路１６は最初にＳＷ１をオフし、ＳＷ２をオンする。セルフテスト制御回路１６、アップダウンカウンタ１７、判定回路１５の動作は、実施形態２においてコンパレータ１３がＨｉを出力する場合と同様である。

セルフテスト制御回路１６は、ローカルＤＡＣ１１の出力レベルが最大値となっている状態に到達した後、ＳＷ２をオフする。ＳＷ２をオフすると入力電流がなくなるので、コンパレータ１３の論理出力はＬｏｗとなる。セルフテスト制御回路１６、アップダウンカウンタ１７、判定回路１５の動作は、実施形態２においてコンパレータ１３がＬｏｗを出力する場合と同様である。

＜本発明の変形例について＞
本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換える事が可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について他の構成の追加・削除・置換をする事が可能である。制御線や信号線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や信号線を示しているとは限らない。

以上の実施形態においては、ＡＤＣ１００がセルフテストを実施するための回路構成を備えている例を説明したが、ＡＤＣ１００の動作テストを実施するための回路構成をＡＤＣ１００から切り離して独立して実装することもできる。

１：アナログ入力端子、２：デジタル出力端子、３：セルフテスト結果出力端子、１０：セルフテスト信号源、１１：ローカルＤＡＣ、１２：入力切替スイッチ、１３：コンパレータ、１４：制御回路、１５：判定回路、１６：セルフテスト制御回路、１７：アップダウンカウンタ、１００：ＡＤＣ。

Claims (8)

1. ＡＤコンバータが正常動作しているか否かをテストするＡＤＣセルフテスト回路であって、
   前記ＡＤコンバータが入力として受け取るアナログ信号と基準信号とを比較した結果を出力するコンパレータ、
   前記ＡＤコンバータのダイナミックレンジの範囲内の信号レベルを有する前記基準信号を前記コンパレータに対して供給する基準信号供給器、
   前記ＡＤコンバータが正常動作しているか否かをテストするとき、前記コンパレータに対して前記アナログ信号に代えてテスト信号を供給するテスト信号供給器、
   前記コンパレータが前記テスト信号と前記基準信号とを比較した結果に基づき前記ＡＤコンバータが正常に動作しているか否かを判定してその結果を出力する判定回路、
   を備え、
   前記テスト信号供給器は、
   前記ＡＤコンバータのダイナミックレンジを超える信号レベルを有するＨｉレベルテスト信号、または前記ＡＤコンバータのダイナミックレンジ未満の信号レベルを有するＬｏｗレベルテスト信号を前記コンパレータに対して供給し、
   前記判定回路は、
   前記Ｈｉレベルテスト信号を前記テスト信号供給器が供給しているときは前記コンパレータが前記テスト信号の方が高い事を示すレベルを出力し、前記Ｌｏｗレベルテスト信号を前記テスト信号供給器が供給しているときは前記コンパレータが前記テスト信号の方が低い事を示すレベルを出力することを確認することにより、前記ＡＤコンバータをテストする
   ことを特徴とするＡＤＣセルフテスト回路。
2. 前記基準信号供給器は、
   前記テスト信号供給器が前記Ｈｉレベルテスト信号を供給しているとき、前記基準信号の信号レベルを前記ダイナミックレンジの範囲内において最小レベルから最大レベルまで切り替え、
   前記判定回路は、
   前記基準信号供給器が前記基準信号の信号レベルを最小レベルから最大レベルまで切り替える間において、前記基準信号の信号レベルによらず前記コンパレータが前記テスト信号の方が高い事を示すレベルを出力する場合は前記ＡＤコンバータが正常動作していると判定し、いずれかの信号レベルにおいて前記コンパレータが前記テスト信号の方が低い事を示すレベルを出力する場合は前記ＡＤコンバータが異常動作していると判定する
   ことを特徴とする請求項１記載のＡＤＣセルフテスト回路。
3. 前記基準信号供給器は、
   前記テスト信号供給器が前記Ｌｏｗレベルテスト信号を供給しているとき、前記基準信号の信号レベルを前記ダイナミックレンジの範囲内において最大レベルから最小レベルまで切り替え、
   前記判定回路は、
   前記基準信号供給器が前記基準信号の信号レベルを最大レベルから最小レベルまで切り替える間において、前記基準信号の信号レベルによらず前記コンパレータが前記テスト信号の方が低い事を示すレベルを出力する場合は前記ＡＤコンバータが正常動作していると判定し、いずれかの信号レベルにおいて前記コンパレータが前記テスト信号の方が高い事を示すレベルを出力する場合は前記ＡＤコンバータが異常動作していると判定する
   ことを特徴とする請求項１記載のＡＤＣセルフテスト回路。
4. 前記基準信号供給器は、
   前記テスト信号供給器が前記Ｈｉレベルテスト信号を供給しているとき、前記基準信号の信号レベルを前記ダイナミックレンジの範囲内において最小レベルから最大レベルまで切り替え、
   前記判定回路は、
   前記基準信号供給器が前記基準信号の信号レベルを最小レベルから最大レベルまで切り替える間において、前記基準信号の信号レベルによらず前記コンパレータが前記テスト信号の方が高い事を示すレベルを出力する場合は前記ＡＤコンバータが正常動作していると判定し、いずれかの信号レベルにおいて前記コンパレータが前記テスト信号の方が低い事を示すレベルを出力する場合は前記ＡＤコンバータが異常動作していると判定し、
   さらに、前記基準信号供給器は、
   前記テスト信号供給器が前記Ｌｏｗレベルテスト信号を供給しているとき、前記基準信号の信号レベルを前記ダイナミックレンジの範囲内において最大レベルから最小レベルまで切り替え、
   前記判定回路は、
   前記基準信号供給器が前記基準信号の信号レベルを最大レベルから最小レベルまで切り替える間において、前記基準信号の信号レベルによらず前記コンパレータが前記テスト信号の方が低い事を示すレベルを出力する場合は前記ＡＤコンバータが正常動作していると判定し、いずれかの信号レベルにおいて前記コンパレータが前記テスト信号の方が高い事を示すレベルを出力する場合は前記ＡＤコンバータが異常動作していると判定する
   ことを特徴とする請求項１記載のＡＤＣセルフテスト回路。
5. 前記ＡＤＣセルフテスト回路は、
   前記コンパレータが前記テスト信号の方が高い事を示すレベルを出力するとアップカウントし、前記コンパレータが前記テスト信号の方が低い事を示すレベルを出力するとダウンカウントする、アップダウンカウンタを備え、
   前記基準信号供給器は、
   前記アップダウンカウンタによるカウント値の増減にしたがって、前記基準信号の信号レベルを増減させる
   ことを特徴とする請求項１記載のＡＤＣセルフテスト回路。
6. 前記基準信号供給器は、
   前記テスト信号供給器が前記Ｈｉレベルテスト信号を供給しているとき、前記基準信号の信号レベルを前記ダイナミックレンジの範囲内において最小レベルから最大レベルに向かって切り替え、
   前記判定回路は、
   前記アップダウンカウンタによるカウント値が前記基準信号の最小レベルに対応する値から前記基準信号の最大レベルに対応する値に到達するまでの時間が、前記ＡＤコンバータの変換所要時間に基づきあらかじめ算出された時間に合致する場合は、前記ＡＤコンバータが正常動作していると判定し、合致しない場合は前記ＡＤコンバータが異常動作していると判定する
   ことを特徴とする請求項５記載のＡＤＣセルフテスト回路。
7. 前記基準信号供給器は、
   前記テスト信号供給器が前記Ｌｏｗレベルテスト信号を供給しているとき、前記基準信号の信号レベルを前記ダイナミックレンジの範囲内において最大レベルから最小レベルに向かって切り替え、
   前記判定回路は、
   前記アップダウンカウンタによるカウント値が前記基準信号の最大レベルに対応する値から前記基準信号の最小レベルに対応する値に到達するまでの時間が、前記ＡＤコンバータの変換所要時間に基づきあらかじめ算出された時間に合致する場合は、前記ＡＤコンバータが正常動作していると判定し、合致しない場合は前記ＡＤコンバータが異常動作していると判定する
   ことを特徴とする請求項５記載のＡＤＣセルフテスト回路。
8. 前記基準信号供給器は、
   前記テスト信号供給器が前記Ｈｉレベルテスト信号を供給しているとき、前記基準信号の信号レベルを前記ダイナミックレンジの範囲内において最小レベルから最大レベルに向かって切り替え、
   前記判定回路は、
   前記アップダウンカウンタによるカウント値が前記基準信号の最小レベルに対応する値から前記基準信号の最大レベルに対応する値に到達するまでの時間が、前記ＡＤコンバータの変換所要時間に基づきあらかじめ算出された時間に合致する場合は、前記ＡＤコンバータが正常動作していると判定し、合致しない場合は前記ＡＤコンバータが異常動作していると判定し、
   さらに、前記基準信号供給器は、
   前記テスト信号供給器が前記Ｌｏｗレベルテスト信号を供給しているとき、前記基準信号の信号レベルを前記ダイナミックレンジの範囲内において最大レベルから最小レベルに向かって切り替え、
   前記判定回路は、
   前記アップダウンカウンタによるカウント値が前記基準信号の最大レベルに対応する値から前記基準信号の最小レベルに対応する値に到達するまでの時間が、前記ＡＤコンバータの変換所要時間に基づきあらかじめ算出された時間に合致する場合は、前記ＡＤコンバータが正常動作していると判定し、合致しない場合は前記ＡＤコンバータが異常動作していると判定する
   ことを特徴とする請求項５記載のＡＤＣセルフテスト回路。

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