JPS6350890B2 - - Google Patents
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- JPS6350890B2 JPS6350890B2 JP57150598A JP15059882A JPS6350890B2 JP S6350890 B2 JPS6350890 B2 JP S6350890B2 JP 57150598 A JP57150598 A JP 57150598A JP 15059882 A JP15059882 A JP 15059882A JP S6350890 B2 JPS6350890 B2 JP S6350890B2
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- dacs
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- dac
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Links
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- 229920005994 diacetyl cellulose Polymers 0.000 description 56
- 238000003745 diagnosis Methods 0.000 description 11
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- 101100067427 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FUS3 gene Proteins 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は複数のデジタル・アナログ変換器を同
時に診断する装置に関する。
時に診断する装置に関する。
デジタル信号をアナログ信号に変換するデジタ
ル・アナログ変換器（以下単にDACという）は
種々の電子機器に用いられている。例えば、マイ
クロプロセツサ（以下単にμPという）で制御さ
れるロジツク・アナライザにおいては、入力信号
用のスレツシヨルド（しきい値）電圧を発生する
のにDACを用いている。また、これら電子機器
の動作を確実にするため、各機能を診断する必要
があり、その診断の１つとして、DACが正常に
動作しているか否かの診断がある。
ル・アナログ変換器（以下単にDACという）は
種々の電子機器に用いられている。例えば、マイ
クロプロセツサ（以下単にμPという）で制御さ
れるロジツク・アナライザにおいては、入力信号
用のスレツシヨルド（しきい値）電圧を発生する
のにDACを用いている。また、これら電子機器
の動作を確実にするため、各機能を診断する必要
があり、その診断の１つとして、DACが正常に
動作しているか否かの診断がある。
従来のDAC用診断装置は、アナログ・デジタ
ル変換器及びデジタル比較器を具えており、
DACの出力アナログ信号をアナログ・デジタル
変換器によりデジタル信号に再生し、この再生し
たデジタル信号をデジタル比較器によりDACの
入力デジタル信号と比較していた。しかし、この
従来の診断装置では、高価なアナログ・デジタル
変換器が必要であつた。また複数のDACを同時
に診断するには、夫々のDACにアナログ・デジ
タル変換器及びデジタル比較器が必要となり、一
層高価となつた。更に、単一のアナログ・デジタ
ル変換器及びデジタル比較器を用いたのでは、複
数のDACを順次１つずつ診断しなければならず、
診断に長時間を要した。
ル変換器及びデジタル比較器を具えており、
DACの出力アナログ信号をアナログ・デジタル
変換器によりデジタル信号に再生し、この再生し
たデジタル信号をデジタル比較器によりDACの
入力デジタル信号と比較していた。しかし、この
従来の診断装置では、高価なアナログ・デジタル
変換器が必要であつた。また複数のDACを同時
に診断するには、夫々のDACにアナログ・デジ
タル変換器及びデジタル比較器が必要となり、一
層高価となつた。更に、単一のアナログ・デジタ
ル変換器及びデジタル比較器を用いたのでは、複
数のDACを順次１つずつ診断しなければならず、
診断に長時間を要した。
本発明においては、複数のDACに所定電圧を
中心にして対称であり、順次変化するアナログ出
力電圧を発生させ、これらアナログ出力電圧を抵
抗回路網で合成し、合成電圧を他の所定電圧と比
較し、複数のDACの診断を同時に行なつている。
中心にして対称であり、順次変化するアナログ出
力電圧を発生させ、これらアナログ出力電圧を抵
抗回路網で合成し、合成電圧を他の所定電圧と比
較し、複数のDACの診断を同時に行なつている。
従つて、本発明の目的の１つは、複数個の
DACを同時かつ簡単に診断できる安価な診断装
置の提供にある。
DACを同時かつ簡単に診断できる安価な診断装
置の提供にある。
以下、添付図を参照して本発明の好適な実施例
を説明する。
を説明する。
第１図はロジツク・アナライザに本発明の一実
施例を用いたブロツク図である。入力端子１０〜
１６の被測定ロジツク信号は、比較器１８〜２４
により第１及び第2DAC２６，２８からのアナロ
グ電圧（しきい値）と比較され、次段の回路に適
したロジツク・レベル（例えばECL）に変換さ
れる。なお、第1DAC２６からのアナログ電圧
は、入力端子１４及び１６のロジツク信号に応じ
て決め、第2DAC２８からのアナログ電圧は、入
力端子１０及び１２のロジツク信号に応じて決め
る。比較器１８〜２４からの出力信号は記憶回路
３０に記憶されると共に、トリガ回路３２に供給
されて、トリガ信号を発生する。第１及び第
2DAC２６，２８、記憶回路３０並びにトリガ回
路３２はバス３４（データ線、アドレス線及び制
御線を含む）に接続され、このバス３４には
CRT等の表示装置３６、例えばZ80A型ICである
μP３８、このμP３８のプログラムを記憶したリ
ード・オンリ・メモリ（以下単にROMという）
４０、μP３８の一時記憶回路であるランダム・
アクセス・メモリ（以下単にRAMという）４
２、入力装置であるキーボード４４が接続されて
いる。トリガ回路３２のトリガ信号に応じて記憶
回路３０に記憶されたロジツク信号は、ROM４
０に記憶されたプログラムに従つてμP３８によ
り適当に処理され表示装置３６に表示される。ま
た、キーボード４４はROM４０内のプログラム
及びμP３８の助けにより、記憶回路３０の書込
みモードの制御、トリガ回路３２のトリガ条件の
設定、第１及び第2DAC２６，２８のアナログ出
力電圧の設定等を行なう。
施例を用いたブロツク図である。入力端子１０〜
１６の被測定ロジツク信号は、比較器１８〜２４
により第１及び第2DAC２６，２８からのアナロ
グ電圧（しきい値）と比較され、次段の回路に適
したロジツク・レベル（例えばECL）に変換さ
れる。なお、第1DAC２６からのアナログ電圧
は、入力端子１４及び１６のロジツク信号に応じ
て決め、第2DAC２８からのアナログ電圧は、入
力端子１０及び１２のロジツク信号に応じて決め
る。比較器１８〜２４からの出力信号は記憶回路
３０に記憶されると共に、トリガ回路３２に供給
されて、トリガ信号を発生する。第１及び第
2DAC２６，２８、記憶回路３０並びにトリガ回
路３２はバス３４（データ線、アドレス線及び制
御線を含む）に接続され、このバス３４には
CRT等の表示装置３６、例えばZ80A型ICである
μP３８、このμP３８のプログラムを記憶したリ
ード・オンリ・メモリ（以下単にROMという）
４０、μP３８の一時記憶回路であるランダム・
アクセス・メモリ（以下単にRAMという）４
２、入力装置であるキーボード４４が接続されて
いる。トリガ回路３２のトリガ信号に応じて記憶
回路３０に記憶されたロジツク信号は、ROM４
０に記憶されたプログラムに従つてμP３８によ
り適当に処理され表示装置３６に表示される。ま
た、キーボード４４はROM４０内のプログラム
及びμP３８の助けにより、記憶回路３０の書込
みモードの制御、トリガ回路３２のトリガ条件の
設定、第１及び第2DAC２６，２８のアナログ出
力電圧の設定等を行なう。
本発明の診断装置は第１及び第2DAC２６，２
８の動作を診断するものである。このため、第１
及び第2DAC２６，２８の出力端は等しい値の抵
抗器４８及び５０の直列回路から成る抵抗回路網
４６の両端に夫々接続されており、抵抗器４８及
び５０の共通接続点は比較器５２の非反転入力端
に接続されている。この比較器５２の反転入力端
は第１所定電圧である接地電圧を受け、ポート５
４は制御線５６によりイネーブル（付勢）された
ときに比較器５２の出力信号をバス３４に伝送す
る。またポート５４は、比較器５２の出力ロジツ
ク・レベルをバス３４のロジツク・レベルに変換
する働きも行なう。
８の動作を診断するものである。このため、第１
及び第2DAC２６，２８の出力端は等しい値の抵
抗器４８及び５０の直列回路から成る抵抗回路網
４６の両端に夫々接続されており、抵抗器４８及
び５０の共通接続点は比較器５２の非反転入力端
に接続されている。この比較器５２の反転入力端
は第１所定電圧である接地電圧を受け、ポート５
４は制御線５６によりイネーブル（付勢）された
ときに比較器５２の出力信号をバス３４に伝送す
る。またポート５４は、比較器５２の出力ロジツ
ク・レベルをバス３４のロジツク・レベルに変換
する働きも行なう。
キーボード４４によりDAC２６，２８の診断
機能を選択すると、本発明の診断装置は第２図に
示す流れ図のように動作する。なお、これらの動
作はROM４０内のプログラムに従つてμP３８に
より制御される。
機能を選択すると、本発明の診断装置は第２図に
示す流れ図のように動作する。なお、これらの動
作はROM４０内のプログラムに従つてμP３８に
より制御される。
即ち、
ステツプ100：ROM４０内のプログラムにより
μP３８はデジタル信号を第１及び第2DAC２
６，２８に供給し、第1DAC２６のアナログ出
力電圧を最大値に設定すると共に、第2DAC２
８のアナログ出力電圧を最小値に所定値αを加
算した値に設定する。よつてμP３８及びROM
４０はデジタル信号発生手段として作用する。
なお、ここで、第１及び第2DAC２６，２８の
特性は等しく、それらのアナログ出力電圧の最
大値及び最小値の絶対値は等しいものとする。
例えば、第１及び第2DAC２６，２８のアナロ
グ出力電圧の可変範囲は＋10.0V〜−10.0Vと
し、デジタル入力信号の1LSB（最下位ビツト）
は出力電圧の0.1Vに対応し、所定値αを2LSB
の0.2Vとすると、第１及び第2DAC２６，２８
のアナログ出力電圧は夫々＋10.0V及び−9.8V
となる。
μP３８はデジタル信号を第１及び第2DAC２
６，２８に供給し、第1DAC２６のアナログ出
力電圧を最大値に設定すると共に、第2DAC２
８のアナログ出力電圧を最小値に所定値αを加
算した値に設定する。よつてμP３８及びROM
４０はデジタル信号発生手段として作用する。
なお、ここで、第１及び第2DAC２６，２８の
特性は等しく、それらのアナログ出力電圧の最
大値及び最小値の絶対値は等しいものとする。
例えば、第１及び第2DAC２６，２８のアナロ
グ出力電圧の可変範囲は＋10.0V〜−10.0Vと
し、デジタル入力信号の1LSB（最下位ビツト）
は出力電圧の0.1Vに対応し、所定値αを2LSB
の0.2Vとすると、第１及び第2DAC２６，２８
のアナログ出力電圧は夫々＋10.0V及び−9.8V
となる。
ステツプ102：μP３８からの制御信号によりポー
ト５４はイネーブルされ、比較器５２の出力が
μP３８により判断される。上述の如く、抵抗
器４８及び５０の値は等しいので、抵抗回路網
４６の合成電圧（比較器５２の非反転入力端電
圧）は第１及び第2DAC２６，２８の平均値と
なり、DAC２６，２８が正常ならば合成電圧
はα/2、即ち0.1Vとなる。この合成電圧を第１
所定電圧である接地電圧（0V）と比較器５２
により比較し、比較器５２の出力が「高」でな
ければ（即ちDAC２６，２８が正常でなけれ
ば）ステツプ104に進み、またこの出力が「高」
ならば（即ちDAC２６，２８が正常ならば）
ステツプ106に進む。
ト５４はイネーブルされ、比較器５２の出力が
μP３８により判断される。上述の如く、抵抗
器４８及び５０の値は等しいので、抵抗回路網
４６の合成電圧（比較器５２の非反転入力端電
圧）は第１及び第2DAC２６，２８の平均値と
なり、DAC２６，２８が正常ならば合成電圧
はα/2、即ち0.1Vとなる。この合成電圧を第１
所定電圧である接地電圧（0V）と比較器５２
により比較し、比較器５２の出力が「高」でな
ければ（即ちDAC２６，２８が正常でなけれ
ば）ステツプ104に進み、またこの出力が「高」
ならば（即ちDAC２６，２８が正常ならば）
ステツプ106に進む。
ステツプ104：表示装置３６にDACが異常である
旨の表示を行なう。
旨の表示を行なう。
ステツプ106：μP３８は第１及び第2DAC２６，
２８に供給するデジタル信号を変化させ、第
1DAC２６のアナログ出力電圧を△Ｖ、例えば
1V減らし、第2DAC２８のアナログ出力電圧
を同じ△Ｖだけ増加させる。よつて第１及び第
2DAC２６，２８はα／２（0.1V）である第２
所定電圧を中心に対称のアナログ出力電圧を発
生することになる。すなわち、２つのデジタル
信号は、第２所定電圧に対応するデジタル値を
中心にして互いに逆方向に順次変化する。な
お、この実施例において、第２所定電圧が第１
所定電圧（接地電圧）と異なるのは、抵抗器４
８及び５０の値が等しいために、第１及び第２
所定電圧を等しくすると比較器５２の２つの入
力電圧が等しくなり（DAC２６，２８が正常
の場合）、比較器５２の出力レベルが不安定と
なるからである。即ち、第１及び第２所定電圧
の差は、比較器５２のしきい値を考慮して決定
される。
２８に供給するデジタル信号を変化させ、第
1DAC２６のアナログ出力電圧を△Ｖ、例えば
1V減らし、第2DAC２８のアナログ出力電圧
を同じ△Ｖだけ増加させる。よつて第１及び第
2DAC２６，２８はα／２（0.1V）である第２
所定電圧を中心に対称のアナログ出力電圧を発
生することになる。すなわち、２つのデジタル
信号は、第２所定電圧に対応するデジタル値を
中心にして互いに逆方向に順次変化する。な
お、この実施例において、第２所定電圧が第１
所定電圧（接地電圧）と異なるのは、抵抗器４
８及び５０の値が等しいために、第１及び第２
所定電圧を等しくすると比較器５２の２つの入
力電圧が等しくなり（DAC２６，２８が正常
の場合）、比較器５２の出力レベルが不安定と
なるからである。即ち、第１及び第２所定電圧
の差は、比較器５２のしきい値を考慮して決定
される。
スチツプ108：μP３８は第2DAC２８のアナログ
出力電圧が最大値に達していないか、即ち、第
2DAC２８のデジタル入力信号が最大値に達し
ていないを判断する。ステツプ100における初
期設定により、第1DAC２６が最小値に達する
以前に第2DAC２８が最大値に達することに留
意されたい。このステツプ108ではDAC２６，
２８のほぼ全出力電圧範囲にわたつて診断が行
なわれたかを判断している。そして、第2DAC
２８の出力電圧が最大値に達していなければ
（全出力電圧範囲にわたつて診断が行なわれて
いなければ）ステツプ102に戻り、この出力電
圧が最大値に達していれば（全出力電圧範囲に
わたつて診断が行なわれていれば）ステツプ
110に進む。
出力電圧が最大値に達していないか、即ち、第
2DAC２８のデジタル入力信号が最大値に達し
ていないを判断する。ステツプ100における初
期設定により、第1DAC２６が最小値に達する
以前に第2DAC２８が最大値に達することに留
意されたい。このステツプ108ではDAC２６，
２８のほぼ全出力電圧範囲にわたつて診断が行
なわれたかを判断している。そして、第2DAC
２８の出力電圧が最大値に達していなければ
（全出力電圧範囲にわたつて診断が行なわれて
いなければ）ステツプ102に戻り、この出力電
圧が最大値に達していれば（全出力電圧範囲に
わたつて診断が行なわれていれば）ステツプ
110に進む。
ステツプ110：第1DAC２６のアナログ出力電圧
を最大値より所定値α（0.2V）だけ小さな値、
例えば＋9.8Vに設定すると共に、第2DAC２８
のアナログ出力電圧を最小値、例えば−10.0V
に設定する。このステツプは上述のステツプ
100に対応する。
を最大値より所定値α（0.2V）だけ小さな値、
例えば＋9.8Vに設定すると共に、第2DAC２８
のアナログ出力電圧を最小値、例えば−10.0V
に設定する。このステツプは上述のステツプ
100に対応する。
ステツプ112：比較器５２の出力が「低」ならば
ステツプ114に進み、そうでなければステツプ
104に進む。このステツプは上述のステツプ102
に対応する。
ステツプ114に進み、そうでなければステツプ
104に進む。このステツプは上述のステツプ102
に対応する。
ステツプ114：このステツプ114は上述のステツプ
106と同じであり、第1DAC２６のアナログ出
力電圧を△Ｖだけ減らし、第2DAC２８のアナ
ログ出力電圧を同じ△Ｖだけ増やす。よつて
DAC２６，２８が正常ならば、それらのアナ
ログ出力電圧は−α／２（−0.1V）を中心とし
て対称となる。
106と同じであり、第1DAC２６のアナログ出
力電圧を△Ｖだけ減らし、第2DAC２８のアナ
ログ出力電圧を同じ△Ｖだけ増やす。よつて
DAC２６，２８が正常ならば、それらのアナ
ログ出力電圧は−α／２（−0.1V）を中心とし
て対称となる。
ステツプ116：ステツプ110における設定により、
第2DAC２８の出力が最大値に達する以前に第
1DAC２６の出力が最小値に達するので、第
1DAC２６の出力が最小値に達しているか判断
する。達していればステツプ118に進み、そう
でなければステツプ112に戻る。このステツプ
116は上述のステツプ108に対応する。
第2DAC２８の出力が最大値に達する以前に第
1DAC２６の出力が最小値に達するので、第
1DAC２６の出力が最小値に達しているか判断
する。達していればステツプ118に進み、そう
でなければステツプ112に戻る。このステツプ
116は上述のステツプ108に対応する。
ステツプ118：表示装置３６にDACが正常の旨表
示する。
示する。
上述の如く、ステツプ100、102、106及び108は
ステツプ110、112、114及び116と類似している
が、DAC２６，２８が正常の場合、抵抗回路網
４６の出力電圧が夫々＋α／２（＋0.1V）及び−
α／２（−0.1V）となる。これは前半のステツプ
において、第１及び第2DAC２６，２８の少なく
とも一方が異常で、抵抗回路網４６の出力電圧が
常に第１所定電圧（接地電圧）より高い場合は、
異常が検出されないので、この異常を後半のステ
ツプで検出している。また、抵抗回路網４６の出
力電圧が常に第１所定電圧より低い場合は、前半
のステツプで異常が検出される。
ステツプ110、112、114及び116と類似している
が、DAC２６，２８が正常の場合、抵抗回路網
４６の出力電圧が夫々＋α／２（＋0.1V）及び−
α／２（−0.1V）となる。これは前半のステツプ
において、第１及び第2DAC２６，２８の少なく
とも一方が異常で、抵抗回路網４６の出力電圧が
常に第１所定電圧（接地電圧）より高い場合は、
異常が検出されないので、この異常を後半のステ
ツプで検出している。また、抵抗回路網４６の出
力電圧が常に第１所定電圧より低い場合は、前半
のステツプで異常が検出される。
第３図は本発明の好適な他の実施例の部分的な
ブロツク図であり、第１図の実施例と同じブロツ
クは同じ参照番号で示している。なお、バス３４
には当然ブロツク３６〜４４が接続されている。
この実施例では３つのDACの診断を行なうもの
であり、第3DAC５８のデジタル入力端がバス３
４に接続されており、そのアナログ出力電圧は比
較器に供給される。またアナログ・スイツチ（ア
ナログ・マルチプレクサ）６０はバス３４からの
制御信号に応じて、第１〜第3DAC２６，２８，
５８の２つのアナログ出力電圧を抵抗回路網４６
の共端に供給する。例えば、まず第１及び第
2DAC２６，２８を選択し、第２図の流れ図に従
つて診断を行なう。そして、正常の結論を得た場
合、第１（又は第２）及び第3DAC２６（又は２
８）、５８を選択して同様な診断を行なう。ここ
で、診断結果が異常の場合は、第3DAC５８が異
常と判断できる。第１及び第2DAC２６，２８の
診断結果が異常の場合は、第１及び第3DAC２
６，５８並びに第２及び第3DAC２８，５８の組
合せで診断を行ない、それらの診断結果により異
常のDACを判断する。即ち、この実施例によれ
ば、異常なDACが１つの場合、その異常なDAC
を特定できる。
ブロツク図であり、第１図の実施例と同じブロツ
クは同じ参照番号で示している。なお、バス３４
には当然ブロツク３６〜４４が接続されている。
この実施例では３つのDACの診断を行なうもの
であり、第3DAC５８のデジタル入力端がバス３
４に接続されており、そのアナログ出力電圧は比
較器に供給される。またアナログ・スイツチ（ア
ナログ・マルチプレクサ）６０はバス３４からの
制御信号に応じて、第１〜第3DAC２６，２８，
５８の２つのアナログ出力電圧を抵抗回路網４６
の共端に供給する。例えば、まず第１及び第
2DAC２６，２８を選択し、第２図の流れ図に従
つて診断を行なう。そして、正常の結論を得た場
合、第１（又は第２）及び第3DAC２６（又は２
８）、５８を選択して同様な診断を行なう。ここ
で、診断結果が異常の場合は、第3DAC５８が異
常と判断できる。第１及び第2DAC２６，２８の
診断結果が異常の場合は、第１及び第3DAC２
６，５８並びに第２及び第3DAC２８，５８の組
合せで診断を行ない、それらの診断結果により異
常のDACを判断する。即ち、この実施例によれ
ば、異常なDACが１つの場合、その異常なDAC
を特定できる。
第４図は本発明の好適な更に他の実施例の部分
的ブロツク図であり、第１図との関係は第３図の
場合と同様である。この実施例では、抵抗回路網
４６は一端が夫々第１、第２及び第3DAC２６，
２８，５８の出力端に接続され、他端が共通に比
較器５２の非反転入力端に接続された３つの抵抗
器６０，６２，６４から構成されている。抵抗器
６０，６２，６４の値が夫々等しい場合、DAC
２６，２８，５８の内の１つのDACのアナログ
出力電圧＋α／２又は−α／２（例えば＋0.1V又
は−0.1V）に固定し、残りの２つのDACを第２
図の流れ図に従つて診断する。この診断を順次
DACの組合せを変えて行なう。また抵抗器６２，
６４の値が抵抗器６０の値の２倍の場合は、第２
及び第3DAC２８，５８に同じデジタル信号を供
給して、これら第２及び第3DAC２８，５８が全
体として第2DACとして作用するようにし、第２
図の流れ図に従つて診断を行なう。この場合、３
個のDACを同時に診断できる。
的ブロツク図であり、第１図との関係は第３図の
場合と同様である。この実施例では、抵抗回路網
４６は一端が夫々第１、第２及び第3DAC２６，
２８，５８の出力端に接続され、他端が共通に比
較器５２の非反転入力端に接続された３つの抵抗
器６０，６２，６４から構成されている。抵抗器
６０，６２，６４の値が夫々等しい場合、DAC
２６，２８，５８の内の１つのDACのアナログ
出力電圧＋α／２又は−α／２（例えば＋0.1V又
は−0.1V）に固定し、残りの２つのDACを第２
図の流れ図に従つて診断する。この診断を順次
DACの組合せを変えて行なう。また抵抗器６２，
６４の値が抵抗器６０の値の２倍の場合は、第２
及び第3DAC２８，５８に同じデジタル信号を供
給して、これら第２及び第3DAC２８，５８が全
体として第2DACとして作用するようにし、第２
図の流れ図に従つて診断を行なう。この場合、３
個のDACを同時に診断できる。
上述の如く、本発明によれば、簡単な構成によ
り複数個（少なくとも２個）のDACの診断を同
時に行なえる。特に実施例の如くμPシステムを
有する電子機器においては、抵抗回路網、比較器
及びプログラムを追加するでけで、本発明を構成
できる。また、ロジツク・アナライザ等において
は、抵抗回路網の出力電圧をロジツク入力信号の
しきい値としても利用でき、回路を兼用できる。
り複数個（少なくとも２個）のDACの診断を同
時に行なえる。特に実施例の如くμPシステムを
有する電子機器においては、抵抗回路網、比較器
及びプログラムを追加するでけで、本発明を構成
できる。また、ロジツク・アナライザ等において
は、抵抗回路網の出力電圧をロジツク入力信号の
しきい値としても利用でき、回路を兼用できる。
上述は本発明の好適な実施例について説明した
が、当業者には本発明の要旨を逸脱することなく
種々の変形変更が可能なことが理解されよう。例
えば、第１及び第３図の実施例において、抵抗回
路網の抵抗器の値を異ならせることにより、第１
及び第２所定電圧を同じ値にすることができる。
また、DACの数が４つ以上であつても、第３及
び第４図の実施例を応用できる。即ち、第３図の
実施例ではアナログ・スイツチの端子の数を増
し、第４図の実施例では抵抗回路網の抵抗器の数
を増せばよい。更に実施例では、デジタル信号発
生手段としてμP及びROMを用いたが、プリセツ
ト可能な減算カウンタ及び増分カウンタの組合
せ、又はパターン発生器を用いてもよい。また、
比較器の出力をLED等で監視してもよいし、イ
ネーブル端子付きの比較器を用いてポートを省略
してもよい。
が、当業者には本発明の要旨を逸脱することなく
種々の変形変更が可能なことが理解されよう。例
えば、第１及び第３図の実施例において、抵抗回
路網の抵抗器の値を異ならせることにより、第１
及び第２所定電圧を同じ値にすることができる。
また、DACの数が４つ以上であつても、第３及
び第４図の実施例を応用できる。即ち、第３図の
実施例ではアナログ・スイツチの端子の数を増
し、第４図の実施例では抵抗回路網の抵抗器の数
を増せばよい。更に実施例では、デジタル信号発
生手段としてμP及びROMを用いたが、プリセツ
ト可能な減算カウンタ及び増分カウンタの組合
せ、又はパターン発生器を用いてもよい。また、
比較器の出力をLED等で監視してもよいし、イ
ネーブル端子付きの比較器を用いてポートを省略
してもよい。
第１図はロジツク・アナライザに本発明の一実
施例を用いた場合のブロツク図、第２図は本発明
の動作を説明する流れ図、第３図は本発明の他の
実施例の部分的ブロツク図、第４図は本発明の更
に他の実施例のブロツク図である。 ３８，４０：デジタル信号発生手段を構成する
μP及びROM、４６：抵抗回路網、５２：比較
器。
施例を用いた場合のブロツク図、第２図は本発明
の動作を説明する流れ図、第３図は本発明の他の
実施例の部分的ブロツク図、第４図は本発明の更
に他の実施例のブロツク図である。 ３８，４０：デジタル信号発生手段を構成する
μP及びROM、４６：抵抗回路網、５２：比較
器。
Claims (1)
- 【特許請求の範囲】 １ ２個以上のデジタル・アナログ変換器のアナ
ログ出力電圧を合成する抵抗回路網と、 該抵抗回路網の出力電圧を第１所定電圧と比較
する比較器と、 上記第１所定電圧と異なる第２所定電圧に対応
するデジタル値を中心にして、互いに逆方向に順
次変化する２つのデジタル信号を上記２個以上の
デジタル・アナログ変換器の少なくとも２個に
夫々供給するデジタル信号発生手段とを具え、 上記比較器の出力信号により上記少なくとも２
個のデジタル・アナログ変換器を同時に診断する
ことを特徴とするデジタル・アナログ変換器用診
断装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150598A JPS5940721A (ja) | 1982-08-30 | 1982-08-30 | デジタル・アナログ変換器用診断装置 |
| US06/484,799 US4538266A (en) | 1982-08-30 | 1983-04-14 | Diagnostic apparatus for digital-to-analog converters |
| GB08310626A GB2126442B (en) | 1982-08-30 | 1983-04-20 | Diagnostic apparatus for digital-to-analog converters |
| CA000430394A CA1191259A (en) | 1982-08-19 | 1983-06-14 | Diagnostic apparatus for digital-to-analog converters |
| DE19833330886 DE3330886A1 (de) | 1982-08-30 | 1983-08-26 | Pruefgeraet und pruefverfahren fuer digital/analog-wandler |
| FR8313930A FR2532494B1 (fr) | 1982-08-30 | 1983-08-30 | Procede et dispositif de controle simultane de plusieurs convertisseurs numerique-analogique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150598A JPS5940721A (ja) | 1982-08-30 | 1982-08-30 | デジタル・アナログ変換器用診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940721A JPS5940721A (ja) | 1984-03-06 |
| JPS6350890B2 true JPS6350890B2 (ja) | 1988-10-12 |
Family
ID=15500374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150598A Granted JPS5940721A (ja) | 1982-08-19 | 1982-08-30 | デジタル・アナログ変換器用診断装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4538266A (ja) |
| JP (1) | JPS5940721A (ja) |
| CA (1) | CA1191259A (ja) |
| DE (1) | DE3330886A1 (ja) |
| FR (1) | FR2532494B1 (ja) |
| GB (1) | GB2126442B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63105148A (ja) * | 1986-10-20 | 1988-05-10 | ゲブリユーダー ズルツアー アクチエンゲゼルシヤフト | 糸緊張装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116624A (ja) * | 1984-06-06 | 1986-01-24 | Fuji Facom Corp | アナログ出力装置の試験方式 |
| US4766328A (en) * | 1987-05-26 | 1988-08-23 | System-General Corporation | Programmable pulse generator |
| DE3916202A1 (de) * | 1989-05-18 | 1990-11-22 | Thomson Brandt Gmbh | D/a-wandler mit hoher linearitaet |
| JPH07131347A (ja) * | 1993-11-04 | 1995-05-19 | Mitsubishi Electric Corp | Ａ／ｄ変換器テスト回路及びｄ／ａ変換器テスト回路 |
| KR100230427B1 (ko) * | 1997-06-23 | 1999-11-15 | 윤종용 | 박막 트랜지스터용 액정표시장치 소스드라이버에서의 디코더 테스트방법 및 이를 이용한 디코더 테스트 제어장치 |
| US6566857B1 (en) * | 1999-12-20 | 2003-05-20 | Intel Corporation | Testing of digital-to-analog converters |
| US7398361B2 (en) * | 2005-08-30 | 2008-07-08 | P.A. Semi, Inc. | Combined buffer for snoop, store merging, load miss, and writeback operations |
| WO2007122950A1 (ja) * | 2006-03-23 | 2007-11-01 | Matsushita Electric Industrial Co., Ltd. | 半導体装置、半導体試験装置、及び半導体装置の試験方法 |
| US20080086594A1 (en) * | 2006-10-10 | 2008-04-10 | P.A. Semi, Inc. | Uncacheable load merging |
| RU2497182C2 (ru) * | 2011-06-07 | 2013-10-27 | Государственное образовательное учреждение высшего профессионального образования "Воронежский государственный технический университет" | Способ тестопригодности реализации логических преобразователей |
| US9158691B2 (en) | 2012-12-14 | 2015-10-13 | Apple Inc. | Cross dependency checking logic |
| MY189096A (en) * | 2015-10-26 | 2022-01-25 | Toshiba Kk | Electronic device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2605485B2 (de) * | 1976-02-12 | 1980-05-29 | Carl Schenck Ag, 6100 Darmstadt | Verfahren zum relativen Einstellen der Drehachsen von in Serie zu bearbeitenden Werkstücken in einer Zentriermaschine |
| JPS5447410A (en) * | 1977-09-21 | 1979-04-14 | Oki Electric Ind Co Ltd | Monitor system for pcm communication system |
| US4266292A (en) * | 1978-11-20 | 1981-05-05 | Wescom Switching, Inc. | Method and apparatus for testing analog-to-digital and digital-to-analog code converters |
| US4229703A (en) * | 1979-02-12 | 1980-10-21 | Varian Associates, Inc. | Zero reference and offset compensation circuit |
-
1982
- 1982-08-30 JP JP57150598A patent/JPS5940721A/ja active Granted
-
1983
- 1983-04-14 US US06/484,799 patent/US4538266A/en not_active Expired - Fee Related
- 1983-04-20 GB GB08310626A patent/GB2126442B/en not_active Expired
- 1983-06-14 CA CA000430394A patent/CA1191259A/en not_active Expired
- 1983-08-26 DE DE19833330886 patent/DE3330886A1/de active Granted
- 1983-08-30 FR FR8313930A patent/FR2532494B1/fr not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63105148A (ja) * | 1986-10-20 | 1988-05-10 | ゲブリユーダー ズルツアー アクチエンゲゼルシヤフト | 糸緊張装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8310626D0 (en) | 1983-05-25 |
| FR2532494A1 (fr) | 1984-03-02 |
| JPS5940721A (ja) | 1984-03-06 |
| US4538266A (en) | 1985-08-27 |
| GB2126442A (en) | 1984-03-21 |
| CA1191259A (en) | 1985-07-30 |
| DE3330886C2 (ja) | 1988-10-13 |
| FR2532494B1 (fr) | 1988-04-15 |
| DE3330886A1 (de) | 1984-03-01 |
| GB2126442B (en) | 1986-03-05 |
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