WO2007122950A1

WO2007122950A1 - 半導体装置、半導体試験装置、及び半導体装置の試験方法

Info

Publication number: WO2007122950A1
Application number: PCT/JP2007/055796
Authority: WO
Inventors: Kazuo Matsukawa; Mitsutoshi Fujita
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2006-03-23
Filing date: 2007-03-22
Publication date: 2007-11-01
Also published as: JPWO2007122950A1; US20090128382A1; CN101405610A; US7791519B2

Abstract

　複数のＤＡＣを備える半導体集積回路の良品判別の試験では、ＤＡＣの数の増加や、高解像度化によって、試験時間が長くなってしまう、という課題がある。　２つのＤＡＣ、すなわち、ＤＡＣ１と、ＤＡＣ２を試験する場合、制御部（１７０）はＤＡＣ１と、ＤＡＣ２のデジタル入力値を、交互に増加させてゆくことにより、ＤＡＣ１と、ＤＡＣ２のアナログ出力値が入力された比較部１の出力は、“０”と、“１”との間で反転を繰り返す。前記比較部１の出力パターンを、判定部（１８０）で期待値と一致するか否かを判定することで、ＤＡＣの良品判別を行う。

Description

明細書

半導体装置、半導体試験装置、及び半導体装置の試験方法

技術分野

[0001] 本発明は、半導体装置、半導体試験装置、及び半導体装置の試験方法に関するものであり、デジタルアナログ変換器（以下、 DACと称す）を備えた半導体装置、その試験を行う半導体試験装置、及び半導体装置の試験方法の改良に関し、特に、複数の DACを有する半導体機器の試験を行うにあたり、その試験の容易化を可能にしたものに関する。

背景技術

[0002] 半導体プロセスの進歩に伴い、同一の半導体集積回路内に複数の DACを搭載することが可能になっている。複数の DACを搭載する半導体集積回路の試験では、搭載する DACの個数が多レ、場合やその解像度が高レヽ (分解能が大きレ、)場合、試験時間が長くなる^!向がある。

[0003] 従来、この種の半導体集積回路の試験時間を短縮する取り組みの 1つとして、 DA Cの出力をアナログデジタル変換器 (以下、 ADCと称す）を用いて試験を実施する方式があるが、高解像度の DACの試験には DACよりも高精度な ADCが必要となるので、これらを搭載した半導体集積回路の回路規模が大きくなるという問題がある。

[0004] また、その他に、特許文献 1やその公開公報である特許文献 2に開示されている様に、比較器を用いて、 3つ以上の DACの比較を行レ、、その比較結果から判定を行う方式がある。

特許文献 1 :特公昭 64— 9771号公報

特許文献 2：特開昭 61— 16624号公報

発明の開示

発明が解決しょうとする課題

[0005] しかしながら、特許文献 1や特許文献 2に示された従来例の方法は、実稼動中のシステム、即ち、正常に動作しているシステムに故障が生じたか否力、を検出するものであり、この方法は、出荷前の半導体集積回路が良品か否かを判定する試験方法を提供するものではない。

[0006] 即ち、この特許文献 1や特許文献 2に示された従来例の方法は、 3つ以上の DAC を必要とするものであり、また 3つ以上の DACに同時に故障は存在しないことを前提とするため、この従来例の方法は、出荷前の良品の判定を行うことを目的とする半導体集積回路の試験方式に適するものではない。

[0007] また、この特許文献 1や特許文献 2に示された従来例の方法は、 3つ以上の DAC 中の奇数番の DACに与えるデジタル入力値を固定して、偶数番の DACに与えるデジタル入力値をその最小値から最大値まで順次 "1"ずつ増加させて奇数番と偶数番の DACの出力を比較し、その後、奇数番目の DACに与えるデジタル入力を" 1"増カロさせたうえで、再度、偶数番目の DACに与えるデジタル入力値をその最小値から最大値まで順次 "1"ずつ増加させて奇数番と偶数番の DACの出力を比較する、とレ、う動作を繰り返す方法であるため、故障検出効率が悪ぐ試験の高速化に適するものではない。

[0008] 本発明は、上記のような問題点を解決するためになされたものであり、 2つ以上の D ACを搭載する半導体集積回路の試験の高速化を可能とする、あるいは、半導体集積回路単独での試験を可能にする、 DACを備えた半導体装置、半導体試験装置、及び半導体装置の試験方法を提供することを目的とする。

課題を解決するための手段

[0009] 上記課題を解決するために、本発明の請求項 1に係る半導体装置は、 2つ以上のデジタルアナログ変換器（以下、 DACと称す）と、前記 2つ以上の DAC中の少なくとも 2個の DACに入力されるデジタル入力値を設定する設定部と、前記少なくとも 2個の DACから出力されるアナログ出力値の大小を相互に比較し該比較結果を出力する比較部とを備えたことを特徴とする。

[0010] また、本発明の請求項 2に係る半導体装置は、請求項 1に記載の半導体装置において、前記設定部は、プログラムを格納するメモリと、該メモリに格納された前記プログラムに従い前記少なくとも 2個の DACに入力されるデジタル入力値を制御する CP Uとからなることを特徴とする。

[0011] また、本発明の請求項 3に係る半導体装置は、請求項 1に記載の半導体装置において、前記比較結果に基づき前記少なくとも 2個の DACの良，不良を判定する判定部を、さらに備えたことを特徴とする。

[0012] また、本発明の請求項 4に係る半導体装置は、請求項 1に記載の半導体装置において、前記少なくとも 2個の DACに入力されるデジタル入力値を制御するパターンを生成するパターン生成部を、さらに備えたことを特徴とする。

[0013] また、本発明の請求項 5に係る半導体装置は、請求項 1に記載の半導体装置において、前記少なくとも 2個の DACから出力されるアナログ出力値にオフセットを付加する補正を行うオフセット補正部を、さらに備えたことを特徴とする。

[0014] また、本発明の請求項 6に係る半導体装置は、請求項 1に記載の半導体装置において、前記少なくとも 2個の DACに入力されるデジタル入力値にオフセットを付加する補正を行うオフセット補正部を、さらに備えたことを特徴とする。

[0015] また、本発明の請求項 7に係る半導体試験装置は、 2つ以上の DACを備えた半導体装置の良否判定試験を行う装置であって、前記少なくとも 2個の DACを制御する制御部と、前記少なくとも 2個の DACから出力されるアナログ出力値の大小を相互に比較する比較部と、該比較部による比較結果に基づき当該 2つの DACの良，不良を判定する判定部とを備えたことを特徴とする。

[0016] また、本発明の請求項 8に係る半導体試験装置は、請求項 7に記載の半導体試験装置において、前記制御部は、 2つの前記 DACから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、 2つの前記 DACに入力されるデジタル入力値を制御することを特徴とする。

[0017] また、本発明の請求項 9に係る半導体試験装置は、請求項 7に記載の半導体試験装置において、前記比較部は、複数対の前記 DACから出力されるアナログ出力値同士を同時に比較する複数の比較部からなることを特徴とする。

[0018] また、本発明の請求項 10に係る半導体試験装置は、請求項 7に記載の半導体試験装置において、前記比較部は、前記少なくとも 2つ以上の DACのうちに、 1つの D ACから出力されるアナログ出力値と、残りの DACのアナログ出力値との大小を同時に比較する複数の比較部からなることを特徴とする。

[0019] また、本発明の請求項 11に係る半導体試験装置は、請求項 7に記載の半導体試験装置において、前記判定部は、前記比較部による比較結果が所定のパターンと一致するか否かにより、前記 2つの DACの良，不良を判定することを特徴とする。

[0020] また、本発明の請求項 12に係る半導体試験装置は、請求項 11に記載の半導体試験装置において、前記所定のパターンは、交互に反転する値からなるパターンであり、前記判定部は、前記比較部による比較結果が、前記交互に反転する値となるか否かを判定することにより、前記 2つの DACの良，不良を判定することを特徴とする。

[0021] また、本発明の請求項 13に係る半導体装置の試験方法は、 2つ以上の DACを備えた半導体装置の試験方法であって、任意の 2つの前記 DACを制御する制御工程と、任意の 2つの前記 DACから出力されるアナログ出力値の大小を相互に比較する比較工程と、該比較工程による比較結果から該任意の 2つの DACの良，不良を判定する判定工程とを含むことを特徴とする。

[0022] また、本発明の請求項 14に係る半導体装置の試験方法は、請求項 13に記載の半導体装置の試験方法において、前記制御工程は、 2つの前記 DACから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、 2つの前記 DACに入力されるデジタル入力値を制御することを特徴とする。

[0023] また、本発明の請求項 15に係る半導体装置の試験方法は、請求項 13に記載の半導体装置の試験方法において、前記判定工程は、前記比較工程による比較結果が、交互に反転する値となるか否かを判定することにより、 2つの前記 DACの良，不良を判定することを特徴とする。

[0024] また、本発明の請求項 16に係る半導体装置の試験方法は、 2つ以上の DACを備えた半導体装置の試験方法であって、前記 2つ以上の DACのうちの、任意の 1つの DACのみを、そのアナログ出力値を直接試験する方法により試験する第 1の試験ェ程と、前記 2つの DACのうちの、任意の 2つの DACのデジタル入力値を制御する制御工程と、前記任意の 2つの DACから出力されるアナログ出力値の大小を相互に比較する比較工程と、該比較工程による比較結果から、該 2つの DACの良，不良を判定する判定工程とを含み、前記第 1の試験工程により良品と判定された前記任意の 1 つの DACのアナログ出力値と、前記 2つ以上の DACのうちの、他の 1つの DACのァナログ出力値とを相互に比較することにより、前記他の 1つの DACを試験する第 2の試験工程とを含むことを特徴とする。

[0025] また、本発明の請求項 17に係る半導体装置の試験方法は、請求項 16に記載の半導体装置の試験方法において、前記制御工程は、前記任意の 1つの DACと、前記他の 1つの DAC、のいずれか一方の DACの全てのアナログ出力値を、正，負いずれかの同一方向に任意のアナログ値分ずらせるオフセット工程を、さらに含むことを特徴とする。

[0026] また、本発明の請求項 18に係る半導体装置の試験方法は、請求項 16に記載の半導体装置の試験方法において、同一のデジタル入力値に対しアナログ出力値が相異なる任意の第 1の DACと、任意の第 2の DACとを試験する際、前記制御工程は、前記第 1の DACのデジタル入力値を、前記第 1の DACのアナログ出力値が前記第 2の DACのアナログ出力値に近づくように増加または減少させる工程と、前記第 1の DACのアナログ出力値と、前記第 2の DACのアナログ出力値とを比較する比較手段の比較結果が反転した時点の前記第 1の DACのデジタル入力値と、前記第 2の D ACのデジタル入力値との差を、オフセット値とする工程とを含み、前記比較工程は、前記第 1の DACのアナログ出力値が、前記第 2の DACのアナログ出力値に近づくように、前記第 1の D ACのデジタル入力値または前記第 2の D ACのデジタル入力値に前記オフセット値を与えた後、前記 2つの DACから出力されるアナログ出力値の大小を相互に比較する工程を含むことを特徴とする。

発明の効果

[0027] 本発明によれば、任意の二つの DACのデジタル入力値を設定する制御部と、前記制御部によってデジタル値を設定された DACのアナログ出力値の大小を比較する比較部と、前記比較手段によって出力される比較結果のパターンから良，不良を判断する判定部を設け、対となる DACのアナログ値を前記比較部で比較した比較結果が交互に反転するように各々の DACのデジタル値を前記制御部で制御し、前記判定部によって前記比較結果のパターンが例えば" 0", "1 "を交互に繰り返す等の期待されるパターンと一致するか否かで良品か不良品かを判定するようにしたので、 2 つの DACのアナログ値を比較して、その比較結果のパターンが期待されるパターンと一致するかで良品か不良品かを判定することが可能であり、 2つ以上の DACを備える半導体集積回路の良品判別の試験を小規模な付加回路により高速に試験を実施することが可能となる。

図面の簡単な説明

[図 1]図 1は、本発明の実施の形態 1における、半導体集積回路試験装置が直接半導体集積回路内の DACのデジタル入力値を制御する場合の構成を示す図である。

[図 2]図 2は、前記実施の形態 1における、 DACのデジタル入力値力 ' 2"ずつ増加する場合の設定パターンと比較結果を示す図である。

[図 3]図 3は、前記実施の形態 1における、抵抗を共有するように構成した複数の DA Cの構成を示す図である。

[図 4(a)]図 4 (a)は、前記実施の形態 1における、 DACの積分直線性誤差および微分直線性誤差を説明する図である。

[図 4(b)]図 4 (b)は、本発明の実施の形態 2における、 DACが積分直線性誤差もしくは微分直線性誤差を有する場合の試験方法を示すフローチャート図である。

[図 4(c)]図 4 (c)は、本発明の実施の形態 2における、 DAC単独での試験と、 2つの D ACの出力を比較部を用いて判定する試験とを、 1台の装置で実行できる半導体集積回路試験装置の構成を示す図である。

[図 5(a)]図 5 (a)は、前記分圧式 DACの構成例を示す図である。

[図 5(b)]図 5 (b)は、本発明の実施の形態 3における、 DACにオフセットを与えた場合のアナログ値を示す図である。

[図 5(c)]図 5 (c)は、参照電圧を可変できる分圧式 DACの構成例を示す図である。

[図 5(d)]図 5 (d)は、本発明の実施の形態 3による半導体集積回路、および半導体集積回路試験装置の構成を示す図である。

[図 6]図 6は、本発明の実施の形態 3における、 DACのデジタル入力値力 ' 'ずつ増加する場合の DACのデジタル値の設定パターンと比較結果を示す図である。

[図 7]図 7は、本発明の実施の形態 4における、オフセット値検出の手順を示す図である。

[図 8]図 8は、本発明の実施の形態 5における、 CPUが DACを制御する場合の構成を示す図である。園 9]図 9は、本発明の実施の形態 6における、 CPUが DACを制御し半導体集積回路単体で試験を実施する場合の構成を示す図である。

[図 10]図 10は、本発明の実施の形態 7における、専用の制御回路が DACを制御し半導体集積回路単体で試験する場合の構成を示す図である。

符号の説明

100 半導体集積回路

110 選択部

120 レジスタ咅

130 DAC部

140 スィッチ部

150 比較部

160 半導体集積回路試験装置

170 制御部

180 判定部

701 レジスタの初期化手順

702 DACのオフセットの大小判定手順

703 オフセット値検出手順

704 オフセット値設定手順

800 半導体集積回路

810 CPUバス

811 CPU

812 メモリ

820 レジスタ音 B

830 DAC部

840 スィッチ部

850 比較部

860 半導体集積回路試験装置

870 制御部 880 判定部

900 半導体集積回路

910 CPUバス

911 CPU

912 メモリ

920 レジスタ咅 B

930 DAC¾

940 スィッチ部

950 比較部

980 結果出力レジスタ

1000 半導体集積回路

1010 CPUバス

1011 CPU

1012 メモリ

1013 パターン生成部

1015 オフセット補正部

1014 制御部

1020 レジスタ咅

1030 DACT

1040 スィッチ部

1050 比較部

1080 結果出力レジスタ

発明を実施するための最良の形態

[0030] 以下、本発明の実施の形態を、図面を用いて説明する。

[0031] (実施の形態 1)

図 1は、本発明の実施の形態 1による、デジタルアナログ変換器を備えた半導体集積回路を示す。

図 1において、 100は半導体集積回路、 110はレジスタ設定部、 120はレジスタ部、 130は DAC部、 140はスィッチ部、 150は比較部である。また、 160は半導体集積回路試験装置、 170は制御部、 180は判定部である。

[0032] 本実施の形態 1において、半導体集積回路 100は、上記レジスタ設定部 110, レジスタ部 120， DAC部 130，スィッチ部 140，および比較部 150を有する。

[0033] レジスタ設定部 110は、外部からの命令により、レジスタ部 120の任意のレジスタを選択してそのレジスタ値を設定する。レジスタ部 120は、レジスタ 1ないしレジスタ n (n

= 2m;但し、 mは 1以上の整数）からなり、 DAC部 130に入力するデジタル入力値を設定する。

[0034] DAC部 130は、 DAC1ないし DACnからなり、それぞれのデジタル入力値をアナログ出力値に変換する。スィッチ部 140は、 DAC部 130を構成する任意の DACと、比較部 150を構成する任意の比較部とを接続する。例えば、 DAC2k- l , DAC2k ( k= l〜m, 2m=n)と、比較部 kとを接続するように設定可能である。

[0035] 150は比較部であり、比較部 1ないし比較部 mからなる。各比較部 kは、スィッチ部 1 40を介して出力された DACx, DACy (x, y= l〜nである。但し、 x≠y)のアナログ出力値同士を比較する。

[0036] また、本実施の形態 1の半導体集積回路試験装置 160は、上記制御部 170、および判定部 180を有する。制御部 170は、半導体集積回路 100内のレジスタ設定部 1 10、およびスィッチ部 140を制御する。判定部 180は、比較部 150の比較結果を判定する。

[0037] 次に、本実施の形態 1の半導体集積回路試験装置 160の動作について説明する。

試験対象の DACを選択するために、制御部 170により、任意の 2つの DACと、該 2 つの DACのアナログ出力値の大小を比較する任意の比較部とを接続するようにスィツチ部 140が設定される。

[0038] 以下ではその一例として、 DAC1 , DAC2のアナログ出力値の大小を比較部 1で比較し、判定部 180で良否判定する場合を例にとって説明する。 DAC3, DAC4の対， · · ·， DACn- 1 , DACnの対に関しても同様の手順で良否判定が可能であり、これら全ての対の良否判定を並行して行うことも可能である。

[0039] 本実施の形態 1は、出力に単調増加性を有する DAC1と、 DAC2に、偶数と、奇数のデジタル入力値をそれぞれ供給し、その後、 DAC1と、 DAC2に、奇数と、偶数のデジタル入力値をそれぞれ供給し、 DAC1と、 DAC2のアナログ出力値の比較結果力 "1", "0"を交互に繰り返した後、 "0", "1 "を交互に繰り返す期待値と一致するか否かで、検查を行うようにしたものである。

[0040] 即ち、制御部 170により、図 2に示すように、 DAC1のデジタル入力値に" 0"が設定され、その半サイクル後、 DAC2のデジタル入力値に" が設定される。この時の比較部 1の出力が":！ "であるとする。なお、図中のハッチングは、信号値が" 1"か" 0"かが確定していない期間を示す。

[0041] 次の 1サイクル目で DAC1のデジタル入力値が" 2"だけ増加されて" 2"が設定されると、比較部 1の出力は" 0"となる。その半サイクル後、 DAC2のデジタル入力値が" 2"だけ増加されて" 3"が設定されると、比較部 1の出力は" 1 "となる。このように、互レ、に半サイクルずらせて DAC1のデジタル入力値が偶数に、 DAC2のデジタル入力値が奇数になるように、交互に設定されることで、比較部 1の出力は "1 "ど' 0"とが交互に現れるものとなる。

[0042] 以後、同様にして、 DACl , DAC2のデジタル入力値を互いに半サイクルずらせて "2"ずつ増加させてゆき、 DAC1のデジタル入力値がその設定可能な上限である" 2 k"まで到達すると、今度は、 DAC2のデジタル入力値が" 0"に、その半サイクル後、 DAC1のデジタル入力値が "1 "に、それぞれ設定され、以後、 DACl , DAC2のデジタル入力値が互いに半サイクルだけずらせて" 2"ずつ増加されてゆく。このように、 DAC2のデジタル入力値が偶数に、 DAC1のデジタル入力値が奇数になるように、互いに半サイクルずらせて交互に設定されることで、比較器 1の出力は" 0"ど '1"とが交互に現れる。

[0043] ここで、仮に、 DAC1と、 DAC2の少なくとも一方に、その出力が、特定の電位に固定されてしまう等の不具合があれば、比較部 1の出力は" 0"あるいは "1"が続いて現れる、等となり、上述のような、 "0"ど ' 'とが交互に現れる出力パターンとはならない

[0044] このため、判定部 180により、前記比較部 1の出力パターンが、期待値、即ち、上述のような初めは" ど' 0"とが交互に現れ、その後" 0"ど '1"とが交互に現れるパターン、と一致するか否かが判定される。

[0045] 前記比較部 1の出力パターンが期待値と一致すれば、 DAC1, 2はともに良品であり、一致しなければ、 DAC1, 2は少なくとも一方が良品でないと判定できる。

[0046] なお、この判定は、判定部 180において、比較部 1の出力をシフトレジスタに蓄積しておき、これと、期待されるパターンを予め記憶している ROM等の出力とを比較する等により実現できる。

[0047] このように、良否判定の基準となる DAC、即ち一対の DAC中、他方より小さい（大きレ、、としてもよい）デジタル入力値が入力される DAC、を順次入れ替えてこれらの出力値を比較し、前記比較部 1から順次出力される出力パターンが期待値と一致するか否かにより、半導体集積回路が良品であるか否かの判定を行うようにしたので、半導体集積回路が良品であるか否かの判定を、少ない比較回数で、高速に判定すること力 S可肯となる。

但し、良否判定される DACは、良品の抵抗分圧型 DACのように、その出力に単調増加性があることが前提である。

[0048] なお、 DACが、図 3のように、抵抗による分圧型の DACであって、複数の DACが共通の抵抗で分圧されている場合は、さらに高解像度の DACの試験にも対応できる

[0049] 図 3において、 rO, rl, ···, ri— 1, riは、 DAClと、 DAC2とが共有する抵抗であり、これらの抵抗は、高電圧側参照電圧 VREFHと、低電圧側参照電圧 VREFLとの間に、互いに直列に接続されている。

[0050] DAC1と、 DAC2とは、上記抵抗の他に、互いに隣り合う抵抗同士の共通接続点（タップ） tl, ···, ti-1, tiと、 DACのアナログ出力ノード VOUTとの間に、それぞれ接続されたスィッチ SW1, ···, SWi-1, SWiを有し、これらのスィッチ SW1， ···， SWi-1, SWiは、 DACのデジタル入力を構成する各ビット信号 dl， ···， di-1, di により接断される。また、 DACl, DAC2以外の DACの対についても、比較部 1以外の比較部を使用し DACl, DAC2と同時に比較することで、同時に複数対の DACを試験することも可能である。

[0051] また、上述の例では、 DAC1に偶数の自然数を昇順で、 DAC2に奇数の自然数を昇順で与え、その後 DAC1と、 DAC2を入れ替えるようにした力これは、まず DAC 1に奇数を昇順で、 DAC2に偶数を昇順で与え、その後、 DAC1と、 DAC2を入れ替えるようにしてもよく、また、これらを DACおのおのに降順で与え、その後両 DAC を入れ替えるようにしてもょレ、。

[0052] さらに、上述の例では、 DAC1と、 DAC2とで互いに半サイクルずらせてデジタル入力値を変化させるようにした力このずれは半サイクルに限るものではなぐ他の値に設定してもよい。

[0053] このように、本実施の形態 1によれば、複数の DACを良否判定する際に、一方の D ACに偶数のデジタル値を順次入力し、その半サイクルずれたタイミングで他方の D ACに奇数のデジタル値を順次入力し、これら 2つの DACの DA変換出力を比較部で比較し、その後、一方の DACに奇数のデジタル値を順次入力し、他方の DACに偶数のデジタル値を順次入力し、その比較部出力に、 "1 "ど' 0"とが交互に現れ、その後" 0"ど '1"とが交互に現れるか否かにより、半導体集積回路の良否を判定するようにしたので、複数の DACを有する半導体集積回路が良品であるか否かの判定を、高速に行うことができる。

[0054] (実施の形態 2)

前述のように、前記実施の形態 1では、良否判定される DACが出力に単調増加性を有するものの試験は可能である力 DACの入出力特性に、図 4 (a)に示すような積分直線性誤差、即ち、入出力特性の全範囲についての理想値からの最悪乖離値、や、微分直線性誤差、即ち、入出力特性の変換範囲の任意の点における、あるビットサイズと、理論上のビットサイズとの差、が存在する場合については、試験を実施することができなレ、。本実施の形態 2は、このような問題を解決するためのものである。

[0055] なお、この図 4 (a)は、「超 LSI総合事典」株式会社サイエンスフォーラム， 1988年 3 月 31日， 686頁に記載の ADCの入出力特性の図面を、 DACの入出力特性の説明に流用したものである。

[0056] 図 4 (b)は、本実施の形態 2における試験方法を示すフローチャートである。

以下、実施の形態 2について、図 4 (b)を用いて説明する。まず、試験を実施する一対の DACのうちの一つ（DAC1とする）のアナログ出力を、あらかじめ直接、即ち、図 1の比較部 150を介することなぐ半導体集積回路試験装置等に入力して、その積分直線性誤差、微分直線性誤差について試験を行っておく（ステップ 4a)。

[0057] この時、積分直線性誤差、微分直線性誤差が、所定の範囲内に収まり、良品であると判定されれば (ステップ 4b)、その後、前記一つの DACと、残りの DACとを、前記実施の形態 1と同様の比較を行うことで試験を行レ、、これらが良品であるか否力 ^判定する（ステップ 4c, 4d)。

[0058] これにより、残りの DACにつレ、ても、間接的に積分直線性誤差、微分直線性誤差についての試験を実施することが可能となる。この場合、 2つの DACのそれぞれについて、積分直線性誤差や、微分直線性誤差の試験を行うよりも、短時間での試験を行うことが可能となる。

[0059] 図 4 (c)は、上述のステップ 4aおよび 4cの試験を、同一の装置で可能にできる半導体集積回路試験装置の構成の一例を示すものである。

図 4(c)において、 400は半導体集積回路、 410はレジスタ設定部、 420はレジスタ部、 430は DAC部、 440は任意の DACと、任意の比較部とを接続するスィッチ部、 4 50l lt^ , bpl, bp3, ···, bpn— 1ίまノくイノヽ。ス f泉路、 nc2, nc4, ···, ncniまノーコネクションノードである。

また、 460は半導体集積回路試験装置、 470は制御部、 480は判定部である。

[0060] これらの中で、レジスタ設定部 410、レジスタ部 420、 DAC部 430は、それぞれ、図 1のレジスタ設定部 110、レジスタ部 120、 DAC部 130と同様のものである。

[0061] これに対し、この実施の形態 2で新たに設けたスィッチ部 440は、 DAC2k— 1, DA C2k(k=l〜m)と、比較部 kの 2つの入力とを接続するか、あるいは、 DAC2k— 1, DAC2kと、バイパス経路 bp2k_l,ノーコネクションノード nc2kとを接続するカを切り替えるものである。

[0062] バイパス線路 bpl, bp3， ···， bpn_lは、スィッチ部 440の内部を通った DAC1， DAC 3, ···, DACn_lの出力と、比較部 1，比較部 2, ···,比較部 mの出力とを接続する。ノーコネクションノード nc2, nc4， ···， ncnはスィッチ部 440から取り出された、どこにもつながらないノードである。

[0063] スィッチ部 440は、 DAC1, DAC3, ···， DACn_lの出力を、バイパス線路 bpl , bp3, · · · , bpn—lに接続する時に、 DAC2, DAC4, · · · , DACnの出力を、これらノーコネクションノード nc2, nc4, · · · , ncnに接続する。

[0064] まず、ステップ 4aに対応して、試験すべき一方の DACの出力を制御する。この場合、制御部 470は、 DAC2k- l , DAC2kの出力と、バイパス経路 bp2k_ 1 ,ノーコネクシヨンノード nc2kとが接続されるようにスィッチ部 440を切り換える。この場合、レジスタ設定部 410によりレジスタ 2k_ l，レジスタ 2kに設定されたデジタル値が DAC 2k- l, DAC2kによりアナログ信号に変換される力上述のようにスィッチ部 440が切り替えられることにより、 DAC2k_ lのアナログ出力は比較部 kの入力ノードに入力されることなくバイパス経路 b_P2k_ lを経由して比較部 kの出力ノードに現れ、これが判定部 480に出力される。この DAC2k_ lのアナログ出力は、ステップ 4bにおいて、判定部 480により DAC2k_ lの出力に含まれる積分直線性誤差や、微分直線性誤差が、許容範囲に収まるか否かを判定されることで、 DAC2k_ lが良品か否かが判定される。一方、 DAC2kのアナログ出力はノーコネクションノード nc2kに接続されるため、 DAC2kの良否は判定されない。

これにより、 DAC2k—lが良品と判定された場合はステップ 4cに進み、良品でないと判定された場合は試験を終了する。

[0065] DAC2k— 1が良品である場合、ステップ 4cに対応して、 DACの出力同士を比較部を用いて判定する場合、制御部 470は、 DAC2k— 1, DAC2kの出力と、比較部 kの 2入力とが接続されるようにスィッチ部 440を切り換える。この場合、レジスタ設定部 410によりレジスタ 2k—l ,レジスタ 2kに設定されたデジタル値が DAC2k—l, D AC2kによりアナログ信号に変換され、これらがスィッチ部 440を介して比較部 kの 2 入力に出力される。これら DAC2k_ l， DAC2kのアナログ出力は、ステップ 4dにおいて、判定部 480により比較部 kの出力が" 0"と、 "1 "とが交互に現れる出力パターンとなるか否かが判定されることで、 DAC2kが良品か否かが高速に判定される。即ち、比較部 kの出力が期待値と一致すれば、 DAC2kが良品と判定され、期待値と一致しなければ、 DAC2kが良品ではないと判定されて試験を終了する。

[0066] なお、複数の比較部により前記 DAC1と、残りの DACとを、同時に前記実施の形態 1と同様に比較して試験を行うように、スィッチ部を設定することで、より短時間での試験が可能となる。

[0067] このように、本実施の形態 2によれば、 2つの DACを良否判定する際に、その一方の DACを通常の半導体試験装置により試験を行った後、該 2つの DACについて、実施の形態 1と同様の試験を行うようにしたので、 DACの出力に、積分直線性誤差や、微分直線性誤差が含まれる場合でも、その良否を高速に判定することが可能となる。

[0068] (実施の形態 3)

前記実施の形態 1では、良否判定される DACが、分圧型 (抵抗分割型） DACのように、これが良品である場合に、その出力が単調増加性を持つものでなければならなレ、。本実施の形態 3はより多くの変換方式の DACの試験を可能にするためのものである。

[0069] 以下、実施の形態 3について説明する。 2つの DACを比較する場合、図 5 (a)のような抵抗分圧式の DACで、互いに比較する DACを、 DAC1と、 DAC2とする。 DAC 力出力されるアナログ出力値は、抵抗の両端に印加される電圧で決定される。

[0070] 抵抗の両端に印加される電圧は、高電圧側参照電圧を VREFHとし、低電圧側参照電圧を VREFLとする（DAC1は、それぞれ VREFH1と、 VREFL1とし、 DAC2は、それぞれ VREFH2と、 VREFL2とする）と、 DACの出力電圧は、参照電圧 VREF Hと、 VREFLとを分圧した電圧となる。

[0071] このように、 DAC1と、 DAC2は、それぞれの参照電圧が独立に設定できる構成とし、一方の DAC (図 5 (b)の例では DAC2)の両端の参照電圧を、 Δνだけ増加させると、デジタル入力値に対応するアナログ出力値も、 A Vだけ増加することになる。つまり、 DAC1と、 DAC2のデジタル入力値を同一にしても、 DAC2のアナログ出力値は、 DAC1のアナログ出力値より Δνだけ高くなる。

[0072] 図 5 (c)は、上述のような参照電圧を独立に設定できる分圧式 DACの構成を示す。

VRGは基準電圧発生部であり、 DACに高電圧側参照電圧 VREFH、および低電圧側参照電圧 VREFLを印加する。

[0073] 図 5 (d)は、上述のような参照電圧を独立に設定できる DACを有する半導体集積回路の構成を示す。図 5(d)において、 500は半導体集積回路、 510はレジスタ設定部、 520は DACのデジタル値を設定するレジスタ部、 530は DAC部、 540は任意の DACと任意の比較器とを接続するスィッチ部、 550は比較部である。また、 560は半導体集積回路試験装置、 570は制御部、 580は判定部である。

[0074] レジスタ部 520、 DAC部 530、スィッチ部 540、比較部 550、判定部 580は、それぞれ図 1のレジスタ部 120、 DAC部 130、スィッチ部 140、比較部 150、判定部 180 と同様のものである。

[0075] これに対し、 DAC部 530は図 1の DAC部 130とは異なるもので、 DAC1ないし DA Cnが基準電圧発生部 VRG1ないし VRGnを有し、基準電圧発生部 VRG1， VRG3 , ···, VRGn_lは、 DAC1, DAC3, ···， DACn— 1にそれぞれの参照電圧として VREFH1および VREFL1を出力し、基準電圧発生部 VRG2， VRG4, ···， VR Gnは、 DAC2, DAC4, ···， DACnにそれぞれの参照電圧として VREFH2および VREFL2を出力する。

[0076] そして、 AV(=VREFH2— VREFH1(=VREFL2— VREFL1))を DACの 1ステツプの約半分に等しくなるように設定したうえで、 DAC1, DAC3, ···, DACn-1 と、 DAC2, DAC4, ···, DACnとを比較する際、図 6のように、デジタル入力値を互いに半サイクルずらせてともに 1ステップずつ増加させ比較することで、比較器 1, 比較器 2, ···,比較器 mの比較結果は半サイクル毎に反転する。このように、比較器 1,比較器 2, ···，比較器 mの比較結果が半サイクル毎に反転するか否かで DAC1 , DAC3, ···, DACn— 1と、 DAC2, DAC4, ···, DACnとが良品であるか否かを判定できる。また、比較する DACのデジタル値を、 1ステップずつ増加させることができるため、分圧式以外の変換方式の DACについても、試験を実施できる。

[0077] 即ち、 DACの方式は、アナログ出力値を Δνだけシフトさせることができるものであれば、分圧式 D AC以外の方式であっても良い。

[0078] このように、本実施の形態 3によれば、低電圧側と、高電圧側の参照電圧を個別に設定できる 2つの DACの一方に、他方の DACに与える高電圧側参照電圧，低電圧側参照電圧に、それぞれ（1/2) LSBだけずれた高電圧側参照電圧，低電圧側参照電圧を与え、両方の DACに同じデジタル入力値を与えて、 2つの DACのアナログ出力値を比較するようにしたので、分圧式 DAC以外の DACであっても、アナログ出力値を A Vだけシフトさせることのできる変換方式の DACであれば、その試験を行うことが可能になる。また、アナログ出力値を比較する DACに入力するデジタル入力値を、ともに "1 "ずつ増加させればよいので、レジスタ設定部の制御動作をも、簡単にすることが可能になる。

[0079] (実施の形態 4)

前記実施の形態 1、前記実施の形態 2、及び前記実施の形態 3では、 DACが高解像度であり、比較する 2つの DAC間にデジタル入力値が同一でもアナログ出力値にオフセットが存在する場合や、比較部にその 2入力間にオフセットがある場合では、 D ACのデジタル入力値を設定するレジスタ設定部が固定のパターンでは、比較部の出力パターンが期待値と異なるものとなって、試験を実施することができなレ、。本実施の形態 4は、この問題を解決するためのものである。

[0080] なお、実施の形態 3においてもオフセットは存在した力 S、実施の形態 3におけるオフセットは LSB ( =デジタル入力値 "1")の 1/2であったのに対し、この実施の形態 4では、オフセットはデジタル入力値 "1 "よりも大きい値のものである。

[0081] 以下、実施の形態 4について説明する。この実施の形態 4では実施の形態 1 , 2, 3 において使用した半導体装置および半導体試験装置を使用できる。

まず、一例として、 DAC1と DAC2とを良否判定する場合、そのオフセット値を割り出し、該 2つの DACを比較器 1で比較する手順を、図 7を用いて説明する。

図 7において、 DAC1と、 DAC2のデジタル入力値を、ともに" 0"とする（ステップ 70 1)。比較部 1の出力結果から、 DAC1、および DAC2のアナログ出力値の大小を判定し（ステップ 702a)、 DAC1が、 DAC2より大きいと判定された場合は、 DAC2を、そのオフセットを調整する DAC (以下、オフセット調整 DACと称す）とし (ステップ 702 b)、 DAC2が DAC1より大きいと判定された場合は、 DAC1をオフセット調整 DACとする（ステップ 702c)。

[0082] 次に、オフセット調整 DACのデジタル入力値を、 1つずつ増加させ（ステップ 703a )、比較器 1の出力が反転すると (ステップ 703b)、次のステップへ進み、オフセット調整 DACの現在のデジタル値を、オフセット値として採用する（ステップ 704)。このステツプは、入力オフセットを補正するオフセット補正部として機能する。

[0083] この状態で、前記実施の形態 1、または前記実施の形態 2、または前記実施の形態 3と同様の簡略化検査を行う、即ち、 2つの DACの出力を互いに比較し、その比較結果が期待値と一致するか否力 ^判定することで、試験を高速に行う（ステップ 705)。さらに、オフセットがある場合に測定できない状態を、個別に検查する (ステップ 706) ことで、 2つの DAC間に同一デジタル入力値でも出力オフセットがある場合や、比較部に入力オフセットがある場合でも、その試験を行うことが可能となる。

[0084] 即ち、ステップ 706において、オフセット調整 DACは、 DAC1か、 DAC2かを判定する（ステップ 706a)。

[0085] ステップ 706aにより、オフセット調整 DAC力 DAC1と判定された場合は、そのデジタル入力値を" 0"からオフセット値までに変化させた場合の、アナログ出力値の電圧測定を行い（ステップ 706b)、 DAC2のデジタル入力値を（2k—"オフセット値"）から 2kまでに変化させた場合の、アナログ出力値の電圧測定を行う（ステップ 706c)。オフセット調整 DAC力 DAC2と判定された場合は、 DAC1と、 DAC2とを入れ替えて、上述と同様の動作を行う。

[0086] 即ち、ステップ 706aにより、オフセット調整 DAC力 DAC2と判定された場合は、そのデジタル入力値を" 0"からオフセット値までに変化させた場合の、アナログ出力値の電圧測定を行レ、（ステップ 706d)、 DAC1のデジタル入力値を（2k—"オフセット値"）力 2kまでに変化させた場合の、アナログ出力値の電圧測定を行う（ステップ 7 06e)。

[0087] これらのステップ 706aないし 706eにより、ステップ 705において試験を実施できない状態、即ち、 DAC1 , DAC2の、出力ダイナミックレンジが互いにオーバーラップする領域以外のアナログ出力値を、個別に測定することが可能である。

[0088] このように、本実施の形態 4によれば、 2つの DACに同じデジタル入力値を与えてそのアナログ出力値同士を比較し、アナログ出力値が小さい方の DACを、オフセット調整 DACとし、オフセット調整 DACの出力が反転するまでそのデジタル入力値を、 " 1"ずつ増加し、アナログ出力値の比較結果が反転した時点のデジタル入力値をオフセット値として、実施の形態 1ないし 3と同様の検查を行レ、、オフセット調整 DACが、アナログ出力値が大きい方の DACカ小さい方の DACかを判定し、該当する DAC のデジタル入力値を" 0"からオフセット値まで変化させた場合の、アナログ出力値を測定し、その後、他方の DACのデジタル入力値を（2k—"オフセット値"）から 2kまでに変化させた場合の、アナログ電圧測定を行うようにしたので、 2つの DACの間に出力オフセットが存在する場合や、比較器に入力オフセットが存在する場合でも、 DAC の良否を高速に判定することが可能となる。

[0089] (実施の形態 5)

前記実施の形態 1では、 DACのデジタル入力値の制御は半導体試験装置が行つている。このため、半導体集積回路には多くの試験用端子が必要で、試験中はこの試験用端子を制御するテスターチャンネルが必要となる。半導体試験装置に搭載されるテスターチャンネルには制限があり、試験用端子の増加により、同時に試験を実施できる DACの数は制限される。本実施の形態 5はこれを解決するものである。この実施の形態 5を、図 8を用いて説明する。

[0090] 図 8において、 800は半導体集積回路、 810は CPUバス、 811は CPU、 812はメモリ、 820は DACのデジタル値を設定するレジスタ部、 830は DAC部、 840は任意の DACと任意の比較器とを接続するスィッチ部、 850は比較部である。また、 860は半導体集積回路試験装置、 870は制御部、 880は判定部である。

[0091] レジスタ部 820、 DAC部 830、スィッチ部 840、比較部 850、判定部 880は、それぞれ図 1のレジスタ部 120、 DAC部 130、スィッチ部 140、比較部 150、判定部 180 と同様のものである。

[0092] CPU811はメモリ 812に格納されたプログラムにより動作を行う。メモリ 812はレジスタ部 820およびスィッチ部 840を図 1と同様に設定するプログラムが記録されている。制御部 870は CPU811の動作開始を制御するトリガ信号を発生する。

[0093] 次に、本実施の形態 5の動作について説明する。

DACの試験を開始するに当たって、制御部 870は CPU811に対し信号を送る。前記信号を受け取った CPU811はメモリ 812に搭載されたプログラムに従って、実施の形態 1と同様にレジスタ部 820、スィッチ部 840を制御する。

即ち、 CPU811は、 DAC2k- l, DAC2k (k= l〜m, 2m=n)と、比較部 kとが接続されるようにスィッチ部 840を制御する。

[0094] また、 CPU811は、レジスタ 1,レジスタ 3, ···,レジスタ n— 1の値を順次 0, 2, ··· , 2k, 1, 3, ···, 2k—lに設定するとともに、それより半サイクル遅れて、レジスタ 2, レジスタ 4, ···,レジスタ nの値を順次 1, 3， ···， 2k-l, 0， 2, ···, 2kに設定する

[0095] これにより、 DAC1， DAC3, ···, DACn— 1のデジタル入力値に" 0"が設定され、その半サイクル後、 DAC2， DAC4, ···， DACnのデジタル入力値に" 1"が設定される。この時の比較部 1,比較部 2， ···，比較部 mの出力力であるとする。なお、図中のハッチングは、信号値が" か" 0"かが確定していない期間を示す。

[0096] 次の 1サイクル目で DAC1， DAC3, ···， DACn— 1のデジタル入力値が" 2"だけ増加されて" 2"が設定されると、比較部 1,比較部 2, ···，比較部 mの出力は" 0"となる。その半サイクル後、 DAC2, DAC4, ···， DACnのデジタル入力値力 2"だけ増加されて" 3"が設定されると、比較部 1,比較部 2, ···,比較部 mの出力は" 1 "となる。このように、互いに半サイクルずらせて DAC1, DAC3, ···, DACn— 1のデジタル入力値が偶数に、 DAC2, DAC4, ···, DACnのデジタル入力値が奇数になるように、交互に設定されることで、比較部 1,比較部 2, ···,比較部 mの出力は "1 "ど' 0"とが交互に現れるものとなる。

[0097] 即ち、 DAC1, DAC3, ···, DACn— 1と DAC2, DAC4, ···, DACnのデジタル入力値を互いに半サイクルずらせて" 2"ずつ増加させてゆき、 DAC1, DAC3, ·· • , DACn— 1のデジタル入力値がその設定可能な上限である" 2k"まで到達すると、今度は、 DAC2, DAC4, ···, DACnのデジタル入力値が" 0"に、その半サイクル後、 DAC1, DAC3, ···， DACn— 1のデジタル入力値が" 1"に、それぞれ設定され、以後、 DAC1， DAC3, ···， DACn— 1および DAC2， DAC4, ···, DACnのデジタル入力値を互いに半サイクルだけずらせて" 2"ずつ増加させてゆく。このように、 DAC2, DAC4, ···， DACnのデジタル入力値が偶数に、 DAC1, DAC3, ·· ·, DACn— 1のデジタル入力値が奇数になるように、互いに半サイクルずらせて交互に設定されることで、比較器 1,比較部 2, ···，比較部 mの出力は" 0"ど' 1"とが交互に現れる。 [0098] ここで、 DAC1, DAC3, · · · , DACn— 1と、 DAC2, DAC4, · · · , DACnの少なくとも一方の出力が、特定の電位に固定されてしまう等の不具合があれば、比較部 1 ,比較部 2, · · · ,比較部 mの出力は" 0"あるいは "1 "が続いて現れる、等となり、上述のような、 "0"ど '1"とが交互に現れる出力パターンとはならない。

[0099] このため、判定部 180により、前記比較部 1，比較部 2， · · ·，比較部 mの出力パターンが、期待値、即ち、上述のような初めは" 1 "ど' 0"とが交互に現れ、その後" 0"ど' 1 "とが交互に現れるパターン、と一致するか否かが判定される。

[0100] 前記比較部 1 ,比較部 2， · · ·，比較部 mの出力パターンが期待値と一致すれば、 D AC1と 2， DAC3と 4， · · ·， DACn— 1と nはともに良品であり、一致しなければ、 DA C1と 2, DAC3と 4， · · ·， DACn— 1と nは少なくとも一方が良品でないと判定される

[0101] このように、本実施の形態 5によれば、半導体集積回路の側に搭載した CPUがそのメモリに格納されたプログラムに応じて、レジスタ部とスィッチ部の設定を行い、半導体集積回路試験装置の側の制御部は、単に CPUの動作開始の制御を行うようにしたので、半導体集積回路と、半導体集積回路試験装置との接続が、少数の配線で可能となり、半導体集積回路に設ける試験用端子を、少数に抑えることが可能となる。また、半導体集積回路試験装置についても、その端子を少数に抑えることが可能となる。

[0102] なお、前記実施の形態 2、前記実施の形態 3、及び前記実施の形態 4についても、同様に半導体試験装置の制御部に代えて、〇？1；811がメモリ812に搭載されたプログラムに従って制御を行うことで、それぞれの試験を実施することができる。

[0103] (実施の形態 6)

前記実施の形態 1ないし 5では、試験に半導体試験装置が必要である。本実施の形態 6は、半導体試験装置を用レ、ることなぐ試験を実施できるようにしたものである。以下、この実施の形態 6を、図 9を用いて説明する。

[0104] 図 9において、 900は半導体集積回路、 910は CPUバス、 911は CPU、 912はメモリ、 920は DACのデジタル値を設定するレジスタ部、 930は DAC部、 940は任意の DACと任意の比較器と接続するスィッチ部、 950は比較部、 980は結果出力レジスタである。

[0105] CPUノス 910、 CPU911、メモリ 912、レジスタ咅 B920、 DAC咅 930、スィッチ咅 9 40、 i 較咅 950ίまそれぞれ図 8の CPUノくス 810、レジスタ咅 B820、 DAC咅 830、スイッチ部 840、比較部 850と同様のものである。

[0106] 結果出力レジスタ 980は、半導体集積回路 900に搭載され、比較部 950の比較結果を保持し、 CPUバス 910に出力する。

[0107] 次に、実施の形態 6の動作について説明する。

DACやスィッチ部の制御は、実施の形態 5と同様に行い、比較部 950の比較結果は、結果出力レジスタ 980を通して CPUバス 910に出力される。 CPU911はメモリ 9 12に搭載されたプログラムに従レ、、前記結果出力レジスタの値を、 CPUバス 910を介して読み取り、期待値と比較を行うことで良否の判定を行う。即ち、比較部 1 ,比較部 2, · · · ,比較部 mの出力は、 DAC1と 2, DAC3と 4， · · ·， DACn_ lと nが良品であればいずれも期待値通り、 1 , 0が交互に現れた後、 0, 1が交互に現れるパターンとなる。結果出力レジスタ 980はこれら m個の出力パターンが蓄積され、その蓄積結果が CPUバス 910を介して CPU911に出力される。 CPUは、結果出力レジスタ 980 力出力される各出力パターンが上述の期待値と一致するか否力を判定することで、 CPU911は判定部としても動作する。これにより、半導体集積回路単独で試験を行うこと力 Sできる。

[0108] このように、本実施の形態 6によれば、半導体集積回路の側に搭載した結果出カレジスタが比較部の比較結果を保持し、これを半導体集積回路内の CPUに出力し、 C PUがこの比較結果を、判定するようにしたので、半導体集積回路試験装置を用いることなぐ半導体集積回路のみで、 DACの試験を実施することが可能となる。

[0109] (実施の形態 7)

前記実施の形態 6では、 CPUが試験用のプログラムを実行する必要があり、試験の実施中は、 CPUを他の目的に使用することができない。本実施の形態 7は、この問題点を解決するためのものである。以下、実施の形態 7を、図 10を用いて説明する

[0110] 図 10において、 1000は半導体集積回路、 1010は CPUバス、 1011は CPU、 10 12はメモリ、 1013はパターン生成部、 1014は制御部、 1015はオフセット補正部、 1 020は DACのデジタル値を設定するレジスタ部、 1030は DAC部、 1040は任意の DACと任意の比較部とを接続するスィッチ部、 1050は比較部、 1080は比較部の比較結果を CPUバス 1010に出力する結果出力レジスタである。

[0111] CPUバス 1010、 CPU1011、メモリ 1012、レジスタ部 1020、 DAC部 1030、スィツチ部 1040、比較部 1050、結果出力レジスタ 1080は、それぞれ、図 9の CPUバス 910、 CPU911、メモリ 912、レジスタき ^920、 DACき ^930、スイッチき ^940、 i 較咅 B 950、結果出力レジスタ 980と、同様のものである。

[0112] パターン生成部 1013はレジスタ部 1020を設定するパターンを生成する。オフセット補正部 1015は各レジスタ 1 , レジスタ 2, · · ·，レジスタ nのオフセットを補正する。制御部 1014はパターン生成部 1013が生成するパターンと、オフセット補正部 1015から出力されるオフセット値により各レジスタを制御する。

[0113] 次に、この実施の形態 7の動作について説明する。レジスタ部 1020を設定するパターンをパターン生成部 1013で生成し、制御部 1014からレジスタ部 1020を制御する。オフセット値を求める方法は、実施の形態 4と同様であり、図 7で示される。

[0114] パターン生成部 1013がパターンを生成し、制御部 1014が前記パターンに従ってレジスタ部 1020を設定する。初期状態は DAC1と DAC2のデジタル入力値力 S"0"になるようにパターンが生成される（ステップ 701)。

[0115] 結果出力レジスタ 1080の値を制御部 1014が読み取り DAC1と DAC2のアナログ出力値のどちらが小さいかを判断して小さい方を調整 DACとしてパターン生成部 10 13に通知する（ステップ 702)。

[0116] パターン生成部 1013は調整 DACのデジタル入力値を" 1"ずつ増加させるようにパターンを生成し、制御部 1014は前記パターンに従ってレジスタ部 1020を設定する。その設定に応じた DAC部 1030の出力の比較結果は、結果出力レジスタ 1080 に蓄えられ、その結果出力レジスタ 1080の値を制御部 1014が読み取り比較結果が反転した (ステップ 703)ところで、調整 DACの現在のデジタル値をオフセット値としてオフセット補正部 1015に通知し、オフセット補正部 1015は前記オフセット値を記憶する（ステップ 704)。 [0117] また同時に制御部 1014はパターン生成部 1013にオフセット値が求まったことを通知し、パターン生成部 1013は比較を開始する動作に移る。比較による試験はパターン生成部 1013がパターン生成を行い、制御部 1014は前記パターンに従ってオフセット補正部 1015よりオフセットを発生させる DACとオフセット値の情報を受け取りオフセット値を加算した上でレジスタ部 1020を設定する。

[0118] 制御部 1014は結果出力レジスタ 1080の値を読み取り、期待値パターンと一致するか否かを判断する（ステップ 705)。その後、オフセットがある場合に測定できない状態を個別に検查することにより、 DACの良，不良を判断する (ステップ 706)。以上により、 CPUを使用せずに DACの試験を実施することが可能となる。

[0119] これにより、 CPUは、制御部による DACの試験中、半導体集積回路に搭載されたメインメモリ等、他の回路の試験等を行うことが可能である。

[0120] なお、オフセット補正を行うことなく試験を実施する場合は、オフセット補正部を省略することで可能である。

[0121] このように、本実施の形態 7によれば、パターン生成部、オフセット補正部、および、制御部を設け、 CPUが行っていた試験動作をこれらが代行するようにしたので、 CP Uは DACの試験中に他の動作を実行することが可能となる。

産業上の利用可能性

[0122] 以上のように、本発明は複数の DACの良否を同時にかつ高速に判定するのに有用であり、複数の DACを搭載した半導体集積回路の試験に用レ、て好適である。

Claims

請求の範囲

[1] 2つ以上のデジタルアナログ変換器（以下、 DACと称す）と、

前記 2つ以上の DAC中の少なくとも 2個の DACに入力されるデジタル入力値を設定する設定部と、

前記少なくとも 2個の DACから出力されるアナログ出力値の大小を相互に比較し該比較結果を出力する比較部とを備えた、

ことを特徴とする半導体装置。

[2] 請求項 1に記載の半導体装置において、

前記設定部は、

プログラムを格納するメモリと、

該メモリに格納された前記プログラムに従い前記少なくとも 2個の DACに入力されるデジタル入力値を制御する CPUとからなる、

ことを特徴とする半導体装置。

[3] 請求項 1に記載の半導体装置において、

前記比較結果に基づき前記少なくとも 2個の DACの良，不良を判定する判定部を、さらに備えた、

ことを特徴とする半導体装置。

[4] 請求項 1に記載の半導体装置において、

前記少なくとも 2個の DACに入力されるデジタル入力値を制御するパターンを生成するパターン生成部を、さらに備えた、

ことを特徴とする半導体装置。

[5] 請求項 1に記載の半導体装置において、

前記少なくとも 2個の DACから出力されるアナログ出力値にオフセットを付加する補正を行うオフセット補正部を、さらに備えた、

ことを特徴とする半導体装置。

[6] 請求項 1に記載の半導体装置において、

前記少なくとも 2個の DACに入力されるデジタル入力値にオフセットを付加する補正を行うオフセット補正部を、さらに備えた、ことを特徴とする半導体装置。

[7] 2つ以上の DACを備えた半導体装置の良否判定試験を行う半導体試験装置であつて、

前記少なくとも 2個の DACを制御する制御部と、

前記少なくとも 2個の DACから出力されるアナログ出力値の大小を相互に比較する比較部と、

該比較部による比較結果に基づき当該少なくとも 2個の DACの良，不良を判定する判定部とを備えた、

ことを特徴とする半導体試験装置。

[8] 請求項 7に記載の半導体試験装置において、

前記制御部は、 2つの前記 DACから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、 2つの前記 DACに入力されるデジタル入力値を制御する、

ことを特徴とする半導体試験装置。

[9] 請求項 7に記載の半導体試験装置において、

前記比較部は、

複数対の前記 DACから出力されるアナログ出力値同士を同時に比較する複数の比較部からなる、

ことを特徴とする半導体試験装置。

[10] 請求項 7に記載の半導体試験装置において、

前記比較部は、

前記少なくとも 2つ以上の DACのうちの、 1つの DACから出力されるアナログ出力値と、残りの DACのアナログ出力値との大小を同時に比較する複数の比較部からなる、

ことを特徴とする半導体試験装置。

[11] 請求項 7に記載の半導体試験装置において、

前記判定部は、

前記比較部による比較結果が所定のパターンと一致するか否かにより、前記少なくとも 2個の DACの良，不良を判定する、

ことを特徴とする半導体試験装置。

[12] 請求項 11に記載の半導体試験装置にぉレ、て、

前記所定のパターンは、交互に反転する値からなるパターンであり、

前記判定部は、

前記比較部による比較結果が、前記交互に反転する値となるか否かを判定することにより、前記少なくとも 2個の DACの良，不良を判定する、

ことを特徴とする半導体試験装置。

[13] 2つ以上の DACを備えた半導体装置を試験する方法であって、

前記 2つ以上の DACのうちの、任意の 2つの DACの動作を制御する制御工程と、前記任意の 2つの DACから出力されるアナログ出力値の大小を相互に比較する比較工程と、

該比較工程による比較結果から、当該任意の 2つの DACの良，不良を判定する判定工程とを含む、

ことを特徴とする半導体装置の試験方法。

[14] 請求項 13に記載の半導体装置の試験方法において、

前記制御工程は、 2つの前記 DACから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、 2つの前記 DACに入力されるデジタル入力値を制御する、

ことを特徴とする半導体装置の試験方法。

[15] 請求項 13に記載の半導体装置の試験方法において、

前記判定工程は、

前記比較工程による比較結果が、交互に反転する値となるか否かを判定することにより、 2つの前記 DACの良，不良を判定する、

ことを特徴とする半導体装置の試験方法。

[16] 2つ以上の DACを備えた半導体装置の試験方法において、

前記 2つ以上の DACのうちの、任意の 1つの DACのみを、そのアナログ出力値を直接試験する方法により試験する第 1の試験工程と、前記 2つ以上の DACのうちの、任意の 2つの DACのデジタル入力値を制御する制御工程と、前記任意の 2つの DACから出力されるアナログ出力値の大小を相互に比較する比較工程と、該比較工程による比較結果から、当該 2つの DACの良，不良を判定する判定工程とを含み、前記第 1の試験工程により良品と判定された前記任意の 1つの DACのアナログ出力値と、前記 2つ以上の DACのうちの、他の 1つの DAC のアナログ出力値とを相互に比較することにより、前記他の 1つの DACを試験する第 2の試験工程とを含む、

ことを特徴とする半導体装置の試験方法。

[17] 請求項 16に記載の半導体装置の試験方法において、

前記制御工程は、前記任意の 1つの DACと、前記他の 1つの DAC、のいずれか一方の DACの全てのアナログ出力値を、正，負いずれかの同一方向に任意のアナ口グ値分ずらせるオフセット工程を、さらに含む、

ことを特徴とする半導体装置の試験方法。

[18] 請求項 16に記載の半導体装置の試験方法において、

同一のデジタル入力値に対しアナログ出力値が相異なる任意の第 1の DACと、任意の第 2の DACとを試験する際、

前記制御工程は、

前記第 1の DACのデジタル入力値を、前記第 1の DACのアナログ出力値が前記第 2の DACのアナログ出力値に近づくように増加または減少させる工程と、

前記第 1の DACのアナログ出力値と、前記第 2の DACのアナログ出力値とを比較する比較手段の比較結果が反転した時点の前記第 1の DACのデジタル入力値と、前記第 2の DACのデジタル入力値との差を、オフセット値とする工程とを含み、前記比較工程は、

前記第 1の DACのアナログ出力値が、前記第 2の DACのアナログ出力値に近づくように、前記第 1の DACのデジタル入力値または前記第 2の DACのデジタル入力値に前記オフセット値を与えた後、比較を開始する工程を含む、

ことを特徴とする半導体装置の試験方法。