JP2006527956A

JP2006527956A - デジタルアナログ変換器

Info

Publication number: JP2006527956A
Application number: JP2006516680A
Authority: JP
Inventors: ヨーゼフ、ブライアール
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2003-06-18
Filing date: 2004-06-11
Publication date: 2006-12-07
Also published as: EP1639711A1; US20060158360A1; WO2004112254A1; CN1806389A

Abstract

デジタルアナログ変換器は、複数個の変換素子および基準変換素子を含み、変換素子の出力と基準変換素子の出力との比較に応じて少なくとも１個の変換素子をキャリブレーションする不整合キャリブレーションユニットをさらに含む。不整合キャリブレーションユニットは、変化する状況下で変換素子からの出力と基準変換素子からの出力との間の差を決定することにより静的および動的不整合に関してソースをキャリブレーションする。

Description

本発明は、デジタルアナログ変換器と、デジタル信号をアナログ信号に変換する方法に関係する。

デジタルアナログ変換器は、通常は１ビット電流源であるが、それに限られることはなく、デジタル入力コードを表すアナログ信号を構築するために使用される複数の個別のソースを含む。得られたアナログ信号の精度は複数の要因に依存する。これらの要因のうちの一つは、すべてのソースが動作するレベルと互いに等しく振る舞う程度とを決定する個別のソースの間の整合である。この現象は、技術的に「不整合レベル」と呼ばれる。この不整合レベルは、静的不整合と動的不整合からなる２個の寄与要因を含む。静的不整合は、各ソースの入力コードが変化しないとき（すなわち、静的）、個別のソースの間で決定され得る差として定義される。動的不整合は、デジタル入力コードが互いに同じように変化させられる個別のソースの間の非静的な挙動の差として定義される。動的不整合は技術的に「グリッチ」不整合とも呼ばれる。最新の高速（高周波数と呼ばれることもある）Ｄ／Ａ変換器では、変換されるべき信号もまた高周波数からなり、動的不整合は支配的な要因であると思われる。さらに、変換されるべき信号が低周波数である場合、または、さらに静的である場合、静的不整合は重要な要因である。

不整合をキャリブレーションする既知の技術は、ソース間の出力不整合を平均化する効果を有する選択アルゴリズムの使用を伴う。たとえば、米国特許第５４０６２８３号は、デジタルアナログ変換器におけるデジタルアナログ変換ユニット素子間の小さな不整合を補正する技術を提案し、そのために、デジタルアナログ変換器は、デジタル信号の各値を変換するユニット素子の連続する種々の順列を循環的に選択する手段を含み、それによって、ユニット素子間の不整合をランダム化する。しかし、このような循環手段は、各ユニット素子の誤差を除去または補償する問題を解決しない。システムは、通例のように非常に多数のユニット素子を含むデジタルアナログ変換器において、各素子に関連した誤差が適切に相殺される程度が制限されるという不利を被る。

本発明の目的は、従来技術よりも精度が改良され、高速で高周波数の変換器における動的不整合を抑制するため特に適した、不整合をキャリブレーションする代替的な案を提供することである。

上記の目的およびさらなる目的は請求項１に記載されたデジタルアナログ変換器によって実現される。このように定義された本発明の変換器は、正確な不整合キャリブレーションを提供するため基準との比較の結果のフィードバックを使用する。この案は、別々に、または、組み合わせて静的不整合キャリブレーションに適用可能である。

本発明は、請求項１２に記載されたデジタル信号をアナログ信号に変換する方法、および、請求項１５に記載されたデジタルアナログ変換器の不整合キャリブレーションユニットをさらに対象にする。

本発明がより完全に理解されるように、次に本発明の実施形態が単なる一例として、図面を参照して説明される。

図１は３ビットのデジタルアナログ変換器１を表す。デジタルアナログ変換器１は、デジタルデコーダ４、クロック６によって発生されたクロック信号に応答する複数のラッチ８、および、ラッチ８によって発生されたラッチ信号に応答する複数のスイッチ７を含む。各変換素子９は関連したスイッチ７が設けられる。好ましくは、デジタルデコーダユニット４は、マルチビットデジタル入力信号を受信し、ラッチ８の組は、各ラッチがデジタルデコーダによって出力されたそれぞれの信号に応じて変換素子９の１個ずつを出力１１、１３、１６へ選択的に接続するように構成される。好ましくは、さらに、各ラッチ８は、その対応する変換素子９を、出力ユニット１１、１３、１６への第１の入力ＩＮまたは第２の入力ＩＰのいずれかへ接続するように構成され、ここで、出力ユニット１１、１３、１６は出力アナログ信号が得られるように、第１の入力ＩＮおよび第２の入力ＩＰからの信号を合成するため適合する。変換素子は、ラッチ信号に応じて出力ノード１６への第１の出力ライン１１または第２の出力ライン１３へ向けられたアナログ信号を供給する。さらに設けられているのは、第１の基準変換素子に関して第２の変換素子をキャリブレーションするキャリブレーション回路である。このキャリブレーション回路は、第１の電流担体と第２の電流担体の間で選択を行うマスタースイッチ１０と、個別の電流Ｉ_１およびＩ_２を選択するソースセレクタスイッチ３０と、直流ＩＣ_ＰとＩＣ_Ｎとの間の差を測定する直流（ＤＣ）電流測定器１２とを含む。ソースセレクタスイッチ３０の機能は、キャリブレーション用の電流源、すなわち、例示された実施例では、Ｉ１およびＩ２を出力信号１１、１３から切り離し、電流源Ｉ２およびＩ２を基準ソースとして動作するソースＩ１のためのライン１５、１７とキャリブレーションされるべきソースＩ２のためのライン１９、２１とを介してキャリブレーション回路に結合することである。ソースセレクタスイッチは、かくして、１個のソースＩ１が別のソースＩ２から区別されることを可能にする。上記のように、ラッチ信号は、電流源が第１の出力ライン１１へ導かれるか、または、第２の出力ライン１３へ導かれるかを決める。図１、３および４から分かるように、電流源によって発生された電流、特に、図示されているようにＩ１、Ｉ２およびＩＲＥＦは、ラッチ信号に依存して二つの区間（ｌｅｇ）のうちの一方を介して導かれる。図中では右側の区間として表されている各電流源の第１の区間によって伝達される電流は、それぞれ、Ｉ１＋、Ｉ２＋またはＩＲＥＦ＋と呼ばれ、もう一方の第２の区間を通る電流は、それぞれ、Ｉ１−、Ｉ２−またはＩＲＥＦ−のように呼ばれる。ラッチ信号は第１の区間または第２の区間からの電流を切り換えるので、どの時点においても、第１または第２の区間が電流Ｉ１、Ｉ２またはＩＲＥＦをそれぞれ伝達し、もう一方の区間で伝達される電流はゼロである。図１を参照すると、ライン１５によって伝達される電流はＩ１−と呼ばれ、ライン１７によるものはＩ１＋、ライン１９によるものはＩ２−、および、ライン２１によるものはＩ２＋と呼ばれる。図示されているように、同一の名称がキャリブレーションされるべきソースの区間１９、２１のそれぞれに割り当てられる。たとえば、ソース番号２の区間によって伝達される信号は、図４において、Ｉ２＋およびＩ２−と呼ばれる。以下の説明では、説明の簡潔性および一貫性のため、ラッチのデータ信号が「１」であるならば、ラッチは「＋」区間（すなわち、第２の区間）がソース電流を伝達し、「−」区間（すなわち、第１の区間）は電流を伝達しないようにスイッチをセットすることを仮定する。また、その結果、データ信号が「０」であるならば、「−」区間はソース電流を伝達し、「＋」区間はゼロである。この名称は、図６および７においても使用され、同じ意味をもつことが意図されている。

第１の出力ラインおよび第２の出力ライン上の測定ＤＣ電流レベルの間の差は、第１の変換素子と第２の変換素子との間の静的誤差および種々の動的誤差を決定するため使用される。ＤＣ電流測定器によって測定された差は、デジタル信号の形式でキャリブレーション制御回路２へ供給され、キャリブレーション制御回路２は、測定差に応じて、補償される静的および種々の動的誤差が第２の変換素子と基準変換素子との間で整合するように、キャリブレーション信号を第２の変換素子へ供給する。

単に一実施例として、図１は、デジタルデータ０００〜１１１を変換するように構成された３ビットのデジタルアナログ変換器を表す。３ビットデジタルデータをアナログ信号に変換するため、Ｉ１〜Ｉ７のように図示された７個の変換素子９（すなわち、２^３−１個の変換素子）が必要とされる。実際上、デジタルアナログ変換器は、３個よりも多い非常に多数のビットを有するデータを変換するように構成されることが理解されるであろう。これは、適切な個数のソースおよびラッチと適切な制御回路を設けることによって実現される。本発明は、変換用のデータに含まれるビット数に関して限定されない。

図１において、変換素子は電流源である。しかし、本発明はこの点に関して制限されることなく、変換素子は電圧源でもよく、または、実際には、適切な信号を受けるときにソースとして機能する素子のグループでもよい。特に、公称１ビットのアナログ信号が公称１ビットのユニットのスイッチングから生成され、生成された信号は測定され、他のユニットと同じになるように調整される。他のソースが選択されるならば、図１に示されたアーキテクチャは適切に改造されるが、以下に説明されるような構成回路は同じ原理に従う。たとえば、電圧源が選択されるならば、電流の代わりに電圧を測定することが必要である。しかし、電流源が使用されるとき、電流または電圧のどちら一方を直接的に測定すればよいことに注意すべきである。

一実施形態では、ソースは互いに実質的に一致するように選択され、たとえば、一連の実質的に同一のユニットソースが選択される。しかし、代替的な実施形態では、ソースは、既にキャリブレーションされたソースの組み合わせが次のソースをキャリブレーションするため使用されるように選択される。たとえば、ソースによって発生された電流が前のソースによって発生された電流の倍数、たとえば、２倍であるように、一連のソースが選択される。このようにして、電流は各ソースを通るたびに２倍になるので、Ｉ１＝１電流単位、Ｉ２＝２電流単位、Ｉ３＝４電流単位、Ｉ４＝８電流単位であり、以下同様である。このバイナリアーキテクチャはデジタルアナログ変換器に特有の用途がある。この特有の実施形態では、基準ソースが同様に設けられ、基準を流れる電流はＩｒｅｆ＝１単位である。基準ソースは、この場合、ソースＩ１＝１単位をキャリブレーションするため使用される。Ｉ１がＩＲＥＦを使用してキャリブレーションされた後、ＩＲＥＦとＩ１の組み合わせがＩ２をキャリブレートするために基準ソースＩＲＥＦ２として使用され、２単位の電流を発生する。同様に引き続いて、ＩＲＥＦ、Ｉ１およびＩ２の組み合わせがＩ３をキャリブレーションするために基準ソースＩＲＥＦ３として使用され、４ユニットの電流を発生し、最大電流源がその他のソースに関してキャリブレーションされるまで同様である。

本発明は、理論的には同一であり、実際に完全には同一ではないためにキャリブレーションを必要とする一連のソースを含むデジタルアナログ変換器に適用可能である。したがって、本発明は、従来型の、すなわち、ナイキストの変換器だけでなく、シグマデルタ型変換器、特に、フィードバックループにおいて従来使用されているＤ／Ａ変換器にも適用される。

図４をさらに参照すると、変換素子選択ロジック４、８は、変換素子と、その変換素子が出力を導く場所を選択するため設けられる。変換素子選択ロジックは、好ましくは、デジタルデコーダ４およびラッチ８を含む。ラッチ８の機能はスイッチ７を二つの一のうちの一方へ駆動することである。第１の位置では、ラッチは、スイッチ７に電流（または、電圧源が使用されるならば電圧）を、接点３を介して第１の区間Ｉ１＋へ導く。通常動作中に、このソースがキャリブレーションされないならば、この区間は、電流ＩＰを伝達する第１の出力ライン１１に接続される。キャリブレーション中に、ソースセレクタ３０はこの区間Ｉ１＋をマスタースイッチ１０へ接続する。第２の位置では、ラッチ８は、スイッチ７に電流（または、電圧源が使用されるならば電圧）を、接点５を介して第２の区間Ｉ１−へ導く。この場合も、通常動作中に、この第２の区間は電流ＩＮを伝達する第２の出力ライン１３に接続される。しかも、キャリブレーション中に、この第２の区間Ｉ１−はマスタースイッチ１０のもう一方側へ接続される。ラッチ８は、電流が一方の区間Ｉ１＋またはもう一方の区間Ｉ１−を流れることを可能にさせる。したがって、ラッチの選択は変換器のアナログ出力を決定する。デジタルデコーダは、入力デジタルデータに基づいて、各ソースが切り換えられるべき方法を決定する。すべてのスイッチが実質的に同じ時点で切り換えられることが重要であるので、ラッチは実際のスイッチング時を制御する。キャリブレーション回路２によって発生された動的キャリブレーション信号はラッチ８へ供給される。第１の出力ラインＩＰおよび第２の出力ラインＩＮの出力は、それぞれ、アナログ信号電流ＩＰおよびその補数であるＩＮに一致する。したがって、アナログ出力信号は、第１の出力ライン上の電流と第２の出力ライン上の電流との間の差、すなわち、ＩＰ−ＩＮである。

マスタースイッチ１０は、図４を参照してより詳細に明らかにされ説明されるように２個のスイッチング素子を含むダブルスイッチである。両方のスイッチング素子は同じ信号によって制御される。マスタースイッチ１０はＩＣＰとＩＣＮを流れる電流を交換するため使用される。位置「ゼロ」またはモード１とも呼ばれる第１のスイッチング位置において、両方のスイッチング素子は、ＩＣＰがソースＩＲＥＦからの電流を伝達し、ＩＣＮがＩｎからの電流を伝達するように命令される。位置「１」またはモード２とも呼ばれる第２のスイッチング位置において、両方のスイッチング素子は、ＩＣＰがソースＩｎからの電流を伝達し、ＩＣＮがＩＲＥＦを伝達するように命令される。しかし、これはラッチの位置にも依存することに注意する必要がある。好ましくは、キャリブレーション回路の最適動作のため、キャリブレーションされるソースＩ１〜Ｉ７のラッチ８と基準ソースＩＲＥＦのラッチ８は、キャリブレーション電流の和がマスタースイッチの一方の区間、すなわち、ＩＣＰまたはＩＣＮのいずれかを流れ、基準電流の和がもう一方の区間を流れるようにすることが重要であることが分かった。マスタースイッチ１０はさらにＤＣ電流測定器１２に接続される。かくして、どの時点においても、ＤＣメーター１２の一方の区間が基準ソースに接続され、もう一方の区間がキャリブレーションされるべきソースに接続される。マスタースイッチ１０の機能は図５〜７を参照してより詳細に説明される。

ＤＣ電流測定器１２は、好ましくは、測定電流に基づいてデジタル信号を発生するため、電流測定器およびアナログデジタル変換器を含む。好ましくは、シグマデルタ型アナログデジタル変換器が使用される。マスタースイッチ１０は、ＤＣ電流測定器への入力を決定するので、オフセットおよび測定時間を電流測定に考慮する必要がない。オフセットおよび測定時間は電流測定における要因ではないので、これは正確な電流測定が行われることを可能にする。ＤＣ電流測定器１２は図４〜７を参照して以下でより詳細に説明される。

上記のように、ＤＣ電流測定器１２からのデジタル出力はキャリブレーション回路２へ供給される。キャリブレーション回路２は、信号源を補正するため信号を発生するロジック素子を含む。キャリブレーション信号はキャリブレーションされるべき変換素子Ｉ２に供給され、好ましくは、基準素子Ｉ１にも供給される。特定の実施形態では、キャリブレーション信号は補正回路２０に供給される。補正回路２０は、たとえば、調整可能なパラメータを備えた低域通過フィルタを含む。たとえば、抵抗器とコンデンサからなる（ＲＣ）フィルタが設けられ、容量または抵抗は時定数を調整可能にするため可変である。離散信号ドメインでは、低域通過フィルタは、キャリブレーションされるべき変換素子のラッチの出力に配置される調整可能な遅延として働く。このようにして、抵抗は、たとえば、キャリブレーション回路２によって発生されたバイナリコードを用いて不連続的（離散的に）に変更される。バイナリコードは、一連の並列された抵抗器である抵抗器バンクに供給され、抵抗器はバイナリコードに応じてスイッチによって個別に選択される。抵抗器のバンクは様々なサイズを有する抵抗器を含むが、このことは本質的ではない。代替的な実施形態では、補正回路は不可欠ではなく、補正回路なしで済まされる。この代替的な実施形態では、信号源のＤＣレベルは、キャリブレーションされるべき個別のソースを補正することによって対処されない。この代替的な実施形態では、静的および種々の動的誤差に対する誤差計算を含むすべてのソースの正味誤差がデータサンプル毎にキャリブレーション回路２によってデジタル的に計算され、独立したソースの組にソースの組Ｉ１〜Ｉ７から引き算された計算正味誤差に一致する信号を発生させるため独立したソースの組（図示せず）に作用するキャリブレーション信号を発生する。

キャリブレーションが実行されるとき、および、キャリブレーションが実行される頻度は、デジタルアナログ変換器の特定のアプリケーションに依存する。一実施形態では、キャリブレーションは始動中に、すなわち、電源が投入されるときに１回実行される。或いは、状況に依存して、キャリブレーションをもっと頻度の高い間隔で、たとえば、特定のアプリケーションに依存して、毎秒、毎分、または、毎時に実行すべき場合がある。図１に示された実施形態では、デジタルアナログ変換器はキャリブレーション中に使用できない。これは「オフライン」キャリブレーションとも呼ばれる。しかし、図３に示された実施形態では、キャリブレーションは変換器が機能している間に実行されてもよい。これは「オンライン」キャリブレーションとも呼ばれる。

図２は本発明によるデジタルアナログ変換器の出力信号を表す。上記のように、デジタルアナログ変換器の出力信号は、第１の出力ライン１１上で伝達される電流、すなわち、伝達電流ＩＰと、第２の出力ライン１３上で伝達される伝達電流ＩＮとの差に等しく、すなわち、出力端子１６からの出力信号はＩＰ−ＩＮである。図２において、たとえば、ミリアンペア単位の出力信号（ＩＰ−ＩＮ）が時間に対してプロットされている。図２において、出力信号を発生するため使用された電流源は実質的に同一であり、それぞれが実質的に１ミリアンペアに等しい電流を発生し、すなわち、Ｉ１＝Ｉ２＝・・・＝Ｉ７＝１ミリアンペアである。

デジタル入力コード毎に、デジタルデコーダ４は、第１の出力ライン１１によって伝達されるアナログ信号電流ＩＰを与えるために切り換えられるべき変換素子の個数を確定するため、デジタル入力コードの１０進数値を決定する。切り換えられる変換素子の合計がデジタル入力コードの１０進数値に等しいならば、どの変換素子が切り換えられるかは問題ではない。アナログ信号出力ライン１１へ切り換えられない変換素子は、第２の出力ライン１３上でアナログ信号電流の補数ＩＮを与えるために切り換えられる。図１に示された実施例では、すべてのデジタル入力コードに対し、すべての変換素子が第１の出力ラインまたは第２の出力ラインのいずれかに切り換えられる。このことは本質的ではないが、電源に一定負荷を生ずるので好ましい。

このように、図２を参照すると、通常動作において、デジタル入力コード０００は、各ソースＩ１〜Ｉ７に関連した各ラッチ８が電流を第２の出力ラインＩＮへ向けるようにデジタルデコーダ４に信号を発生させる。これは、図１においてスイッチ７を右へ動かし、接点素子３と接触させることによって実現される。しかし、キャリブレーションモードでは、キャリブレーション位置にあるソースセレクタ３０は、図１を参照して上述したように、電流をＩＮおよびＩＰから切り離すことが分かるであろう。図１は、デジタルアナログ変換器が通常モードであるか、または、キャリブレーションモードであるかを明示的に表さないことに注意すべきである。

通常モードでは、図１においてスイッチ７が右へ動かされ、各電流源は１ミリアンペアの電流を発生する。かくして、出力端子１６において、第２の出力ライン１３で伝達される全電流ＩＮは７ｍＡに等しく、第１の出力ライン１１で伝達される全電流ＩＰは０ｍＡである。したがって、ＩＰ−ＩＮ＝−７ｍＡであるので、デジタル入力コード０００に対し、出力信号は−７ｍＡである。デジタル入力コード００１に対し、デジタルデコーダ４は、各ソースＩ１〜Ｉ６と関連した各ラッチ８に電流を第２の出力ライン１３へ導かせ、ソースＩ７と関連したラッチ８に電流を第１の出力ライン１１へ導かせるために信号を発生する。このようにして、ＩＰ＝１ｍＡおよびＩＮ＝６ｍＡである。よって、ＩＰ−ＩＮ＝−５ｍＡである。同じ原理がデジタル入力コード０１０、０１１、１００、１０１、１１０および１１１に適用される。したがって、たとえば、デジタルデコーダ４は、デジタル入力コード１１１から変換素子Ｉ１〜Ｉ７と関連したラッチ８への信号を発生し、すべての変換素子Ｉ１〜Ｉ７からの電流を第１の出力ライン１１へ導き、電流ＩＰ＝７ｍＡを形成する。よって、ＩＰ−ＩＮ＝７−０＝７ｍＡである。これは、スイッチ７を接点素子５に向かって左へ動かすラッチ８によって実現される。

図２から分かるように、時点ｔ０で、デジタル入力コード０００は−７ミリアンペアの出力を生成する。時点ｔ１で、デジタル入力コード００１は−５ｍＡの出力を生成する。時点ｔ２で、デジタル入力コード０１０は−３ｍＡの出力を生成する。時点ｔ３で、デジタル入力コード１０１は３ｍＡの出力を生成する。時点ｔ４で、デジタル入力コード１１１は７ｍＡの出力を生成する。

図２に表された結果は、本発明によるキャリブレーション回路を使用してキャリブレーションされたアナログデジタル変換器を用いて得られた。特に、時点ｔ＝ｔ１〜ｔ４において、変換素子のスイッチングと適切な出力信号の達成との間に遅延が無いことが分かる。これは、素子のスイッチングと適切な出力信号の達成との間に遅延が見られる従来のデジタルアナログ変換器とは対照をなす。このような遅延はある特殊なタイプの動的不整合の原因となると考えられる。したがって、図２から、従来の変換器における動的不整合と関連した問題は解決されていることが分かる。静的および動的不整合に関する変換器のキャリブレーションは図５〜７を参照してより詳細に説明される。

図３は本発明のさらなる実施形態によるデジタルアナログ変換器を表す。図１に示された素子と同じ参照番号を有する図３の素子は、図１において説明されたものとは異なる細部またはそれらの態様が拡張されない限り、特に図３を参照して重ねて説明しない。図１に示された実施形態では、「オフライン」キャリブレーションが行われ、すなわち、キャリブレーションされるべきソースが通常動作から除外される（オフライン）。図３に示された実施形態では、キャリブレーションは、デジタルアナログ変換器の通常動作がキャリブレーション中に継続することを許容したままの状態で行うことが可能である。したがって、図３に示されたキャリブレーションは、キャリブレーション中のソースが通常動作のため利用できないので、厳密には「オンライン」ではないが、変換器の動作は、以下に説明するように一時的なソースＩＴＥＭＰの存在によって継続することが許される。

図３に示された実施形態では、基準変換素子ＩＲＥＦは、変換素子Ｉ１〜Ｉ７をキャリブレーションするときに備えている。特に図示された実施形態では、基準変換素子ＩＲＥＦは変換素子Ｉ２をキャリブレーションするため使用されている。付加的な変換素子ＩＴＥＭＰは関連したラッチと共に設けられる。さらに、デジタルデコーダ４は、どの変換素子がキャリブレーションされるかを判定し、キャリブレーション中の変換素子Ｉ２ではなく、所定の位置にある一時的変換素子ＩＴＥＭＰにデジタル制御信号を転送する。このようにして、変換器の動作はキャリブレーション手続きによって中断されることなく継続する。基準変換素子ＩＲＥＦはこの実施形態の本質でないことに注意する。実際上、図１を参照して既に説明したように、いずれか１個の変換素子Ｉ１〜Ｉ７を、他の素子がキャリブレーションされるときに、基準素子として使用してもよい。キャリブレーション専用に付加的な基準素子を設ける必要はない。しかし、この場合、デジタルアナログ変換器の通常動作がソースのキャリブレーション中に継続することを可能にするため、２個の一時的な素子が設けられ（２個目の一時的な素子は図３に示されていない）、いかなる時でもキャリブレーションに関与している素子の代わりをする。さらに、デジタルデコーダは、適切な一時的変換素子にデジタル制御コードを供給するようにアレンジされる。キャリブレーションモードでは、ソースセレクタ３０は、区間１５、１７、１９、２１を選択し、その結果、基準ソースＩＲＥＦに関して、第１の区間１５で伝達される電流はＩＲＥＦ＋であり、キャリブレーションされるソースＩ２に関して、第１の区間で伝達される電流はＩ２＋であり、第２の区間で伝達される電流はＩ２−である。

図４は本発明のキャリブレーション回路のアーキテクチャの詳細を表す。図１に示された素子と同じ参照番号を有する図４の素子は、図１において説明されたものとは異なる細部またはそれらの態様が拡張されない限り、特に図４を参照して重ねて説明しない。変換素子ＩｎおよびＩＲＥＦが示され、変換素子Ｉｎが変換素子ＩＲＥＦに関してキャリブレーションされる。キャリブレーションモードでは、変換素子Ｉｎの第１の出力ラインＩＮ＋は変換素子ＩＲＥＦの第１の出力ラインＩＲＥＦ＋に接続される。第２の出力ラインＩｎ−、ＩＲＥＦ−は同様に接続される。ソースセレクタ３０が設けられる。ソースセレクタ３０の機能は、どちらのソースのどちらの出力がマスタースイッチ１０へ導かれるかを選択することである。このようにして、図４に示された実施形態では、セレクタスイッチ３０は、マスタースイッチ１０への入力のため、変換素子ＩｎおよびＩＲＥＦの出力を選択する。変換素子Ｉｎのキャリブレーションに続いて、セレクタ素子は必要な素子がキャリブレーションされるまで、ＩＲＥＦと共に、Ｉｎ＋１などを選択することが分かるであろう。ソースセレクタ３０は、選択されたソース毎に、第１の出力ラインおよび第２の出力ラインの両方、すなわち、ＩＮ＋、ＩＮ−、ＩＲＥＦ＋、ＩＲＥＦ−を選択するようにアレンジされる。マスタースイッチ１０は二つのモードをもつ。第１のモードでは、図４に示されるように、両方のスイッチ素子１７が左側の位置にある。第２のモードでは、両方のスイッチ素子１７が右側の位置にある。

以下のように、キャリブレーションは３段階からなり、第１段階では、静的キャリブレーションが実行される。マスタースイッチ選択に基づいて測定されたＤＣ電流差測定値に基づくデジタルキャリブレーションロジックによって決定されるような静的キャリブレーション制御信号１８は、フィードバックによって変換素子Ｉｎに供給される。動的キャリブレーションは２段階、すなわち、基準素子に関してキャリブレーションされるべき変換素子のデューティサイクルのキャリブレーションと、基準素子に関してキャリブレーションされるべき変換素子のスイッチング遅延のキャリブレーションとからなる。各キャリブレーションは、フィードバックによってそれぞれのラッチ８へ供給される動的キャリブレーション制御信号１９を生ずる。動的キャリブレーション制御信号１９は、したがって、デューティサイクルキャリブレーションを表す第１の成分と、スイッチング遅延キャリブレーションを表す第２の成分の２成分を含む。図４は、各変換素子およびラッチが個別に補正される実施形態を示すことに注意すべきである。しかし、上記の本発明は、この点に関して限定されることがなく、代替的な実施形態は、正味誤差を決定し、独立した変換素子の組を使用して変換器の総合出力から正味誤差を差し引く。

図５は、上記の第１段階と呼ばれる、基準変換素子に関する変換素子の静的キャリブレーションの一実施例を表す。この第１段階では、ＤＣ電流Ｉ２が電流ＩＲＥＦに関してキャリブレーションされる。上記のように、ＩＲＥＦは基準ソースで測定されたＤＣ電流であり、Ｉ１でもよいが、そうでなくてもよい。スイッチは、ＤＣ電流メーターが電流差を測定し、キャリブレーションロジックがキャリブレーション対象のソースを調整し、その結果、測定電流差が最小化されるようにセットされる。図５には、３個のグラフａ）〜ｃ）が表されている。各グラフは、測定ＤＣ電流（ｙ軸）対時間（ｘ軸）のプロットである。各グラフの左側には、マスタースイッチがゼロに等しくセットされたときに測定されたＤＣ電流が示されている。マスタースイッチが「ゼロ」位置にセットされたとき、この配置は以下ではモード１、すなわち、Ｍ１と呼ばれる。各グラフの右側には、マスタースイッチがその「１」位置にセットされたときに測定されたＤＣ電流が示されている。マスタースイッチがこの位置にあるとき、この配置は以下では、モード２、すなわち、Ｍ２と呼ばれる。図４を参照して分かるように、マスタースイッチはスイッチ１７の両方の部分が接点２１と接触するときにその「ゼロ」位置にあり、スイッチの両方の部分が接点２２と接触するときにその「１」位置にある。

特に、図５は本発明がＤＣ電流オフセット誤差Ｉｅｒｒを測定する方法を説明する。グラフａ）では、ＩＣ_Ｐ回路（または区間）において測定されたＤＣ電流は時間に対してプロットされる。モード１では、ＩＣ_Ｐ回路において測定されたＤＣ電流がＩＲＥＦに等しく、モード２では、Ｉ２に等しいことが分かる。グラフｂ）では、ＤＣ測定器における誤差オフセットの量Ｉｅｒｒは細い連続線として表されている。さらに、グラフｂ）は、時間に対してプロットされた、ＩＣ_Ｎ回路（または区間）において測定されたＤＣ電流を表す。モード１では、ＩＣ_Ｎ回路で測定されたＤＣ電流はＩ２＋Ｉｅｒｒに等しく、モード２では、ＩＣ_Ｎ回路で測定されたＤＣ電流はＩＲＥＦ＋Ｉｅｒｒの和に等しいことが分かる。グラフｃ）では、ＩＣ_Ｐ回路で測定されたＤＣ電流とＩＣ_Ｎ回路で測定されたＤＣ電流との差であるＩＣ_Ｐ−ＩＣ_Ｎが表されている。モード１におけるＩＣ_Ｐ回路とＩＣ_Ｎ回路との間のＤＣ電流の差はＩＲＥＦ−Ｉ２−Ｉｅｒｒに等しく、モード２では、その差はＩ２−ＩＲＥＦ−Ｉｅｒｒに等しい。二つのモードで測定された電流の差を決定することによって、オフセット誤差Ｉｅｒｒが相殺され、モード間の差がＩＲＥＦとＩ２の間の差の２倍と同じであることが分かった。これは、
Ｍ１−Ｍ２＝ＩＲＥＦ−Ｉ２−Ｉｅｒｒ−（Ｉ２−ＩＲＥＦ−Ｉｅｒｒ）
＝２（ＩＲＥＦ−Ｉ２）
によって明らかにされる。したがって、二つのモードを切り換えるために上記のマスタースイッチを使用することにより、オフセット誤差は除去されることが分かった。図５に関する上記実施例では、オフセット誤差が一方の区間（すなわち、ＩＣ_Ｎ区間）だけに導入されたことに注意すべきである。しかし、本発明は、この点に関して限定されることはなく、本発明によるマスタースイッチは、他の区間（すなわち、ＩＣ_Ｐ区間）または両方の区間の間の差におけるオフセット誤差を除去するために機能することが認められるであろう。グラフｃ）に関して、負のＩｅｒｒが細い連続線として示されていることを注釈する。

次に、図６および７を参照して動的キャリブレーションについて説明する。上記のように、この第２段階は、好ましくは、図６に示されるようなデューティサイクルに関するキャリブレーションと、図７に示されるような遅延に関するキャリブレーションの二つの段階を含む。一般に、以下に説明するデューティサイクルキャリブレーションモードは基準ソースを必要としないことに注意すべきである。デューティサイクルのキャリブレーションは、キャリブレーションされるべき電流源が準備され、観察されることだけを必要とすることに関して、図６を参照されたい。したがって、デューティサイクルキャリブレーションモードでは、基準ソースのためのソースセレクタも不要であり、それによって、好ましくは、デューティサイクルキャリブレーションモードでは、ソースセレクタは電流をダンプライン（図示せず）に切り換える。さらなる一般的な注釈として、静的および動的キャリブレーションに関して、各キャリブレーションの結果がキャリブレーションの後続のステップのため必要であることを付け加える。たとえば、静的キャリブレーションの結果はデューティサイクルのキャリブレーションのために必要であり、デューティサイクルのキャリブレーションの結果は遅延のキャリブレーションのために必要である。たとえば、静的不整合が現れると、デューティサイクルは、現在分かっている静的不整合のための信号が補正された場合に限り補正される。この場合も、この補正は静的補正信号をキャリブレーション中のソースに加えることによって行われる。或いは、この補正はデジタルキャリブレーションロジック２によって実行される。たとえば、静的不整合が判明すると、この不整合はデジタルキャリブレーションロジックへ入力され、その結果、信号が測定されるならば、誤差を表す既知の不整合は、測定信号からデジタル的に差し引かれ、所望の信号を生じる。同様の方法で、デューティサイクル誤差が判明すると、それは、同様に、デジタルキャリブレーションロジック２へ入力され、デジタルキャリブレーションロジックは次に遅延に関するキャリブレーションの際にこの誤差を考慮する。

図６は基準変換素子に関する変換素子のデューティサイクルキャリブレーションの一実施例を表す。図５と同じように、図６はＤＣオフセット誤差ＩｅｒｒがＩＣ_Ｎ区間に存在する場合における三つのグラフａ）〜ｃ）を表す。各グラフａ）〜ｃ）は、時間（ｘ軸）に対する測定電流（ｙ軸）のプロットである。各グラフの左側には、マスタースイッチがその「ゼロ」位置にセットされたときに測定された電流がある。上記のように、この配置は以下では、モード１、すなわち、Ｍ１と呼ばれる。各グラフの右側には、マスタースイッチがその「１」位置にあるときに測定されたＤＣ電流が表されている。マスタースイッチがその「１」位置にあるとき、この配置は以下では、モード２、すなわち、Ｍ２と呼ばれる。ＤＣオフセット誤差の負の値−Ｉｅｒｒは細い連続線として表される。

図６から分かるように、電流源Ｉ２のデューティサイクルは一様ではなく、すなわち、入力データが０１０１０１・・・であるとしても、電流源Ｉ２が一方の位置Ｉ２＋にある期間は、もう一方の位置Ｉ２−にある期間より長い。長時間に亘って平均化されると、これはＤＣ誤差の原因となる。オフセット誤差Ｉｅｒｒが上記の技術を使用して除去されると、デューティサイクル誤差から生じるＤＣ誤差が測定され、測定誤差に基づいてキャリブレーション信号が得られることが分かった。好ましくは、本質的ではないが、キャリブレーションされるべきソースのためのデータストリームは連続的に変化させられる（０１０１０１０１０・・・）。平均ＤＣ出力電流はＤＣ電流測定器によって２回測定される。マスタースイッチのそれぞれの位置について１回ずつである。これらの２回の結果の差、すなわち、Ｍ１−Ｍ２は、ＤＣオフセット誤差Ｉｅｒｒを考慮していないキャリブレーションされるべきソースのデューティサイクルを与える。デューティサイクルが判明すると、それは様々な方法で変更される。一実施形態では、ラッチ内のクロック同期データ信号のスレッショルドが変更される。たとえば、以下の回路（すなわち、クロック同期データ信号に応答する回路）のスレッショルドが増加されるならば、この回路がデータ信号のローからハイへの変化を検出するための所要時間は僅かに長くなり、同時に、データ信号のハイからローへの変化を検出するための所要時間が僅かに短くなる。

たとえば、図６に示されたグラフａ）では、ＩＣ_Ｐ区間の電流が測定される。グラフｂ）では、ＩＣ_Ｎ区間の電流が測定される。時点ｔ１において、測定電流は長い方の期間の位置の最大測定電流Ｉ２＋であることが分かる。時点ｔ２において、測定電流は短い方の期間の位置の最小測定電流Ｉ２＋とオフセット誤差Ｉｅｒｒの和であることが分かる。時点ｔ３において、測定電流は、短い方の期間に亘って維持された、その位置における最大測定電流Ｉ２−である。時点ｔ４において、測定電流は短い方の期間の位置の最小測定電流とオフセット誤差Ｉｅｒｒの和である。グラフｃ）は、ＩＣ_Ｐ区間とＩＣ_Ｎ区間で測定された電流の時間的な差を表す。線６０はモード１におけるＩＣ_Ｐ区間での測定電流とＩＣ_Ｎ区間での測定電流の直流（ＤＣ）差を表し、線６１はモード２におけるＩＣ_Ｐ区間での測定電流とＩＣ_Ｎ区間での測定電流の直流（ＤＣ）差を表す。二つのモードで測定されたＤＣ差の間の差、すなわち、線６０と線６１の電流値の間の差は、デューティサイクルの誤差の２倍と同じであることが分かった。したがって、二つのモードの間のＤＣ差を決定することにより、デューティサイクル誤差のキャリブレーションを表すキャリブレーション信号が発生され、キャリブレーション対象のソースＩ２へ入力される。

動的キャリブレーションの第２の段階は、ソース間の遅延不整合に関して変換素子をキャリブレーションする。図７は、基準変換素子ＩＲＥＦに関する変換素子Ｉ２のスイッチング遅延キャリブレーションの一実施例を表す。図７は５個のグラフａ）〜ｅ）を表す。各グラフは、時間（ｘ軸）に対する測定電流（ｙ軸）のプロットである。グラフａ）は、ラッチが周期的に切り替わる場合にラッチ８（図４を参照）の下流の一方の区間に基準ソースによって生成された電流のプロットである。図１を参照して説明したように、この区間を通る電流はＩＲＥＦ＋と呼ばれ、もう一方の区間を通る電流はＩＲＥＦ−と呼ばれる。かくして、どの時点においても、これらの二つの区間のうちのいずれか一方が電流ＩＲＥＦを伝達し、もう一方はゼロである。基準ラッチがこのプロセスを支配する。同じ名称がキャリブレーションされるべきソースの区間に割り当てられる。よって、図７を参照すると、ソース番号２に対して、第１の区間および第２の区間の電流はそれぞれにＩ２−およびＩ２＋である。ここで、ラッチのデータ信号が「１」であるならば、そのラッチは、「＋」側区間がソース電流を伝達し、「−」側区間が電流を伝達しないようにスイッチをセットすると仮定する。したがって、データ信号が「０」であるならば、「−」側区間はソース電流を伝達し、「＋」側区間はゼロである。

このようにして、グラフ７ａ）は時間的に１サイクルの間に区間ＩＲＥＦ＋を通る電流を表し、グラフ７ｂ）は同じサイクルの間に区間Ｉ２＋を通る電流を表す。同じデータ信号がＩ２およびＩＲＥＦの両方のソースのラッチ８に供給されると仮定するならば、Ｉ２のラッチはＩＲＥＦのラッチよりも量ｔ_ｄｅだけ遅延していることが明らかである。次に、キャリブレーションユニットのＤＣ電流測定器がこの遅延ｔ_ｄｅを測定する方法について説明する。そのため、最初に、ＩＣ_Ｐ区間を通る電流が調べられる。

マスタースイッチが「０」位置にあるならば、ＩＣ_Ｐ区間はＩＲＥＦ＋とＩ２−の両方に接続されていると考えられるので（図４および７ｃを参照）、ＩＣ_Ｎ区間はＩＲＥＦ−およびＩ２＋に接続されるであろう。当然ながら、これらのコネクションは、マスタースイッチが「１」位置を取るときには入れ替えられるので、ＩＣ_Ｐはその場合にはＩＲＥＦ−およびＩ２＋の両方に接続され、ＩＣ_ＮはＩＲＥＦ＋およびＩ２−に接続される。次に、２個の異なるソースの「＋」と「−」の記号はＩＣ_Ｐ区間で常に組み合わされるので、両方のラッチ上のデータ信号が等しいならば、ソース電流ＩＲＥＦとＩ２の一方だけがＩＣ_Ｐを流れる。そして、もう一方のソース電流はＩＣ_Ｎを流れる。

したがって、マスタースイッチが「０」位置である場合に、ＩＣ_Ｐ区間はＩＲＥＦ＋とＩ２−によって伝達される電流の組み合わせを伝達し、これはデータ信号が等しいならば一方のソースによって発生される電流と同じである。しかし、両方のラッチのデータ信号が同じであり、しかも、たとえば、・・・１１００１１００１１・・・の形式で交番するならば、ＩＣ_Ｐ区間を通る電流は、図７ａおよび７ｂに示されるような遅延が存在するならば、もはや一定ではない。ＩＣ_Ｐを通る電流は、Ｉ２のラッチがＩＲＥＦよりも遅延しているので、データ信号がハイからローへ変化するとき、図７ｃの最初の部分に示されているように一時的にゼロになる。

次に、データ信号が両方のラッチでロー信号からハイ信号へ戻されるならば、ＩＲＥＦラッチは電流をＩＲＥＦ＋区間へ既に切り換え、Ｉ２ラッチがＩ２−区間から電流を取り除く際に遅延があるので、ＩＣ_Ｐは両方のソースの電流を一時的に伝達する。しかし、この状況は、データ信号がローからハイへ変化するよりも先行してマスタースイッチ１０を切り換えることによって回避される。その結果、ＩＣ_Ｎ区間は２倍の電流を取得し、ＩＣ_Ｐ区間は再びゼロを受け取る。これは図７ｃおよび７ｄに示され、マスタースイッチ１０のスイッチングがラッチ８のスイッチングよりも半サイクル遅れる。したがって、たとえば、ラッチ８へ供給されるデータ信号が上記の・・・１１００１１００１１００・・・のパターンをもつならば、マスタースイッチ１０は・・・１０００１１００１１００１・・・のパターンに従って切り替わるようにアレンジされる。

グラフｅ）は、ＩＣ_ＰとＩＣ_Ｎとの間の長時間に亘る電流差、すなわち、ＩＣ_Ｐ−ＩＣ_Ｎを決定する電流差測定器の出力の時間的なプロットを表す。参照符号７０によって示された平均ＤＣ電流は長時間に亘って決定される。遅延誤差は測定電流に比例することが分かった。その理由は、平均測定電流は、Ｉに時間遅延と期間の比を乗じたものであり、ここで、ＩはＩ２＝ＩＲＥＦ（Ｉ２はＩＲＥＦに等しくなるようにキャリブレーションされていることに注意）に等しく、時間遅延（Ｔｄｅｌａｙ）は望ましくない遅延に等しく、期間（Ｔｐｅｒｉｏｄ）はマスタースイッチが一方の位置、たとえば、モード１の状態になる時間である。したがって、厳密には、望ましくない時間遅延（Ｔｄｅｌａｙ）を決定するために、計算が必要である。しかし、最終的には時間を直接的に決定するのではなく誤差電流を決定する必要があるので、この計算は不可欠ではない。一つのスイッチにおいて、この誤差電流は、Ｉに望ましくない時間遅延（Ｔｄｅｌａｙ）とクロック間隔（Ｔｃｌｏｃｋ）の比を乗じたものと同じであり、クロック間隔（Ｔｃｌｏｃｋ）は単一のデータサンプルが必要とする期間である。したがって、・・・００１１００１１・・・のパターンが使用されるならば、クロック間隔（Ｔｃｌｏｃｋ）は、マスタースイッチが一方の位置にある期間（Ｔｐｅｒｉｏｄ）の半分に等しいので、補正されるべき誤差電流は測定ＤＣ電流の２倍の大きさである。データパターンが、たとえば、１０個の「１」の後に１０個の「０」が続くものであるならば、必要とされる誤差電流は測定電流の１０倍になるであろう。よって、誤差電流を正確に決定することがより難しくなる。したがって、好ましくは、マスタースイッチが一方の位置にある期間（Ｔｐｅｒｉｏｄ）のクロック間隔（Ｔｃｌｏｃｋ）に対する倍率は最小に保たれ、そのためには２倍の倍率が好ましいので、マスタースイッチはスイッチングの際にラッチより半サイクルだけ遅らせることが可能である。

よって、要約すると、遅延誤差は平均ＤＣ電流７０からオフセット誤差Ｉｅｒｒを差し引いたものに比例することが分かった。遅延誤差を補正するキャリブレーション信号を発生するため、オフセット誤差Ｉｅｒｒがマスタースイッチのスイッチングを原因とする誤差（図７のグラフには示されていない）と共に決定され、平均ＤＣ電流７０から差し引かれる。これは、キャリブレーションされるべきソースおよび基準ソースを切り換えることなく、ある期間に亘ってマスタースイッチだけを切り換えることを選ぶことによって実現される。

以上、本発明の特定の実施形態が説明されているが、本発明は説明されていない別の方法でも実施されることが分かるであろう。本明細書は発明を限定することを意図しない。

本発明の第１の実施形態によるデジタルアナログ変換器を表す図である。本発明によるデジタルアナログ変換器の出力信号を表す図である。本発明のさらなる実施形態によるデジタルアナログ変換器を表す図である。本発明のキャリブレーション回路のアーキテクチャの詳細を表す図である。基準変換素子に関する変換素子の静的キャリブレーションの一実施例を表す図である。変換素子のデューティサイクルキャリブレーションの一実施例を表す図である。基準変換素子に関する変換素子のスイッチング遅延キャリブレーションの一実施例を表す図である。

Claims

少なくとも２個の変換素子と、
前記少なくとも２個の変換素子からのマルチビットデジタル入力信号に応じて、アナログ信号を出力する出力ユニットへの接続のためのある個数の変換素子を選択する変換素子選択ユニットと、
少なくとも第１の前記変換素子および第２の前記変換素子のそれぞれの間の不整合を補償するキャリブレーションユニットと、
を具備し、
前記キャリブレーションユニットが少なくとも１個の前記変換素子からの出力と基準変換ユニットからの出力の比較に応じて前記不整合の補償を実行する、デジタルアナログ変換器。
前記キャリブレーションユニットが前記少なくとも１個の変換素子と前記基準変換手段の前記出力の前記比較に応じて前記少なくとも１個の変換素子の前記出力をキャリブレーションするユニットを具備する、請求項１に記載のデジタルアナログ変換器。
前記キャリブレーションユニットが前記比較に応じて前記変換素子選択ユニットを調整するユニットを具備する、請求項１に記載のデジタルアナログ変換器。
前記キャリブレーションユニットが前記少なくとも１個の変換素子の前記出力と前記基準変換素子の前記出力との差を決定するユニットを具備する、請求項１に記載のデジタルアナログ変換器。
前記キャリブレーションユニットが前記比較に応じて前記少なくとも１個の変換素子を前記出力ユニットへ接続するそれぞれのラッチのデューティサイクルを調整する、請求項２に記載のデジタルアナログ変換器。
前記キャリブレーションユニットが前記比較に応じて前記少なくとも１個の変換素子を前記出力ユニットへ接続するそれぞれのラッチのスイッチング遅延を調整する、請求項２に記載のデジタルアナログ変換器。
前記基準変換素子が前記少なくとも２個の変換素子に追加される、請求項１に記載のデジタルアナログ変換器。
前記基準変換素子が前記少なくとも２個の変換素子から選択される、請求項１に記載のデジタルアナログ変換器。
デジタル信号をアナログ信号に変換する方法であって、
複数個の変換素子および基準変換素子を準備するステップと、
前記デジタル信号に応じて前記少なくとも２個の変換素子からある個数の変換素子を選択するステップと、
アナログ信号を得るため前記選択された変換素子の出力を合成するステップと、
前記複数個の変換素子のうちのそれぞれの変換素子間の不整合をキャリブレーションするステップと、
を含み、少なくとも１個の前記変換素子からの出力が基準変換ユニットからの出力と比較され、前記キャリブレーションするステップが前記比較に応じて実行される、デジタル信号をアナログ信号に変換する方法。
前記キャリブレーションするステップが、前記比較に応じて、前記選択するステップを修正するさらなるステップを含む、請求項９に記載のデジタル入力信号をアナログ出力信号に変換する方法。
前記キャリブレーションするステップが前記比較に応じて前記少なくとも１個の変換素子の出力をキャリブレーションするさらなるステップを含む、請求項１２に記載のデジタル入力信号をアナログ出力信号に変換する方法。
第１の変換ユニットおよび第２の変換ユニットの出力が入力されたときにこれらの出力を比較する比較ユニットと、
前記比較に応じて、出力に接続された前記変換ユニットへ不整合キャリブレーション信号を供給する計算ユニットと、
を具備する、デジタルアナログ変換器の不整合キャリブレーションユニット。
前記キャリブレーション信号は前記出力の一方が前記変換素子の静的不整合をキャリブレーションするように調整されるべき量を表す、請求項１２に記載の不整合キャリブレーションユニット。
前記キャリブレーション信号が、前記変換素子の動的不整合をキャリブレーションするように前記変換素子の一方を出力ユニットへ接続するラッチのデューティサイクルまたはスイッチング遅延の調整量を表す、請求項１２または１３に記載の不整合キャリブレーションユニット。