JP2001134458A - システムオンチップの埋込アナログ・混成信号コアの試験方法及び試験構成 - Google Patents

システムオンチップの埋込アナログ・混成信号コアの試験方法及び試験構成

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JP2001134458A
JP2001134458A JP2000268362A JP2000268362A JP2001134458A JP 2001134458 A JP2001134458 A JP 2001134458A JP 2000268362 A JP2000268362 A JP 2000268362A JP 2000268362 A JP2000268362 A JP 2000268362A JP 2001134458 A JP2001134458 A JP 2001134458A
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analog
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Rajuman Rochetto
ロチェット・ラジュマン
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  • Test And Diagnosis Of Digital Computers (AREA)
  • Microcomputers (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 マイクロプロセッサコアとメモリコアを有
する集積回路チップ内の埋込みアナログコアをテストす
る方法を提供する。 【解決手段】 そのテスト方法は、集積回路チップ内に
おいてマイクロプロセッサコアと被試験アナログコアの
間にテスト用レジスタを設けるステップと、上記マイク
ロプロセッサコアとメモリコアをテストするステップ
と、マイクロプロセッサコアにおいてアセンブリ言語プ
ログラムを実行してそのマイクロプロセッサコアにより
テストパターンを発生するステップと、マイクロプロセ
ッサコアによりそのテストパターンをアナログコアに与
え、アナログコアの応答をそのマイクロプロセッサコア
または集積回路チップ外に備えられたテストシステムに
よって検証するステップとにより構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、システムオンチ
ップ（ＳｏＣ）ＩＣにおける埋込みコアを試験するため
の試験方法と試験構成に関し、特にマイクロプロセッサ
を基にしたシステムオンチップ（ＳｏＣ）ＩＣのアナロ
グ・混成信号コアをテストするための試験方法と試験構
成に関する。
【０００２】
【従来の技術】近年において、ＡＳＩＣ（アプリケーシ
ョン・スペシフィックな集積回路）技術は、チップセッ
ト指向から、システムオンチップ（ＳｏＣ）指向に移行
してきている。システムオンチップによるＩＣは、様々
な個別使用可能な機能ブロック、たとえばマイクロプロ
セッサ、インタフェース、メモリアレー、およびＤＳＰ
（デジタル信号プロセッサ）などを有している。このよ
うな予め設計された機能ブロックは、一般に「コア」と
称される。
【０００３】第１図は、そのようなシステムオンチップ
ＩＣの内部構造の１例を示す概念図である。第１図の例
では、システムオンチップ１０は、マイクロプロセッサ
コア１２、メモリコア１３−１６、機能固有コア２１−
２３、フェイズ・ロック・ループ（ＰＬＬ）コア２５、
テスト・アクセス・ポート（ＴＡＰ）２６、Ａ／Ｄ（ア
ナログ・デジタル変換）とＤ／Ａ（デジタル・アナログ
変換）コア２７、ＰＣＩ（インタフェース）コア２８、
グルーロジック（Ｉ／Ｏのようなサポート用ロジッ
ク）、等を含んでいる。そのような埋込みコアをいかに
試験するかは、ＩＣテストの分野において新しく複雑な
問題である。本発明はそのような埋め込みコア、特にシ
ステムオンチップ内のアナログ・デジタル変換器（ＡＤ
Ｃ）やデジタル・アナログ変換器（ＤＡＣ）等のよう
な、アナログ機能コアまたは混成信号コアをテストする
ための試験方法と試験のための構成を対象としている。
【０００４】埋め込みのアナログ・混成信号コアのテス
トは、ＩＣテストの中でも難しい問題の１つとされてい
る。一般に、デジタル・アナログ変換器（ＤＡＣ）やア
ナログ・デジタル変換器（ＡＤＣ）のような埋め込みア
ナログブロックをアクセスするために、様々な試験用設
計（デザインフォアテスト：ＤＦＴ）の手法が使用され
ており、そのテストは、混成信号自動テスト装置（ミッ
クストシグナルＡＴＥ）、またはＩＣテスター等のよう
な専門ハードウエア装置によって実行される。埋め込み
アナログ・混成信号ブロックを試験するにあたって直面
する問題は２つある。第１の問題は、アナログブロック
に試験信号を与えるためのアクセスの問題であり、第２
の問題は、検証のために、そのアナログブロックの応答
を観察する問題である。このようなアナログブロック
は、アナログ信号を試験信号として入力する必要があ
り、かつその応答出力信号がアナログ信号であることか
ら、上記の問題は更に大きなものとなる。すなわち、こ
のようなアナログブロックの試験においては、単純なバ
イナリーによる比較が行えない。
【０００５】従来の技術では、前述したように、ＤＡＣ
やＡＤＣのようなアナログブロックや混成信号ブロック
を試験する場合には、混成信号ＩＣテスターのような混
成信号試験のための専門装置が用いられている。試験方
法としては、モノリシックＤＡＣ／ＡＤＣの場合も埋め
込みＤＡＣ／ＡＤＣの場合も同じである。モノリシック
ＤＡＣ／ＡＤＣに対する入力と出力は、そのための入出
力ピンからアクセスされるが、埋め込みＤＡＣ／ＡＤＣ
の場合の入力と出力のためのアクセスを実現するために
は、埋め込み回路内に試験ポイントを挿入し且つ試験用
設計（デザインフォアテスト：ＤＦＴ）を行っている。
【０００６】ＤＡＣ／ＡＤＣの試験における主な試験パ
ラメータは、オフセット電圧（Ｖｏｓ）、フルスケール
レンジ（ＦＳＲ）、全てのコード値、特にミシングコー
ド、メジャー・トランジション、ディファレンシャル・
ノンリニアリティー（ＤＮＬ）、インテグラル・ノンリ
ニアリティー等である。一般に、このような試験パラメ
ータを検証するためのコード値の変換レベルを測定する
方法として、ＡＣヒストグラム法、ランプ・ヒストグラ
ム法、およびコード・デンシティーテスト法が用いられ
ている。
【０００７】このような全ての従来の方法においては、
ＡＴＥシステム内の被試験部品（ＤＵＴ）に近接する回
路基板に、専門のハードウエアを搭載して用いている。
混成信号ＩＣテスターによって試験を行う際には、テス
ターピン・インタフェース回路から、テストパターンを
被試験部品に印加するため、および被試験部品の出力値
の測定のために用いられ、その測定結果の検証はテスタ
ーソフトウェアによって行われている。いくつかの研究
プロジェクトにおいては、アナログ型の内部自己テスト
方法（ビルトインセルフテスト：ＢＩＳＴ）では、専用
のオンチップ・ハードウエアが、テスト信号の発生と応
答信号の検証用に使用されている(B.DufortとG.W Rober
ts、"On-chip analog signal generation for mixed-sig
nal built-in self-test",IEEE J. Solid Stated Circu
its,pp.318-330,March 1999)。しかし、そのような従来
の方法は、大きな量の追加のハードウェア（オーバーヘ
ッド）が必要になるため、生産性の低下と生産コストの
増大をもたらす。更にそのようなハードウェア・オーバ
ーヘッドは、性能の劣化（ペナルティー）、例えば信号
伝達遅延をもたらす。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的は、システムオンチップ（ＳｏＣ）ＩＣのハードウ
ェアに格別の増加をもたらすことなく、システムオンチ
ップＩＣ内の埋込みアナログコアまたは混成信号コアを
試験するための試験方法と試験構成を提供することにあ
る。
【０００９】また、本発明の他の目的は、システムオン
チップＩＣの性能を劣化させることなく、システムオン
チップＩＣ内の埋込みアナログコアまたは混成信号コア
を試験するための試験方法と試験構成を提供することに
ある。
【００１０】また、本発明のさらに他の目的は、高い試
験効率と低い試験コストで、システムオンチップＩＣ内
の埋込みアナログコアまたは混成信号コアを試験するた
めの試験方法と試験構成を提供することにある。
【００１１】
【課題を解決するための手段】本発明の１の態様は、マ
イクロプロセッサコアとメモリコアを有する集積回路チ
ップ内の埋込みアナログコアをテストする方法である。
そのテスト方法は、集積回路チップ内においてマイクロ
プロセッサコアと被試験アナログコアの間にテスト用レ
ジスタを設けるステップと、上記マイクロプロセッサコ
アとメモリコアをテストするステップと、マイクロプロ
セッサコアにおいてアセンブリ言語プログラムを実行し
てそのマイクロプロセッサコアによりテストパターンを
発生するステップと、マイクロプロセッサコアによりそ
のテストパターンをアナログコアに与え、アナログコア
の応答をそのマイクロプロセッサコアまたは集積回路チ
ップ外に備えられたテストシステムによって検証するス
テップとにより構成される。
【００１２】上記のテスト方法では、マイクロプロセッ
サの命令を疑似ランダムデータにより複数回実行しその
結果を評価することによって、そのマイクロプロセッサ
コアが最初にテストされる。次に、その試験済みマイク
ロプロセッサコアによりメモリテストパターンを発生さ
せてそれをメモリコアに供給し、メモリコアに記憶され
たデータを評価することによってそのメモリコアがテス
トされる。上記のマイクロプロセッサコアとメモリコア
のテスト方法は、本発明と同一の発明者による別の米国
特許出願番号０９／１７０１７９、０９／１８２３８２
および０９／１８３０３３において開示されている。
【００１３】本発明の他の態様は、アナログ・混成信号
コアをテストするための試験構成である。この試験構成
は、マイクロプロセッサコアと被試験アナログコアとの
間に備えられたテストレジスタと、そのアナログコアに
データを選択的に供給するために、テストレジスタとア
ナログコアの間に備えられたマルチプレクサと、そのマ
イクロプロセッサの命令を複数回実行してその結果を評
価することによりそのマイクロプロセッサコアの正常性
を確認し、そのマイクロプロセッサによりメモリテスト
パターンを発生してメモリコアに印加してそのメモリコ
アを評価する手段と、インタフェース回路を介してマイ
クロプロセッサコアに実行すべきテストプログラムを供
給するホストコンピュータとにより構成される。被試験
アナログコアにはマイクロプロセッサコアにより発生さ
れたテストパターンが供給され、その結果としての被試
験アナログコアの出力は、マイクロプロセッサコア、あ
るいはホストコンピュータにより評価される。
【００１４】本発明のテスト方法では、大きなハードウ
エア・オーバーヘッドを必要としない（システムオンチ
ップＩＣ内にレジスタ１個ととマルチプレクサ１個を必
要とするのみ）。必要なハードウェア・オーバーヘッド
が無視できるほど少量なので、この新規テスト方法は性
能ペナルティー（劣化）をもたらさない。本発明は特別
のテスト装置を必要とせず、そのために被試験ＳｏＣの
構成において、専用の観測ポイントや制御ポイントを必
要としない。また、この方法は、個別のＤＡＣやＡＤＣ
のほか、マイクロプロセッサをベースとしたシステムオ
ンチップ内の他の埋め込みアナログ・混成信号コアに応
用できる。
【００１５】
【発明の実施の形態】本発明は、マイクロプロセッサコ
アとメモリコアを有するシステムオンチップ（ＳｏＣ）
ＩＣ内のアナログコアや混成信号コアを試験するための
方法と構成を提供するものである。アナログコア・混成
信号コアの典型例は、ＡＤＣ（アナログ・デジタル変換
器）コアとＤＡＣ（デジタル・アナログ変換器）コアで
ある。この試験方法では、まずマイクロプロセッサコア
が最初に試験され、その後このマイクロプロセッサコア
の計算能力を使用してアナログ・混成信号コアのテスト
パターンを発生させる。マイクロプロセッサコアはテス
トパターンをアナログ・混成信号コアに印加して、その
応答信号を評価することにより不良の有無を検証する。
システムオンチップＩＣのマイクロプロセッサコアをテ
ストするための試験方法と構成は、本発明と同一の発明
者により、１９９８年１０月２９日に出願された米国特
許番号０９／１８２３８２に詳細に開示されている。こ
の試験方法は、ほとんど無視できる程度のハードウェア
の追加を除いて、従来の試験用設計（デザインフォアテ
スト：ＤＦＴ）や内部自己テスト方法（ビルトインセル
フテスト：ＢＩＳＴ）方法などに必要とされる追加回路
（ハードウェア）、を必要としない。
【００１６】システムオンチップＩＣに埋め込まれたＤ
ＡＣ・ＡＤＣについて注目すべきことは、一般にＡＤＣ
の入力のアクセスは容易であるが、その出力はアクセス
ができないこと、反対に一般にＤＡＣの出力は容易にア
クセスできるが、入力にアクセスをすることはできない
ことである。従って、ＤＡＣを試験するための最も単純
な形としては、ＤＡＣの入力にはアクセスできないの
で、チップ（オンチップ）内においてテスト信号（パタ
ーン）を発生し、アクセス可能な出力を外部（オフチッ
プ）のＡＴＥによってその応答の評価を行う。同様にＡ
ＤＣを試験するための最も単純な形としては、ＡＴＥか
らテスト信号を発生してシステムオンチップに供給し、
出力のアクセスはできないので、応答出力の評価をチッ
プ内で行う。
【００１７】第２図は、システムオンチップＩＣ内のア
ナログ・混成信号コアをテストするための試験構成を示
した概略ブロック図である。第２図において、システム
オンチップの外部に、ホストコンピュータ３１とハード
ディスク３３を含むオートマチック・テストイクイップ
メント（ＡＴＥ）とＩ／Ｏ（入出力）インタフェース３
６が備えられている。ＡＴＥの例としては、ＩＣテスタ
ー等である。一般に、ハードディスク３３は、システム
オンチップＩＣ内のアナログコアの試験に使用するテス
トプログラムを記憶している。ホストコンピュータ３１
は、Ｉ／Ｏインタフェースを介して、システムオンチッ
プのマイクロプロセッサコア１２に、実行すべきアセン
ブリ言語テストプログラムを供給する。アセンブリ言語
テストプログラムは、マイクロプロセッサコア１２のア
センブラによって、バイナリ形式に変換される。このア
センブラはシステムオンチップの外部のホストコンピュ
ータ３１に装備することもできる。従って、マイクロプ
ロセッサコア１２は、このオブジェクトコードからテス
トパターンを発生する。そして、このテストパターンは
アナログ・混成信号コアに与えられる。
【００１８】第３図は本発明の試験方法により、システ
ムオンチップＩＣ内アナログ・混成信号コアをテストす
るための、システムオンチップＩＣ内部の基本構成を示
す概略ブロック図である。第３図は被試験ＤＡＣ２７と
マイクロプロセッサコア１２、更にテストレジスタ４４
とマルチプレクサ４６を示している。点線で示してある
レジスタ４４とマルチプレクサ４６のみが、システムオ
ンチップＩＣに追加されたハードウェアである。
【００１９】テストレジスタ４４は、マイクロプロセッ
サコア１２によって発生されたテストデータ（パター
ン）を被試験ＤＡＣ２７に与えるためのものである。テ
ストレジスタ４４に格納されたテストデータは、マイク
ロプロセッサのデータレジスタ４４から供給される。マ
ルチプレクサ４６は、モード選択信号によって選択的に
テストレジスタ４４からのテストデータかあるいは通常
の入力データをＤＡＣ２７に供給する。テストモードに
おいては、マルチプレクサ４６はテストデータをＤＡＣ
２７に供給し、通常モードにおいては、マルチプレクサ
４６は、入力データをＤＡＣ２７に供給する。
【００２０】テストレジスタ４４の内容は、例えばマイ
クロプロセッサ・アドレスレジスタのうちの１つを介し
てアドレッシングするインデックスアドレッシングによ
り変更することが出来る。テストレジスタ４４は、独立
したレジスタかまたは、システムオンチップＩＣ内の専
用のメモリー領域を利用することができる。テストレジ
スタ４４とマルチプレクサ４６は独立に、あるいはオン
チップバスがあれば、そのオンチップバス中で実現する
ことが出来る。
【００２１】第２図と第３図の構成において、マイクロ
プロセッサコア１２によって行われるＡＤＣ・ＤＡＣの
テストは、マイクロプロセッサコア１２が欠陥無し（フ
ォルトフリー）であることを前提としている。そのよう
な埋め込みマイクロプロセッサコアをテストする試験方
法と構成は、本発明と同一の発明者によって、１９９８
年１０月３０日提出の米国特許出願番号０９／１８３０
３３に詳細に開示されている。このテストでは、マイク
ロプロセッサコア１２に実行されることにより必要なテ
スト信号を発生するためのアセンブリ言語プログラム
（マイクロプロセッサのアセンブリ言語に書かれてい
る）が形成される。そのようなテストプログラムは、マ
イクロプロセッサアセンブラによってバイナリコードに
変換される。バイナリコードは、ハードディスク３３の
ようなＡＴＥメモリーに記憶され、インタフェース回路
３６を介してマイクロプロセッサコア１２に与えられ
る。
【００２２】マイクロプロセッサコア１２は、マイクロ
プロセッサ・インストラクション（命令）とデータを含
んだバイナリコードを実行し、ＤＡＣ・ＡＤＣ２７に所
望のテストパターンを発生する。テストパターンに対す
るＤＡＣ・ＡＤＣ２７の応答出力は、マイクロプロセッ
サコア１２によって同時に検証されるか、又は一時オン
チップメモリーに記憶され、後で検証される。あるい
は、ＤＡＣ・ＡＤＣコア２７の応答は、ＡＴＥ（ホスト
コンピュータ３１）よって検証される。
【００２３】マイクロプロセッサコア１２によって検証
が行われる場合、そのような検証プロセスは、マイクロ
プロセッサコア１２内で別のプログラムを実行する事に
よって行われる。このプログラムは上記と同様に、アセ
ンブリ言語で形成され、バイナリコードに変換され、マ
イクロプロセッサコア１２に供給される。この検証プロ
グラムに応答して、マイクロプロセッサコア１２は、Ａ
ＤＣ・ＤＡＣ応答出力の検証に必要な計算を行い、そこ
に不良があるかどうかを決定する。もしオンチップメモ
リーがＡＤＣ・ＤＡＣの応答出力を格納するにあたって
不十分である場合には、ＡＴＥのメモリーに応答出力を
格納することもできる。そして、そのＡＴＥによって検
証を行いパスまたはフェイルを決定する。
【００２４】前述した方法におけるシーケンスをまとめ
ると次のようになる。 ステップ１：マイクロプロセッサコアとメモリコアを試
験する。このような試験のための新規な方法が、本発明
と同一の発明者による前述の米国特許出願に詳細に開示
されている。
【００２５】ステップ２：被試験コアであるＤＡＣ・Ａ
ＤＣ２７に印加するための所望のテストパターンを発生
するためのアセンブリ言語プログラムを作成する。様々
なＤＡＣ・ＡＤＣのパラメータに関するテストパターン
を形成するための手順例を第６図に示す。
【００２６】ステップ３：マイクロプロセッサ１２のア
センブラを、アセンブリ言語テストプログラムのオブジ
ェクトコードを作成するために使用する。このオブジェ
クトコードを作成するための基本手順は、前述した米国
特許出願に開示している。
【００２７】ステップ４：上記で作成したオブジェクト
コードを、インタフェース回路を介して、マイクロプロ
セッサコア１２に供給する。
【００２８】ステップ５：マイクロプロセッサコア１２
は、ＤＡＣ・ＡＤＣ用テストパターンを発生し、被試験
コアであるＤＡＣ・ＡＤＣ２７に印加する。
【００２９】ステップ６：マイクロプロセッサコア１２
は、被試験コアであるＤＡＣ・ＡＤＣ２７の応答を収集
し、それを検証する。１の態様としては、この被試験コ
アの応答がオンチップメモリーに蓄えられる。マイクロ
プロセッサコア１２は、テスト検証プログラムを実行
し、所定のパラメータ値を計算する。これらの値に基づ
いて、マイクロプロセッサコア１２は、パス／フェイル
を決定し、ホストコンピュータにその情報を送出する。
他の方法としては、被試験コアの応答出力が、ＡＴＥあ
るいは他のテスタのホストコンピュータに蓄えられる。
ホストコンピュータは様々なパラメータを計算するため
のプログラムを実行し、パス／フェイルを決定する。こ
のためのプログラムは、アセンブリ言語である必要はな
い。
【００３０】第４図と第５図は、デジタル・アナログ変
換器（ＤＡＣ）やアナログ・デジタル変換器（ＡＤＣ）
のようなアナログコアの各種のテストパラメータを示し
てる。第４図と第５図を参照して、典型的なテストパラ
メータを以下に説明する。
【００３１】（Ｐ１）オフセット電圧（Ｖｏｓ）：ＤＡ
Ｃでは、オフセット電圧Ｖｏｓは、入力にヌルすなわ
ち”全て０”のコードを与えたときのアナログ出力電圧
である。テストベクターの幅は、ＤＡＣの分解能（レゾ
リューション）ビットの幅と同じであるが、その長さは
１６，３２，６４，．．．のような２のＮ乗、になって
いる。更に、ノイズによる歪みを避けるために、同じベ
クターが複数回与えられ、その対応する出力の平均値が
オフセット電圧を計算するために使用される。テストベ
クターは、マイクロプロセッサのデータレジスタの１つ
に単に全てゼロを与えることにより得ることができる。
単一のマイクロプロセッサ命令”ＭＶＩ００００Ｈ，Ｄ
ｉ”がこの目的に使用される。Ｄｉはｉ番のデータレジ
スタである。第６図の例では、例示のために、ｉ番のレ
ジスタの代わりに、Ｄ１レジスタが示されている。
【００３２】（Ｐ２）フルスケールレンジ（ＦＳＲ）：
ＤＡＣでは、フルスケールレンジＦＳＲは、”全て１”
のフルスケールコード値（ＶＦＳ）が入力に与えられた
ときのアナログ出力電圧と、”全て０”のヌル値（Ｖｏ
ｓ）が入力に与えられたときの差異であり、ＦＳＲ＝Ｖ
ＦＳ−Ｖｏｓである。フルスケール電圧ＶＦＳのテスト
信号は、”全て１”の値である。従って、オフセット電
圧Ｖｏｓのテストベクターを形成するのと同じ手順で形
成される。このように２つ命令（”全て０”と”全て
１”の値）がＦＳＲに必要なテスト信号を提供する。
【００３３】（Ｐ３）ミシングコードとメジャー・トラ
ンジション：ＤＡＣでは、メジャー・トランジション
は、ゼロでない最下位ビット（ＬＳＢ）の値にキャリー
を生じて次のビットに移行するためのコード値の転移を
いう。ＮビットのＤＡＣでは、０から２N−１を計数す
るカウンターが、このような転移のためのコード値の全
てを供給する。従って、どのようなミシングコードやメ
ジャー・トランジションをテストする場合でも、そのよ
うなカウンタで十分である。そのような計数機能は、ア
センブリ言語プログラムにより提供される。このような
コード・トランジションの試験では、全てのコード値を
あてはめる必要はなく、フルスケール値の１／４、１／
２、３／４、のように、主な（メジャー）コード・トラ
ンジションで十分である。
【００３４】（Ｐ４）ディファレンシャル・ノンリニア
リティー：ＤＡＣでは、１の最下位ビット（ＬＳＢ）の
理想値と隣接する入力コードの間の実際のアナログ出力
ステップ間の最大偏差である。これには全てのコード入
力の”全て０”、”全て１”、および全ての入力コード
の直線的シーケンスが必要である。従って、上記したパ
ラメータＰ２とＰ３を併せて、必要なテスト信号を形成
する。
【００３５】（Ｐ５）インテグラル・ノンリニアリティ
ー：ＤＡＣでは、最初と最後のコード間で引かれた一直
線からのコードエッジすなわちアナログ出力の最大偏差
である。従って、上記したパラメータＰ２とＰ３を併せ
て、必要なテスト信号を形成する。
【００３６】上述したパラメータは、被試験ＤＡＣ・Ａ
ＤＣにテストパターンを与えた後、次のような手順によ
り取得する。下記の例ではＤＡＣのデジタル化された出
力を利用する場合で説明しており、説明の便宜上、その
計算方法は一般化して表している。
【００３７】（Ｓ１）オフセット電圧（Ｖｏｓ）：上記
のように、ノイズによる歪みを除去するために、”全て
０”のベクターを複数回与え、その平均値を用いること
が好ましい。オフセット電圧（Ｖｏｓ）を計算するため
には、ＤＡＣの出力をマイクロプロセッサコア１２のデ
ータレジスタの１つに２N回蓄積する。ここでＮは整数
である。レジスタに蓄積された値は、右にＮビットシフ
トされ、これにより平均値を得る。このプロセスはわり
算と等価である。
【００３８】（Ｓ２）フルスケールレンジ（ＦＳＲ）：
ＤＡＣの測定においてフルスケールレンジ（ＦＳＲ）
は、ＶＦＳが実際に測定されたフルスケール電圧であ
り、Ｖｏｓが測定されたオフセット電圧であるとき、Ｆ
ＳＲ＝ＶＦＳ−Ｖｏｓにより与えられる。フルスケール
電圧ＶＦＳを得るためのメカニズムは、フルスケール電
圧ＶＦＳの場合の入力ベクターは”全て０”ではなく”
全て１”である点を除き、オフセット電圧Ｖｏｓを得る
メカニズムと同じである。従って、フルスケールレンジ
ＦＳＲでは、”全て０”の入力データにより得たＤＡＣ
２７の出力が、１つのデータレジスタ（Ｄ１）に蓄積さ
れ、”全て１”の入力データにより得たＤＡＣ２７の出
力が、別のデータレジスタ（Ｄ２）に蓄積される。２つ
のデータレジスタＤ１とＤ２の内容が、右にＮビットシ
フトされることにより、フルスケール電圧ＶＦＳとオフ
セット電圧Ｖｏｓを得ることができる。そしてＤ２とＤ
１の相違、すなわちＤ２−Ｄ１が、フルスケールレンジ
ＦＳＲを表す。このようにして計算されたフルスケール
レンジＦＳＲの値は、別のデータレジスタＤ３に記憶す
るようにしてもよい。上記した各ステップをまとめると
以下のようになる。
【００３９】（Ｓ２−ａ）プロセス（Ｓ１）に説明した
手続きによりオフセッ ト電圧Ｖｏｓを得る。そのオフ
セット電圧Ｖｏｓの値をデータレジ スタＤ１に記憶す
る。（Ｓ２−ｂ）プロセス（Ｓ２）に説明した手続きに
より、”全て １”の入力データを用いてフルスケール
電圧ＶＦＳを得る。そのＶ ＦＳの値をデータレジスタ
Ｄ２に記憶する。（Ｓ２−ｃ）データレジスタＤ２−Ｄ
１の引き算を行い、フルス ケールレンジＦＳＲを得
る。そのＦＳＲ値をデータレジスタＤ３に 記憶する。
このようなデータレジスタＤ１からＤ３はマイクロプロ
セッサコア内で内部レジスタを割り当てたり、ＳｏＣ
ＩＣにおける メモリコアの記憶領域を割り当てること
により実現できる。
【００４０】（Ｓ３）ミシングコードとメジャー・トラ
ンジション：これらのパラメータの測定のために、被試
験ＤＡＣ２７の出力は、デジタル化され、オンチップメ
モリやハードディスク３３のようなＡＴＥメモリに記憶
される。また２つのデータレジスタ（Ｄ４とＤ５）が、
２つの連続したコード値に対する、ＤＡＣ出力のデジタ
ル値を記憶するために用いられる。このようなデータレ
ジスタＤ１からＤ５はマイクロプロセッサコア内で内部
レジスタを割り当てたり、ＳｏＣＩＣのメモリコア内の
メモリー領域を割り当てることにより実現できる。上述
したように、被試験ＤＡＣ２７にカウンター（アセンブ
リ言語により実現されている）からコード値を与える。
これにより得られた、データレジスタＤ４とＤ５の内容
が、コードトランジションを表す。ミシングコードはレ
ジスタＤ４かＤ５がゼロ値（ヌル）を生じたときに検出
することができる。データレジスタＤ４とＤ５のデータ
値の相違がメジャートランジションを示す。
【００４１】（Ｓ４）ディファレンシャル・ノンリニア
リティー（ＤＮＬ）：フルスケールレンジＦＳＲが計算
された後、ＬＳＢ（最下位ビット）のサイズを得るため
に、更にわり算が行われる。上記したように、カウンタ
ーが、被試験ＤＡＣに入力コード値を与え、２つのデー
タレジスタ（Ｄ４とＤ５）が、２つの連続した入力コー
ド値に対応するＤＡＣのデジタル出力を記憶するために
使用される。ＤＮＬを得るには、Ｄ５とＤ４間の引き算
を行う。計算されたＤＮＬは、更にあらかじめ決められ
た値と対比され、これによりパス／フェイルのフラグを
発生する。上述のステップをまとめると以下のようにな
る。
【００４２】（Ｓ４−ａ）上記のプロセス（Ｓ１）に記
述したように、オフセ ット電圧Ｖｏｓを得る。そのオ
フセット電圧Ｖｏｓ値をデータレジ スタＤ１に記憶す
る。上記ステップ（Ｓ２−ｂ）に記述したように、 フ
ルスケール電圧ＶＦＳを得る。この電圧値をレジスタＤ
２に記憶 する。上記ステップ（Ｓ２−ｃ）に記述した
ように、フルスケール レンジ（ＦＳＲ）を得る。（Ｓ
４−ｂ）最下位ビットＬＳＢのサイズを知るために、フ
ルス ケールレンジＦＳＲを２N−１で割る。この値を
データレジスタＤ ６に記憶する。（Ｓ４−ｃ）上記の
ミシングコードとメジャートランジション について述
べたステップ（Ｓ３）に記述したように、被試験ＤＡＣ
に０から２N−１のバイナリ入力コード列を与える。
（Ｓ４−ｄ）データレジスタＤ４とＤ５に各連続した入
力コード に対応するＤＡＣのデジタル出力を記憶す
る。引き算Ｄ５−Ｄ４を 行い、ディファレンシャル・
ノンリニアリティーＤＮＬを得る。（Ｓ４−ｅ）予め定
めたＤＮＬと計算されたＤＮＬを比較する。 もし、計
算されたＤＮＬが予め定めたＤＮＬよりも大きい場合に
は、 フェイルフラグを発生する。
【００４３】好ましい実施例しか明記していないが、上
述の記述に基づき、本発明の精神と範囲を離れることな
く、添付の請求の範囲で、本発明の様々な形態や変形が
可能である。
【００４４】
【発明の効果】本テスト方法の主な利点は、必要な追加
のハードウェア量が、無視できるほど少なく、しかも埋
め込みアナログ・混成信号回路を効率よくテストできる
ことにある。本発明は特別のテスト装置を必要とせず、
そのために被試験ＳｏＣの構成において、専用の観測ポ
イントや制御ポイントを必要としない。上記の説明はＡ
ＤＣ／ＤＡＣを例について行ったが、本発明は普通化し
ており、どんなアナログ・混成信号回路にも応用ができ
る。
【図面の簡単な説明】
【図１】複数の埋め込みコアを有するシステムオンチッ
プ（ＳｏＣ）ＩＣとも称される大規模集積回路（ＬＳ
Ｉ）の内部構造を示す概略図である。
【図２】システムオンチップＩＣ内のアナログ・混成信
号コアを試験するための本発明の全体構成を示した概略
図である。
【図３】本発明によりシステムオンチップＩＣ内のアナ
ログ・混成信号コアを試験するためのシステムオンチッ
プＩＣの基本構成を示した概略図である。
【図４】ＤＡＣ／ＡＤＣのようなアナログコアに関連す
る各種のテストパラメータを図示した概略図である。
【図５】ＤＡＣ／ＡＤＣのようなアナログコアに関連す
る各種のテストパラメータを図示した他の概略図であ
る。
【図６】アナログ・混成信号コアに印加し、その応答を
検証するためのテスト信号を発生するために、システム
オンチップ内のマイクロプロセッサコアに外部から供給
されるアセンブリ言語によるテストプログラムの例を示
す。
【符号の説明】
１２ マイクロプロセッサコア ２７ ＤＡＣ ４４ テストレジスタ ４６ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｇ１１Ｃ 29/00 ６７５Ｍ Ｇ０６Ｆ 12/16 ３３０ Ｇ０１Ｒ 31/28 Ｃ 15/78 ５１０ Ｑ Ｇ１１Ｃ 29/00 ６７５ Ｈ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサコアとメモリコアを
    有する集積回路チップ内の埋込みアナログコアをテスト
    する方法において、 集積回路チップ内においてマイクロプロセッサコアと被
    試験アナログコアの間にテスト用レジスタを設けるステ
    ップと、 上記マイクロプロセッサ命令を複数回実行しその結果を
    評価して上記マイクロプロセッサコアをテストするステ
    ップと、 マイクロプロセッサコアにおいてアセンブリ言語テスト
    プログラムを実行してそのマイクロプロセッサコアによ
    りテストパターンを発生するステップと、 マイクロプロセッサコアによりそのテストパターンをア
    ナログコアに与え、アナログコアの応答をそのマイクロ
    プロセッサコアまたは集積回路チップ外に備えられたテ
    ストシステムによって検証するステップと、により構成
    される埋込みアナログコアのテスト方法。
  2. 【請求項２】 上記アナログコアをテストする前に、上
    記メモリコアをテストするステップをさらに有し、その
    メモリコアのテストは上記マイクロプロセッサコアによ
    りメモリテストパターンを発生してそのメモリテストパ
    ターンをそのメモリコアに供給し、その結果そのメモり
    コアに格納されたデータを評価することにより行われ
    る、請求項１に記載の埋込みアナログコアのテスト方
    法。
  3. 【請求項３】 上記マイクロプロセッサコアに与えられ
    る上記テストプログラムは、アセンブリ言語テストプロ
    グラムのオブジェクトコードである、請求項１に記載の
    埋込みアナログコアのテスト方法。
  4. 【請求項４】 上記アセンブリ言語テストプログラム
    は、入出力インタフェースを介して、外部のホストコン
    ピュータから上記マイクロプロセッサコアに与えられ
    る、請求項３に記載の埋込みアナログコアのテスト方
    法。
  5. 【請求項５】 上記アセンブリ言語テストプログラム
    は、入出力インタフェースを介して、外部のＩＣテスタ
    から上記マイクロプロセッサコアに与えられる、請求項
    ３に記載の埋込みアナログコアのテスト方法。
  6. 【請求項６】 上記集積回路チップはシステムオンチッ
    プＩＣである、請求項１に記載の埋込みアナログコアの
    テスト方法。
  7. 【請求項７】 上記アナログコアはアナログ・ディジタ
    ル変換器（ＡＤＣ）あるいはディジタル・アナログ変換
    器（ＤＡＣ）である、請求項１に記載の埋込みアナログ
    コアのテスト方法。
  8. 【請求項８】 マイクロプロセッサコアとメモリコアを
    有する集積回路チップ内の埋込みアナログコアをテスト
    するための構成において、 マイクロプロセッサコアと被試験アナログコアとの間に
    備えられたテストレジスタと、 そのアナログコアにデータを選択的に供給するために、
    テストレジスタとそのアナログコアの間に備えられたマ
    ルチプレクサと、 そのマイクロプロセッサの命令を複数回実行してその結
    果を評価することによりそのマイクロプロセッサコアの
    正常性を確認し、そのマイクロプロセッサによりメモリ
    ーテストパターンを発生して上記メモリコアに印加して
    そのメモリコアを評価する手段と、 インタフェース回路を介してマイクロプロセッサコアに
    実行すべきテストプログラムを供給するホストコンピュ
    ータと、 により構成されるアナログコアのテストのための構成。
  9. 【請求項９】 上記テストレジスタは、上記マルチプレ
    クサにテストモード信号が与えられたとき、そのマルチ
    プレクサを介して、上記テストプログラムを上記マイク
    ロプロセッサコアから上記アナログコアに供給する、請
    求項８に記載のアナログコアのテストのための構成。
  10. 【請求項１０】 上記アナログコアをテストする前に、
    上記マイクロプロセッサコアによりメモリテストパター
    ンを発生してそのメモリテストパターンをメモリコアに
    供給し、その結果そのメモりコアに格納されたデータを
    評価することにより、そのメモリコアのテストを実施す
    る、請求項８に記載のアナログコアのテストのための構
    成。
  11. 【請求項１１】 上記マイクロプロセッサコアに与えら
    れる上記テストプログラムは、アセンブリ言語テストプ
    ログラムのオブジェクトコードである、請求項８に記載
    のアナログコアのテストのための構成。
  12. 【請求項１２】 上記アセンブリ言語テストプログラム
    は、入出力インタフェースを介して、外部のホストコン
    ピュータから上記マイクロプロセッサコアに与えられ
    る、請求項１１に記載のアナログコアのテストのための
    構成。
  13. 【請求項１３】 上記アセンブリ言語テストプログラム
    は、入出力インタフェースを介して、外部のＩＣテスタ
    から上記マイクロプロセッサコアに与えられる、請求項
    １１に記載のアナログコアのテストのための構成。
  14. 【請求項１４】 上記集積回路チップはシステムオンチ
    ップＩＣである、請求項８に記載のアナログコアのテス
    トのための構成。
  15. 【請求項１５】 上記アナログコアはアナログ・ディジ
    タル変換器（ＡＤＣ）あるいはディジタル・アナログ変
    換器（ＤＡＣ）である、請求項８に記載のアナログコア
    のテストのための構成。
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