JP3664480B2 - オンチップ・ヒストグラム試験 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に集積回路部品の試験に関し、特に、アナログおよび混合信号集積回路のテスト用設計（ＤＦＴ）に関する。
【０００２】
【従来の技術】
ヒストグラム試験は、アナログ・デジタル変換器（ＡＤＣ）デバイスの動的評価のためのよく知られた方法である。一般的に、既知の周波数および振幅の正弦波がＡＤＣに入力される。正弦波に応答してＡＤＣにより出力されるデジタル・コードはヒストグラムに記録され、それは装置の大域特性および局所エラーの両方を明らかにするために使用される。例えば、ピーツ（Peetz）は「Dynamic Testing of Waveform Recorders」と題する論文IEEE Transactions on Instrumentation and Measurement IM-32:1（1983年3月）１２〜１７ページにＡＤＣヒストグラム試験の多数の用途を記述しており、これを参照によってここに組み込む。これらの用途は、ＡＤＣの微分非線形性を得ること、入力試験周波数で欠落しているコードが存在するかどうかの決定、および試験周波数での利得およびオフセットの測定を含む。ワグディ（Wagdy）らは、「Determining ADC Effective Number of Bits Via Histogram Testing」IEEE Transactions on Instrumentation and Measurement 40:4（1991年8月）７７０〜７７２ページで、ヒストグラム試験を使用してＡＤＣの有効ビット数を決定することもできることを指摘しており、これも参照によってここに組み込む。
【０００３】
最新の高速ＡＤＣは、３ＧＨｚを超える周波数で作動するように設計されている。これらの速度では、従来のオフチップ試験装置を用いてヒストグラム・データを収集することが非常に難しい。この問題に取り組むため、テスト用設計（ＤＦＴ）および内蔵自己試験（ＢＩＳＴ）技術が開発された。これらの概念は一般的にAnalog and Mixed-Signal Test（Prentice Hall PTR, Upper Saddle River, New Jersey, 1998）でヴィナコタ（Vinnakota）によって説明されており、これを参照によってここに組み込む。ＤＦＴ技術は、一般に故障検出率を改善するか、または外部機器が試験のためにチップの内部要素にアクセスできるようにすることによって、あるいはその両方によって、チップ上の回路を変更して回路の試験を促進することを含む。ＢＩＳＴもまた回路変更を含むが、実際にテスト生成器をチップ自体に埋め込むことによってＤＦＴより一歩先に進む。ＤＦＴおよびＢＩＳＴ技術は両方とも一般的に、チップ開発の検証段階でのみ使用され、その後は使用されないチップ「実面積」として残される、オンチップ・ハードウェアの追加を必要とする。
【０００４】
フルエンス・テクノロジーズ社（オレゴン州ビヴァートン）は、ＨＡＢＩＳＴ（商標）として知られる、オンチップ試験用のヒストグラムに基づくＢＩＳＴシステムを提供している。このシステムの態様は米国特許第５，７９３，６４２号に記載されており、その開示を参照によってここに組み込む。ＨＡＢＩＳＴは特に高性能ＡＤＣの試験用に意図されている。アナログ試験信号はオンチップ源によって生成され、試験中のＡＤＣに入力される。試験信号自体または信号のシミュレーションのいずれかから導出される基準ヒストグラムは、オンチップ・メモリに格納される。試験信号が流れている間、オンチップ・ヒストグラム生成器はＡＤＣの可能な出力コードの各々の発生を計数し、結果をチップ上のメモリに格納する。それはこうして、ＡＤＣ出力の実ヒストグラムをアセンブルする。基準ヒストグラムを実ヒストグラムから減算して分散ヒストグラムを出し、次いでこれを圧縮し、符号化し、回路を評価するためオフチップ分析器に渡される。高速試験信号およびヒストグラムはどちらもチップ上で生成され、符号化された分散ヒストグラムを分析器に渡す必要があるだけなので、チップと分析器との間のリンクは低速度で作動すれば充分である。しかし、動作のこの便宜は、入力試験信号を生成するためのアナログ回路を含め、実質的な追加オンチップ・ハードウェアの費用で達成される。さらに、ＡＤＣへの入力信号に適用できる周波数、振幅、および波形の種類の範囲は、埋め込まれたアナログ試験回路機構が提供できるものに制限される。
【０００５】
【発明が解決しようとする課題】
チップ上のアナログ試験信号生成回路を必要とすることなく、非常に高速のヒストグラム測定をアナログ集積回路部品上で行なう。
【０００６】
【課題を解決するための手段】
本発明の好適な実施形態は、チップ上のアナログ試験信号生成回路を必要とすることなく、非常に高速のヒストグラム測定をアナログ集積回路部品上で行なうことを可能にする。試験波形、一般的に高周波正弦波は、標準信号生成器から適切な無線周波（ＲＦ）プローブを介して試験中のチップに入力される。チップ上のＡＤＣは、波形に応答してデジタル出力コードを生成する。ＡＤＣ出力は、簡単なオンチップ比較器を用いて、一連の目標コードと比較される。出力コードが目標コードと一致する場合はいつも、第２ＲＦプローブによってチップに接続された標準カウンタに「１」が出力される。出力コードの可能な値の範囲全体に目標コードを通し、各コードの一致を計数することによって、ＡＤＣ出力のヒストグラムが生成される。
【０００７】
したがって、本発明の好適な実施形態では、技術上知られているＢＩＳＴおよびＤＦＴ解決策によって要求されるものより実質的に簡単なオンチップ試験回路機構を使用して、ＡＤＣヒストグラムが生成される。標準オフチップ試験装置を使用して、信号入力および比較器読出しのために少数のＲＦプローブをチップ自体に接続するだけで、ヒストグラムが生成され、分析される。ヒストグラムはオフチップ装置によって分析されて、発明の背景で示したように、有効ビットの数、微分非線形性、およびその他の特性など、チップ上のアナログ部品、特にＡＤＣの特性が決定される。
【０００８】
したがって、本発明の好適な実施形態では、集積回路チップ上のアナログ／デジタル変換器（ＡＤＣ）によって生成された出力コードのヒストグラムを生成するための回路機構を提供し、ＡＤＣは、ＡＤＣに加えられた入力信号に応答して、ＡＤＣに連結されたクロック信号によって決定される出力レートで出力コードを生成し、この回路機構は、
ＡＤＣと共にチップ上に配置された比較器であって、
ＡＤＣから出力コードを受け取るために連結された第１入力と、
出力コードの範囲の少なくとも一部分を網羅する一連の目標コードを受け取るために連結された第２入力と、
出力コードと目標コードが等しい場合はいつも第１状態を取り、それらが等しくないときは第２状態を取る出力と
を含む比較器と、
ＡＤＣおよび比較器と共にチップ上に配置され、比較器の出力を受け取り、かつ出力が第１状態のときに、クロック信号によって決定されるパルス・レートでチップからの出力用のパルスを生成するために連結されたパルス生成器と
を含む。
【０００９】
好ましくは、パルス・レートはＡＤＣの出力レートに等しい。
【００１０】
さらに好ましくは、回路機構は、出力コードのヒストグラムを生成するように、各々の目標コードを比較器の第２入力に順次加えるために連結された目標コード生成器を含む。好ましくは、目標コード生成器は、ＡＤＣが入力信号を受け取り出力コードを生成する期間であるクロック信号の実質的に等しいサイクル数にわたり、一連の目標コードの各々を比較器に加えるように構成する。
【００１１】
加えて、または代替的に、パルスを計数して出力コードのヒストグラムを生成するためオフチップ試験装置にパルスを搬送するために、パルス生成器はチップに適用されたプローブにパルスを伝達するように構成する。
【００１２】
本発明の好適な実施形態によれば、
ＡＤＣに加えられた入力信号に応答して、ＡＤＣに連結されたクロック信号によって決定される出力レートで一範囲のデジタル出力コードを生成するように配置されたアナログ／デジタル変換器（ＡＤＣ）と、
ＡＤＣからの出力コードを受け取るように連結された第１入力と、出力コードの範囲の少なくとも一部分を網羅する一連の目標コードを受け取るように連結された第２入力と、出力コードと目標コードが等しい場合にはいつも第１状態を取り、かつそれらが等しくない場合には第２状態を取るように構成された出力とを含む比較器と、
比較器の出力を受け取るために連結され、出力が第１条帯のときには、クロック信号によって決定されるパルス・レートでチップからの出力用のパルスを生成するパルス生成器と
を含む集積回路チップをも提供する。
【００１３】
好ましくは、ＡＤＣは、入力信号をチップからオフチップ試験装置に運ぶ、チップに適用された信号プローブから、入力信号を受け取るようために構成する。
【００１４】
本発明の好適な実施形態によれば、
入力信号に応答してＡＤＣに連結されたクロック信号によって決定される出力レートで一範囲のデジタル出力コードを生成するように構成されたアナログ／デジタル変換器（ＡＤＣ）を含むチップ上のアナログ回路機構に入力信号を加えることと、
チップ上の比較器を使用して、ＡＤＣからの出力コードを、出力コードの範囲の少なくとも一部分を網羅する一連の目標コードと比較して、出力コードと目標コードが等しい場合にはいつもクロック信号によって決定されるパルス・レートでチップからの出力用のパルスを生成することと、
各々の目標コードに対して生成されるパルスを計数して、出力コードのヒストグラムを生成することと
を含む、集積回路チップを試験する方法を追加的に提供する。
【００１５】
好ましくは、この方法は、ヒストグラムを分析して、アナログ回路機構の１つまたは複数の動作特性を決定することを含む。
【００１６】
本発明の好適な実施形態によれば、ＡＤＣに加えられた入力信号に応答してＡＤＣに連結されたクロック信号によって決定される出力レートで出力コードを生成する集積回路チップ上のアナログ／デジタル変換器（ＡＤＣ）によって生成される出力コードのヒストグラムを生成するための装置であって、
アナログ／デジタル変換器（ＡＤＣ）を含むチップ上のアナログ回路機構に入力信号を加えるために構成された信号生成器と、
出力コードを一範囲の出力コードの少なくとも一部分を網羅する一連の目標コードと比較して、出力コードと目標コードが等しい場合にはいつもクロック信号によって決定されるパルス・レートでチップからの出力用のパルスを生成するために連結された、チップ上の試験回路機構と、
各々の目標コードに対して生成されるパルスを受け取って計数するように構成されたカウンタと
を含む装置をさらに提供する。
【００１７】
好ましくは、信号生成器およびカウンタは、入力信号をアナログ回路機構に伝達するため、およびパルスをカウンタに伝達するための無線周波（ＲＦ）プローブを含む、チップから分離した試験装置を含む。
【００１８】
さらに好ましくは、装置は、カウンタによって生成されたパルス計数を受け取り、かつ出力コードのヒストグラムを生成し、かつヒストグラムを分析してアナログ回路機構の１つまたは複数の動作特性を決定するために連結されたヒストグラム分析器を含む。
【００１９】
本発明は、図面と併せて、好適な実施形態の以下の詳細な説明からより深く理解されるであろう。
【００２０】
【発明の実施の形態】
図１は、本発明の好適な実施形態による、集積回路（ＩＣ）チップ２２を試験するためのシステム２０の略絵画図である。チップ２２の詳細を以下で、図２に関連して説明する。システム２０は、信号生成器２５、カウンタ２７、およびヒストグラム分析器２９を含む試験装置２４を備えている。技術上知られているＲＦプローブ２６は、装置２４をチップ２２上の適切な試験点に接続する。プローブは、信号生成器２５によって生成された波形をチップに印加し、かつチップのデジタル・パルス出力をカウンタ２７に伝達するために使用される。デジタル出力は、チップ上のＡＤＣによって生成されるデジタル・コードの分布を反映する。分析器２９は、カウンタ２７によって生成された計数を受け取って処理し、ＡＤＣによって生成されたデジタル・コードの分散を与える計数のヒストグラム２８を生成する。
【００２１】
装置２４の構成部品は、本発明の機能を実行するように制御またはプログラムされた標準試験機器であることが好ましい。例えば信号生成器２５は、カリフォルニア州パロアルトのアジラント（ヒューレット・パッカード）によって生産され、ＧＨｚ範囲の周波数で正弦波およびその他の波形を生成することのできる、ＥＳＧ４０００Ａを含むことができる。正確なヒストグラム分析のために、参照によってここに組み込む「Histogram Measurement of ADC Nonlinearities Using Sine Waves」IEEE Transactions on Instrumentation and Measurement 43:3（1994年）３７３〜３８３ページにブレア（Blair）によって記載されるように、好適には正弦波は可能な限り純音とすべきである。カウンタ２７は、カウンタ・モードで作動するように構成された、アジラント・モデル１２０−Ｂなどのデジタル化オシロスコープを含むことが好ましい。分析器２９は一般的に、カウンタ２７の出力を受け取り、必要なヒストグラム分析と同様、技術上知られている他の適用可能な分析機能を実行するように適切なソフトウェアでプログラムされる、汎用コンピュータまたは他のプロセッサを含む。
【００２２】
図２は、本発明の好適な実施形態による、チップ上のＡＤＣ３０の出力のヒストグラムを生成するのに使用されるチップ２２内の試験回路機構を概略的に示すブロック図である。ＡＤＣは、上述の通り、信号生成器２５からアナログ試験入力Ｖ_INを受け取り、好ましくはチップ２２上で生成されるクロックＶ_CLKによって決定されるレートで、入力電圧のレベルに対応するデジタル・コードを出力する。一般的に、クロック・レートはおよそ３ＧＨｚであり、ＡＤＣ３０は５ビット・コードを出力するように設計するが、ここに記載する方法および回路機構は、他のクロック・レートおよびコード分解能にも同等に適用可能である。ＡＤＣの出力は、ｎビット並列データの形であることが好ましい。
【００２３】
ｎビットＡＤＣは、アナログ入力レベルによって異なるが、通常は２ⁿ個の異なるコードを出力する。目標コード生成器３４は、各々の異なるコードを順番に生成するようにプログラムされるか、または外部から制御される。各々の目標コードが生成器３４から出力される間、ＡＤＣ３０は、クロックＶ_CLKの予め定められたサイクル数だけ作動する。比較器３８はＡＤＣ出力を、アダプタによって保持された目標コードと１ビットづつ比較する。コードが一致すると、比較器は「１」をマスタ／スレーブ・ラッチ４０に出力する。ＡＮＤゲート４２およびドライバ４４を使用して出力パルス列Ｖ_COUNTを生成し、比較器３８が「１」を生成するたびに、そのパルス列の中にパルスが生成される。これらのパルスは、ヒストグラム２８を生成するためにカウンタ２７によって計数される。
【００２４】
図３は、本発明の好適な実施形態による、ヒストグラム３８を生成するための方法を概略的に示す流れ図である。信号入力ステップ５０で、試験波形Ｖ_IN、一般的にはよく制御された振幅および周波数の正弦波がＡＤＣ３０に入力される。初期化ステップ５６で、目標コード生成器３４は、初期目標コード、例えば０００００を比較器３８に入力する。ＡＤＣ３０がクロックＶ_CLKの選択されたサイクル数にわたって入力波形をデジタル化している間、この目標コードは比較器によって保持される。この期間中、カウンタ２７は、計数ステップ５４で、出力Ｖ_COUNT内のパルス数を計数する。このパルス数は、選択されたサイクル数にわたってＡＤＣが生成する出力コードのシーケンス内で現在の目標コードが発生する回数、例えばコード０００００が発生した回数に等しい。
【００２５】
初期目標コードに対する計数が完了した後、目標コード生成器３４は、増分ステップ５６で、目標コードを次の値、例えば００００１に増分する。このコードの発生が、ステップ５４で、好ましくは初期コードの場合と同じサイクル数にわたって計数される。関心のある範囲内の目標コード（一般的には０００００〜１１１１１）の各々に対して計数が生成されるまで、目標コードの全範囲に対してステップ５４および５６が繰り返される。各コードの発生は、ＡＤＣへの同一入力信号に基づき、同じクロック・サイクル数にわたって計数されるので、計数の結果は、あたかも全てのコードが同時に計数されるかのように、技術上知られているヒストグラム生成器の場合と統計的に同じである。しかし、本発明のこの好適な実施形態によって提供される順次計数の方法は、計数を実行するために要求されるオンチップ回路機構を実質的に簡素化する。
【００２６】
全てのコードが計数された後、分析器２９は、ヒストグラム計算ステップ５８で、ＡＤＣ３０のヒストグラムを計算する順にカウンタ２７によって集計された結果を処理する。プロセッサはヒストグラムを分析して、有効ビット数および微分非線形性など、ＡＤＣの特性を決定する。発明の背景で示した参考文献に記載されているものなど、技術上知られている他の分析も、ヒストグラムに適用することができる。
【００２７】
こうして、システム２０は、中位の速度の２つのＲＦプローブ２６（Ｖ_INおよびＶ_COUNT）を既存の標準試験装置２４と一緒に使用するだけで、ＡＤＣ３０の完全なヒストグラム分析を生成することができる。希望するならば、Ｖ_CLOCKの出力レートをさらに低下することができるように、直列／並列変換器をオンチップ試験回路機構３２に、ＡＮＤゲート４４の後に、追加することができる。チップ２２上の試験回路機構３２は簡単設計であり、技術上知られているＢＩＳＴおよびＤＦＴ解決策に比較して、「実面積（real estate）」をほとんど必要としない。図２の実施形態に示した唯一のアナログ回路機構はＡＤＣ３４であるが、他のアナログ回路部品も同様にこの方法で試験できることは理解されるであろう。
【００２８】
したがって、上述した好適な実施形態は例として記載したのであり、本発明は特に上で示しかつ説明したものに限定されないことは、理解されるである。むしろ、本発明の範囲は、上述した様々な特長の組合せおよび部分組合せの両方だけでなく、先行技術に開示されておらず、上記の説明を読んで当業者が思い付く変形および変化も同様に含む。
【００２９】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３０】
（１）集積回路チップ上のアナログ／デジタル変換器（ＡＤＣ）によって生成される出力コードのヒストグラムを生成するための回路であって、前記ＡＤＣは、前記ＡＤＣに加えられた入力信号に応答して、前記ＡＤＣに連結されたクロック信号によって決定される出力レートで出力コードを生成し、
前記ＡＤＣと共に前記チップ上に配置された比較器であって、
前記ＡＤＣから前記出力コードを受け取るために連結された第１入力と、
一範囲の前記出力コードの少なくとも一部分を網羅する一連の目標コードを受け取るために連結された第２入力と、
前記出力および目標コードが等しいときにはいつでも第１状態を取り、それらが等しくないときには第２状態を取るように構成された出力と
を含む比較器と、
前記ＡＤＣおよび前記比較器と共に前記チップ上に配置され、前記比較器の出力を受け取り、出力が第１状態のときには、前記クロック信号によって決定されるパルス・レートで前記チップからの出力用のパルスを生成するために連結されたパルス発生器と
を備えた回路。
（２）前記パルス・レートが前記ＡＤＣの前記出力レートに等しい、上記（１）に記載の回路。
（３）前記出力コードのヒストグラムを生成するように、前記目標コードの各々を順次前記比較器の第２入力に加えるために連結された目標コード生成器を備えた、上記（１）に記載の回路。
（４）前記目標コード生成器が、ＡＤＣが入力信号を受け取りかつ出力コードを生成する期間であるクロック信号の実質的に等しいサイクル数にわたり、前記一連の目標コードの各々を前記比較器に加えるように構成された、上記（３）に記載の回路。
（５）パルスを計数しかつ出力コードのヒストグラムを生成するためのオフチップ試験装置にパルスを搬送するために、前記パルス生成器が前記チップに適用されたプローブにパルスを伝達するように構成された、上記（１）に記載の回路。
（６）アナログ／デジタル変換器（ＡＤＣ）に加えられた入力信号に応答して、前記ＡＤＣに連結されたクロック信号によって決定される出力レートで一範囲のデジタル出力コードを生成するように構成された前記ＡＤＣと、
前記ＡＤＣからの出力コードを受け取るために連結された第１入力と、前記範囲の出力コードの少なくとも一部分を網羅する一連の目標コードを受け取るために連結された第２入力と、前記出力および目標コードが等しいときにはいつでも第１状態を取り、それらが等しくないときには第２状態を取るように構成された出力とを備えた比較器と、
前記比較器の出力を受け取り、前記出力が第１状態のときに、前記クロック信号によって決定されるパルス・レートでチップからの出力用のパルスを生成するために連結されたパルス生成器と
を備えた集積回路チップ。
（７）前記パルス・レートが前記ＡＤＣの前記出力レートに等しい、上記（６）に記載のチップ。
（８）前記出力コードのヒストグラムを生成するように、前記目標コードの各々を順次前記比較器の第２入力に加えるために連結された目標コード生成器を備えた、上記（６）に記載のチップ。
（９）前記目標コード生成器が、ＡＤＣが入力信号を受け取りかつ出力コードを生成する期間であるクロック信号の実質的に等しいサイクル数にわたり、前記一連の目標コードの各々を前記比較器に加えるように構成された、上記（８）に記載のチップ。
（１０）パルスを計数しかつ出力コードのヒストグラムを生成するためのオフチップ試験装置にパルスを搬送するために、前記パルス生成器が前記チップに適用されたカウント・プローブにパルスを伝達するように構成された、上記（６）に記載のチップ。
（１１）前記ＡＤＣが前記チップに適用された信号プローブから入力信号を受け取るように構成され、前記信号プローブが入力信号をチップからオフチップ試験装置に伝達する、上記（６）に記載のチップ。
（１２）入力信号に応答して、アナログ／デジタル変換器（ＡＤＣ）に連結されたクロック信号によって決定される出力レートで、一範囲のデジタル出力コードを生成するように構成された前記ＡＤＣを含むチップ上のアナログ回路に入力信号を加えることと、
前記チップ上の比較器を使用して、前記ＡＤＣからの前記出力コードを前記範囲の前記出力コードの少なくとも一部分を網羅する一連の目標コードと比較して、前記出力および目標コードが等しいときにはいつでも前記クロック信号によって決定されるパルス・レートで前記チップからの出力用のパルスを生成することと、
前記目標コードの各々に対して生成されるパルスを計数して、前記出力コードのヒストグラムを生成することと
を含む、集積回路チップの試験方法。
（１３）前記パルス・レートが前記ＡＤＣの前記出力レートに等しい、上記（１２）に記載の方法。
（１４）前記パルスを計数することが、前記出力コードのヒストグラムを生成するように、前記目標コードの各々を順次前記比較器に加えることを含む、上記（１２）に記載の方法。
（１５）前記目標コードの前記各々を加えることが、前記ＡＤＣが前記入力信号を受け取りかつ出力コードを生成する期間であるクロック信号の実質的に等しいサイクル数にわたり、前記目標コードの各々を加えることを含む、上記（１４）に記載の方法。
（１６）前記パルスを計数することが、前記パルスを計数しかつ前記出力コードのヒストグラムを生成するためのオフチップ試験装置にパルスを伝達することを含む、上記（１２）に記載の方法。
（１７）前記入力信号を加えることが、オフチップ試験装置から無線周波（ＲＦ）プローブを介して前記チップに前記入力信号を伝達することを含む、上記（１２）に記載の方法。
（１８）前記ヒストグラムを分析して、前記アナログ回路の１つまたは複数の動作特性を決定することを含む、上記（１２）に記載の方法。
（１９）集積回路チップ上のアナログ／デジタル変換器（ＡＤＣ）によって生成される出力コードのヒストグラムを生成するための装置において、前記ＡＤＣは、前記ＡＤＣに加えられた入力信号に応答して、前記ＡＤＣに連結されたクロック信号によって決定される出力レートで出力コードを生成し、
前記入力信号を前記チップ上の前記アナログ／デジタル変換器（ＡＤＣ）を含むアナログ回路に加えるように構成された信号生成器と、
前記出力コードを一範囲の前記出力コードの少なくとも一部分を網羅する一連の目標コードと比較して、前記出力および目標コードが等しいときにはいつでも、前記クロック信号によって決定されるパルス・レートで前記チップからの出力用のパルスを生成するために結合された前記チップ上の試験回路と、
前記目標コードの各々に対して生成されたパルスを受け取り、計数するように構成されたカウンタと
を備えた装置。
（２０）前記パルス・レートが前記ＡＤＣの前記出力レートに等しい、上記（１９）に記載の装置。
（２１）前記試験回路が、ＡＤＣが入力信号を受け取りかつ出力コードを生成する期間であるクロック信号の実質的に等しいサイクル数にわたり、前記目標コードの各々を前記出力コードと比較するように制御される、上記（１９）に記載の装置。
（２２）前記信号生成器および前記カウンタが、前記入力信号を前記アナログ回路に伝達しかつパルスを前記カウンタに伝達するための無線周波（ＲＦ）プローブを含む、前記チップから分離した試験装置を備えた、上記（１９）に記載の装置。
（２３）前記カウンタによって生成されたパルス計数を受け取り、かつ前記出力コードのヒストグラムを生成し、かつ前記ヒストグラムを分析して前記アナログ回路の１つまたは複数の動作特性を決定するために連結されたヒストグラム分析器を備えた、上記（１９）に記載の装置。
【図面の簡単な説明】
【図１】本発明の好適な実施形態による、集積回路デバイスを試験するためのシステムの略絵画図である。
【図２】本発明の好適な実施形態による、オンチップ試験回路機構を概略的に示すブロック図である。
【図３】本発明の好適な実施形態による、ヒストグラム試験の方法を概略的に示す流れ図である。
【符号の説明】
２０ 試験システム
２２ 集積回路チップ
２４ 試験装置
２５ 信号生成器
２６ ＲＦプローブ
２７ カウンタ
２９ ヒストグラム分析器

Claims (23)

1. 集積回路チップ上のアナログ／デジタル変換器（ＡＤＣ）によって生成される出力コードのヒストグラムを生成するための回路であって、前記ＡＤＣは、前記ＡＤＣに加えられた入力信号に応答して、前記ＡＤＣに連結されたクロック信号によって決定される出力レートで出力コードを生成し、
   前記ＡＤＣと共に前記チップ上に配置された比較器であって、
   前記ＡＤＣから前記出力コードを受け取るために連結された第１入力と、
   一範囲の前記出力コードの少なくとも一部分を網羅する一連の目標コードを受け取るために連結された第２入力と、
   前記出力および目標コードが等しいときにはいつでも第１状態を取り、それらが等しくないときには第２状態を取るように構成された出力と
   を含む比較器と、
   前記ＡＤＣおよび前記比較器と共に前記チップ上に配置され、前記比較器の出力を受け取り、出力が第１状態のときには、前記クロック信号によって決定されるパルス・レートで前記チップからの出力用のパルスを生成するために連結されたパルス発生器と
   を備えた回路。
2. 前記パルス・レートが前記ＡＤＣの前記出力レートに等しい、請求項１に記載の回路。
3. 前記出力コードのヒストグラムを生成するように、前記目標コードの各々を順次前記比較器の第２入力に加えるために連結された目標コード生成器を備えた、請求項１に記載の回路。
4. 前記目標コード生成器が、ＡＤＣが入力信号を受け取りかつ出力コードを生成する期間であるクロック信号の実質的に等しいサイクル数にわたり、前記一連の目標コードの各々を前記比較器に加えるように構成された、請求項３に記載の回路。
5. パルスを計数しかつ出力コードのヒストグラムを生成するためのオフチップ試験装置にパルスを搬送するために、前記パルス生成器が前記チップに適用されたプローブにパルスを伝達するように構成された、請求項１に記載の回路。
6. アナログ／デジタル変換器（ＡＤＣ）に加えられた入力信号に応答して、前記ＡＤＣに連結されたクロック信号によって決定される出力レートで一範囲のデジタル出力コードを生成するように構成された前記ＡＤＣと、
   前記ＡＤＣからの出力コードを受け取るために連結された第１入力と、前記範囲の出力コードの少なくとも一部分を網羅する一連の目標コードを受け取るために連結された第２入力と、前記出力および目標コードが等しいときにはいつでも第１状態を取り、それらが等しくないときには第２状態を取るように構成された出力とを備えた比較器と、
   前記比較器の出力を受け取り、前記出力が第１状態のときに、前記クロック信号によって決定されるパルス・レートでチップからの出力用のパルスを生成するために連結されたパルス生成器と
   を備えた集積回路チップ。
7. 前記パルス・レートが前記ＡＤＣの前記出力レートに等しい、請求項６に記載のチップ。
8. 前記出力コードのヒストグラムを生成するように、前記目標コードの各々を順次前記比較器の第２入力に加えるために連結された目標コード生成器を備えた、請求項６に記載のチップ。
9. 前記目標コード生成器が、ＡＤＣが入力信号を受け取りかつ出力コードを生成する期間であるクロック信号の実質的に等しいサイクル数にわたり、前記一連の目標コードの各々を前記比較器に加えるように構成された、請求項８に記載のチップ。
10. パルスを計数しかつ出力コードのヒストグラムを生成するためのオフチップ試験装置にパルスを搬送するために、前記パルス生成器が前記チップに適用されたカウント・プローブにパルスを伝達するように構成された、請求項６に記載のチップ。
11. 前記ＡＤＣが前記チップに適用された信号プローブから入力信号を受け取るように構成され、前記信号プローブが入力信号をチップからオフチップ試験装置に伝達する、請求項６に記載のチップ。
12. 入力信号に応答して、アナログ／デジタル変換器（ＡＤＣ）に連結されたクロック信号によって決定される出力レートで、一範囲のデジタル出力コードを生成するように構成された前記ＡＤＣを含むチップ上のアナログ回路に入力信号を加えることと、
    前記チップ上の比較器を使用して、前記ＡＤＣからの前記出力コードを前記範囲の前記出力コードの少なくとも一部分を網羅する一連の目標コードと比較して、前記出力および目標コードが等しいときにはいつでも前記クロック信号によって決定されるパルス・レートで前記チップからの出力用のパルスを生成することと、
    前記目標コードの各々に対して生成されるパルスを計数して、前記出力コードのヒストグラムを生成することと
    を含む、集積回路チップの試験方法。
13. 前記パルス・レートが前記ＡＤＣの前記出力レートに等しい、請求項１２に記載の方法。
14. 前記パルスを計数することが、前記出力コードのヒストグラムを生成するように、前記目標コードの各々を順次前記比較器に加えることを含む、請求項１２に記載の方法。
15. 前記目標コードの前記各々を加えることが、前記ＡＤＣが前記入力信号を受け取りかつ出力コードを生成する期間であるクロック信号の実質的に等しいサイクル数にわたり、前記目標コードの各々を加えることを含む、請求項１４に記載の方法。
16. 前記パルスを計数することが、前記パルスを計数しかつ前記出力コードのヒストグラムを生成するためのオフチップ試験装置にパルスを伝達することを含む、請求項１２に記載の方法。
17. 前記入力信号を加えることが、オフチップ試験装置から無線周波（ＲＦ）プローブを介して前記チップに前記入力信号を伝達することを含む、請求項１２に記載の方法。
18. 前記ヒストグラムを分析して、前記アナログ回路の１つまたは複数の動作特性を決定することを含む、請求項１２に記載の方法。
19. 集積回路チップ上のアナログ／デジタル変換器（ＡＤＣ）によって生成される出力コードのヒストグラムを生成するための装置において、前記ＡＤＣは、前記ＡＤＣに加えられた入力信号に応答して、前記ＡＤＣに連結されたクロック信号によって決定される出力レートで出力コードを生成し、
    前記入力信号を前記チップ上の前記アナログ／デジタル変換器（ＡＤＣ）を含むアナログ回路に加えるように構成された信号生成器と、
    前記出力コードを一範囲の前記出力コードの少なくとも一部分を網羅する一連の目標コードと比較して、前記出力および目標コードが等しいときにはいつでも、前記クロック信号によって決定されるパルス・レートで前記チップからの出力用のパルスを生成するために結合された前記チップ上の試験回路と、
    前記目標コードの各々に対して生成されたパルスを受け取り、計数するように構成されたカウンタと
    を備えた装置。
20. 前記パルス・レートが前記ＡＤＣの前記出力レートに等しい、請求項１９に記載の装置。
21. 前記試験回路が、ＡＤＣが入力信号を受け取りかつ出力コードを生成する期間であるクロック信号の実質的に等しいサイクル数にわたり、前記目標コードの各々を前記出力コードと比較するように制御される、請求項１９に記載の装置。
22. 前記信号生成器および前記カウンタが、前記入力信号を前記アナログ回路に伝達しかつパルスを前記カウンタに伝達するための無線周波（ＲＦ）プローブを含む、前記チップから分離した試験装置を備えた、請求項１９に記載の装置。
23. 前記カウンタによって生成されたパルス計数を受け取り、かつ前記出力コードのヒストグラムを生成し、かつ前記ヒストグラムを分析して前記アナログ回路の１つまたは複数の動作特性を決定するために連結されたヒストグラム分析器を備えた、請求項１９に記載の装置。

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