JP2006105783A - メモリテスト回路及びメモリテスト方法 - Google Patents
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Abstract
異なる動作クロックで動作するメモリのテストを行うこと、及び物理的に遠い位置に配置されているメモリテストの際に発生する遅延に対応すること。
【解決手段】
本発明におけるメモリテスト回路は、プロセッサコア部用メモリと機能固有コア部用メモリのテストをプロセッサコア部によって実行するメモリテスト回路であって、プロセッサコア部の動作クロックと機能固有コア部の動作クロックを入力し、プロセッサコア部に供給するクロックを切り替えるクロックセレクタと、プロセッサコア部用メモリをテストする場合にはセレクタによりプロセッサコア部に対してプロセッサコア部の動作クロックを、機能固有コア部用メモリをテストする場合には機能固有コア部の動作クロックを供給する制御手段を備えたメモリテスト回路である。このような構成により、動作クロックの異なる機能コア部が利用するメモリのテストが可能となる。
【選択図】図1
Description
10 プロセッサコア部
11 プロセッサコア部用メモリ
12 機能固有コア部
13 機能固有コア部用メモリ
15 ウェイト生成部
17 データ判定部
18 トライステートバッファ
110 メモリバンク
111 メモリバンク
112 メモリバンク
113 メモリバンク
130 メモリ
131 メモリ
140 制御信号用タイミング補償回路
141 メモリリードデータ用タイミング補償回路
142 メモリライトデータ用タイミング補償回路
150 0ウェイト回路
151 1ウェイト生成回路
152 2ウェイト生成回路
153 3ウェイト生成回路
160 動作クロックセレクタ
161 制御信号セレクタ
162 ライトデータセレクタ
Claims (14)
- プロセッサコア部用メモリと機能固有コア部用メモリのテストをプロセッサコア部によって実行するメモリテスト回路であって、
前記プロセッサコア部の動作クロックと前記機能固有コア部の動作クロックを入力し、入力した動作クロックから前記プロセッサコア部に供給するクロックを切り替えるクロックセレクタと、
前記プロセッサコア部用メモリをテストする場合には、前記クロックセレクタにより前記プロセッサコア部に対して前記プロセッサコア部の動作クロックを供給し、前記機能固有コア部用メモリをテストする場合には、前記クロックセレクタにより前記プロセッサコア部に対して前記機能固有コア部の動作クロックを供給する制御手段を備えたメモリテスト回路。 - 前記メモリテスト回路は、更に、前記プロセッサコア部と前記機能固有コア部用メモリ間のデータの入出力のタイミング制御を行うタイミング補償回路を備えることを特徴とする請求項1記載のメモリテスト回路。
- 前記メモリテスト回路は、更に、前記プロセッサコア部に対し、前記プロセッサコア部と前記機能固有コア部間のデータ伝達時間の遅延に応じてウェイト信号を出力するウェイト生成部を備え、前記プロセッサコア部は、当該ウェイト信号に基づき、前記プロセッサコア部と前記固有コア部間のデータ伝達時間の遅延に応じた処理を行うことを特徴とする請求項2記載のメモリテスト回路。
- 前記ウェイト生成部は、ウェイト信号を出力するサイクル数を変更できることを特徴とする請求項3記載のメモリテスト回路。
- 前記メモリテスト回路は、更に、前記機能固有コア部用メモリに対して制御信号及びデータの入力を、前記機能固有コア部と前記プロセッサコア部の間で選択時に切り替える入力セレクタを備えることを特徴とする請求項1、2、3または4記載のメモリテスト回路。
- 前記プロセッサコア部用メモリ及び前記機能固有コア部用メモリは、それぞれ複数のメモリバンクを有し、
前記プロセッサコア部は、テストを行う対象のメモリの有するメモリバンク全てに対して同時にライト及びリードを行う全ライト命令及び全リード命令を実行し、
前記メモリテスト回路は、更に、テストを行う対象のメモリの有するメモリバンク全てからリードしたリードデータと期待値との一致を同時に判定するデータ判定部を備えることを特徴とする請求項1乃至5いずれかに記載のメモリテスト回路。 - 前記データ判定部は、前記期待値を格納するレジスタを複数有し、前記プロセッサコア部から入力した期待値レジスタ選択信号により選択したレジスタに応じて期待値を選択することを特徴とする請求項6記載のメモリテスト回路。
- プロセッサコア部用メモリと機能固有コア部用メモリのテストをプロセッサコア部によって実行するメモリテスト方法であって、
前記プロセッサコア部の動作クロックと前記機能固有コア部の動作クロックを入力し、入力した動作クロックからテストを行う対象のメモリに応じて前記プロセッサコア部に供給するクロックを切り替え、
前記プロセッサコア部用メモリをテストする場合には、前記プロセッサコア部に対して前記プロセッサコア部の動作クロックを供給し、
前記機能固有コア部用メモリをテストする場合には、前記プロセッサコア部に対して前記機能固有コア部の動作クロックを供給するメモリテスト方法。 - 前記機能固有コア部用メモリをテストする場合には、更に、前記プロセッサコア部と前記機能固有コア部用メモリ間のデータの入出力のタイミング制御を行うことを特徴とする請求項8記載のメモリテスト方法。
- 前記機能固有コア部用メモリをテストする場合には、更に、前記プロセッサコア部が、前記プロセッサコア部と前記機能固有コア部間のデータ伝達時間の遅延に応じてウェイト処理を実行することを特徴とする請求項9記載のメモリテスト方法。
- 前記ウェイト処理では、ウェイトを行うサイクル数が変更可能であることを特徴とする請求項10記載のメモリテスト方法。
- 前記機能固有コア部用メモリをテストする場合には、更に、前記機能固有コア部用メモリに対して制御信号及びデータの入力を、前記機能固有コア部と前記プロセッサコア部の間で選択時に切り替えることを特徴とする請求項8、9、10または11記載のメモリテスト方法。
- 前記プロセッサコア部用メモリ及び前記機能固有コア部用メモリは、複数のメモリバンクを有し、
前記プロセッサコア部は、テストを行う対象のメモリの有するメモリバンク全てに対して同時にライト及びリードを行う全ライト命令及び全リード命令を実行し、
メモリのテストは、テストを行う対象のメモリの有するメモリバンク全てからリードしたリードデータと期待値との一致を同時に判定することにより実行されることを特徴とする請求項8乃至12いずれかに記載のメモリテスト方法。 - 前記期待値は複数用意されており、前記プロセッサコア部から入力した信号により期待値を入力することを特徴とする請求項13記載のメモリテスト方法。
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