KR100754256B1 - 메모리 테스트 회로 및 방법 - Google Patents

메모리 테스트 회로 및 방법 Download PDF

Info

Publication number
KR100754256B1
KR100754256B1 KR1020050093200A KR20050093200A KR100754256B1 KR 100754256 B1 KR100754256 B1 KR 100754256B1 KR 1020050093200 A KR1020050093200 A KR 1020050093200A KR 20050093200 A KR20050093200 A KR 20050093200A KR 100754256 B1 KR100754256 B1 KR 100754256B1
Authority
KR
South Korea
Prior art keywords
memory
processor core
core
function
special
Prior art date
Application number
KR1020050093200A
Other languages
English (en)
Other versions
KR20060052019A (ko
Inventor
요시유키 아오키
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 가부시키가이샤 filed Critical 엔이씨 일렉트로닉스 가부시키가이샤
Publication of KR20060052019A publication Critical patent/KR20060052019A/ko
Application granted granted Critical
Publication of KR100754256B1 publication Critical patent/KR100754256B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0401—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals in embedded memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 상이한 동작 클록에서 동작하는 메모리를 테스트하고 물리적으로 원격지의 메모리를 테스트하는 경우의 지연을 처리하기 위한 것이다. 본 발명의 메모리 테스트 회로는 프로세서 코어를 이용하여 프로세서 코어 메모리 및 특정-기능 코어 메모리를 테스트하고, 프로세서 코어용 및 특정-기능 코어용 동작 클록을 수신하여, 2 개중 프로세서 코어에 제공될 하나를 선택하는 클록 선택기, 및 프로세서 코어 메모리를 테스트할 때 프로세서 코어용 동작 클록을, 특정-기능 코어 메모리를 테스트할 때 특정-기능 코어용 동작 클록을 선택기를 이용하여 프로세서 코어에 제공하는 제어부를 포함한다. 이러한 설정으로, 상이한 동작 클록에서 작동하고 특정-기능 코어에 의해 사용되는 메모리를 테스트할 수 있다.
메모리 테스트 회로, 메모리 테스트 방법

Description

메모리 테스트 회로 및 방법{MEMORY TEST CIRCUIT AND METHOD}
도 1 은 본 발명에 따른 메모리 테스트 회로의 구성을 나타내는 블록도.
도 2 는 본 발명에 따른 메모리 테스트 방법의 프로세싱 플로우를 나타내는 프로우차트.
도 3 은 본 발명에 따른 메모리 테스트의 프로세싱 플로우를 나타내는 타이밍 차트.
도 4 는 본 발명에 따른 대기 생성부의 구성을 나타내는 회로도.
*도면의 주요부분에 대한 부호의 설명*
1 : 메모리 테스트 회로
10 : 프로세서 코어
11 : 프로세서 코어 메모리
12 : 특정-기능 코어
13 : 특정-기능 코어 메모리
15 : 대기 생성부
17 : 데이터 판정부
18 : 3 상태 버퍼
140, 141, 142 : 타이밍 보상 회로
150, 151, 152, 153 : 대기 생성 회로
160, 161, 162 : 선택기
본 발명은 메모리 테스트 회로 및 방법에 관한 것이고, 보다 구체적으로는, 복수의 메모리를 테스트하기 위한 메모리 테스트 회로 및 방법에 관한 것이다.
최근, LSI가 더욱 정교해 지고 있다. 이에 따라, 그 구성이 복잡하다. 특히, 필수적인 기능 블록들을 단일 칩으로 총체적으로 집적하는 기술이 개발되고 있다. 이것은 더 높은 지능 (intelligence) 및 더 복잡한 구성을 요구한다.
LSI가 더 높은 지능을 달성할수록, 필수적인 메모리 용량이 증가한다. 이 경우, 메모리가 LSI의 외부에 제공될 수도 있으나, 전송 시간 및 물리적 크기를 고려할 때 바람직하게는 LSI의 내부에 제공된다.
그러나, 내장형 (embedded) 메모리는 장애가 더 잘 발생한다는 문제점을 가지고, 이것은 LSI의 수율에 크게 영향을 미친다. 따라서, 신뢰할 수 있는 메모리 동작 (operation) 테스트가 요구된다. 그러나, LSI의 동작 속도가 증가하거나 LSI가 더 복잡해질수록, 메모리 테스트 회로가 복잡해서, 메모리 테스트 방법은 더 많은 수의 단계를 필요로 한다.
이 문제를 극복하기 위해, 복수의 메모리 뱅크를 가지는 LSI의 동작 테스트를 위한, 회로의 규모 및 필요한 단계의 수를 감소시킬 수 있는 메모리 테스트 방 법이 제안되었다 (예를 들어, 일본 미심사 특허 공개 공보 제 2004-79032 호 참조). 이 공보에 개시된 테스트 방법은, 각각의 뱅크의 동일한 주소에 데이터를 동시에 기록하라는 명령을 실행하고, 동시 판독된 데이터가 데이터 판정부의 기대값과 일치하는지 여부를 판정하기 위해 상기 주소로부터 데이터를 동시에 판독하라는 명령을 실행하여, 메모리의 정상 여부를 체크한다.
그러나, 이 공보에 개시된 방법은 동작 클록 (operational clock) 의 차이 때문에, 상이한 동작 클록에서 작동하는 메모리의 동작을 실제 동작 속도에서 테스트할 수 없다. 또한, 지연이 발생하기 때문에, 물리적으로 원격지의 메모리를 테스트하는 것이 불가능하다. 따라서, 그러한 메모리를 테스트하는 것은 BIST ( built-in self test; 내장 자체 테스트) 와 같은 특수 회로를 필요로 하고, 고 비용이 든다.
본 발명에 따른 메모리 테스트 회로는, 프로세서 코어 메모리; 특정-기능 (function-specific) 코어 메모리; 프로세서 코어 메모리 및 특정-기능 코어 메모리에 대한 테스트를 실행하는 프로세서 코어; 및 입력된 동작 클록들 중에서 프로세서 코어에 제공될 클록을 선택하고, 프로세서 코어 메모리를 테스트할 때 프로세서 코어용 동작 클록을 프로세서 코어에 제공하고, 특정-기능 코어 메모리를 테스트할 때 특정-기능 코어용 동작 클록을 프로세서 코어에 제공하는 클록 선택기를 포함한다. 이 구성에 따르면, 프로세서 코어가 기본적으로 동작하는 동작 클록과 특정-기능 코어가 동작하는 동작 클록 사이를 스위칭하는 방식으로, 프로세서 코어가 동작할 수 있다. 즉, 프로세서 코어가 기본적으로 동작하는 동작 클록에서 프로세서 코어 메모리를 테스트할 수 있고, 특정-기능 코어가 동작하는 동작 클록에서 특정-기능 코어 메모리를 테스트할 수 있다. 따라서, 프로세서 코어 메모리 및 특정-기능 코어 메모리 양자는 모두 실제 동작 속도에서 테스트될 수 있어서 메모리 테스트의 신뢰도가 향상된다. 또, 지금까지 BIST 회로와 같은 특수 회로를 집적함으로써 수행되어온 특정-기능 코어 메모리에 대한 테스트가 프로세서 코어를 이용하여 수행될 수 있어서 비용이 절약된다. 또, 테스트 프로그램이 변경될 수 있어서, 회로를 재구성하지 않고 테스트 방법의 변경을 처리할 수 있다.
본 발명은 프로세서 코어를 이용하여 프로세서 코어 메모리 및 특정-기능 코어 메모리를 테스트하기 위한 메모리 테스트 방법을 제공하며, 이 방법은 프로세서 코어의 동작 클록 및 특정-기능 코어의 동작 클록을 제공하여, 제공된 동작 클록들로부터 프로세서 코어에 제공될 클록을 테스트될 메모리에 따라 선택하는 단계; 프로세서 코어 메모리를 테스트할 때 프로세서 코어의 동작 클록을 프로세서 코어에 제공하는 단계; 및 특정-기능 코어 메모리를 테스트할 때 특정-기능 코어의 동작 클록을 프로세서 코어에 제공하는 단계를 포함한다. 이 구성에 의하여, 프로세서 코어가 기본적으로 동작하는 동작 클록과 특정-기능 코어가 동작하는 동작 클록 사이를 스위칭하는 방식으로 프로세서 코어가 동작할 수 있다. 즉, 프로세서 코어가 기본적으로 동작하는 동작 클록에서 프로세서 코어 메모리를 테스트할 수 있고, 특정-기능 코어가 동작하는 동작 클록에서 특정-기능 코어 메모리를 테스 트할 수 있다. 따라서, 프로세서 코어 메모리 및 특정-기능 코어 메모리 양자는 모두 실제 동작 속도에서 테스트될 수 있어서 메모리 테스트의 신뢰도가 향상된다. 또, 지금까지 BIST 회로와 같은 특수 회로를 집적함으로써 실행되어온 특정-기능 코어 메모리에 대한 테스트가 프로세서 코어를 이용하여 수행될 수 있어서 비용이 절약된다. 또, 테스트 프로그램이 변경될 수 있어서, 회로를 재구성하지 않고 테스트 방법의 변경을 처리할 수 있다.
본 발명에 따르면, 상이한 동작 클록에서 작동하는 메모리들을 테스트할 수 있고, 물리적으로 원격지에 위치하는 메모리를 테스트하는데 수반되는 지연을 처리할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 상기 및 다른 목적, 장점, 및 특징들을 보다 명확하게 설명한다.
이하, 본 발명을 예시적인 실시형태를 참조하여 설명한다. 당업자는 본 발명의 교시를 이용하여 다수의 대체 실시형태가 성취될 수 있고, 본 발명이 설명 목적으로 예시된 실시형태에 한하지 않음을 인식할 것이다.
도 1 은 본 발명의 실시형태에 따른 메모리 테스트 회로의 전체 구성을 나타낸다. 도 1 에서, 메모리 테스트 회로 (1) 는 프로세서 코어 (10), 프로세서 코어 메모리 (11), 특정-기능 코어 (12), 특정-기능 코어 메모리 (13), 타이밍 보상 회로 (140 내지 142), 대기 (wait) 생성부 (15), 선택기 (160 내지 162), 데이터 판정부 (17), 및 3 상태 버퍼 (tri-state buffer; 18) 를 포함한다.
프로세서 코어 (10) 는 메모리 테스트 회로 (1) 에서 연산 프로세싱을 실행한다. 프로세서 코어 (10) 는 프로세서 코어 메모리 (11) 에 접속되어 있고, 동작 클록 선택기 (160) 로부터 선택적으로 제공되는 클록 주파수에 따라 동작한다. 프로세서 코어 메모리 (11) 는 프로세서 코어 (10) 의 연산 프로세싱에 사용되는 저장 장치이고, 프로세서 코어 (10) 에 접속되어 있다. 프로세서 코어 메모리 (11) 는 메모리 테스트 회로 (1) 에 의해 테스트되는 메모리 중 하나이다. 프로세서 코어 메모리 (11) 는 메모리 뱅크 (110), 메모리 뱅크 (111), 메모리 뱅크 (112), 및 메모리 뱅크 (113) 를 포함한 복수의 뱅크로 구성된다.
특정-기능 코어 (12) 는 특수한 기능을 실행하기 위한 특수 회로이다. 특정-기능 코어 (12) 는 제어 신호 선택기 (161) 를 통해 특정-기능 코어 메모리 (13) 에 접속되어 있고, 접속된 특정-기능 코어 메모리 (13) 를 이용하여 정규 동작 동안 동작 하지만, 프로세서 코어 (10) 는 메모리 테스트 동작 동안 이 동작을 실행하고, 따라서, 특정-기능 코어 (12) 는 메모리 테스트 동안 동작하지 않는다. 특정-기능 코어 메모리 (13) 는 특정-기능 코어 (12) 의 기능을 실행하기 위한 저장 장치이고, 제어 신호 선택기 (161) 를 통해 특정-기능 코어 (12) 에 접속되어 있다. 특정-기능 코어 메모리 (13) 는 메모리 테스트 회로 (1) 에 의해 테스트 되는 메모리 중 하나이다. 특정-기능 코어 메모리 (13) 는 메모리 (130) 및 메모리 (131) 를 포함하는 복수의 메모리로 구성된다.
타이밍 보상 회로 (140 내지 142) 는 프로세서 코어 (10) 가 특정-기능 코어 메모리 (13) 에/로부터 데이터를 입력/출력하는 타이밍을 조정하고, 각각 시프트 레지스터로 구성된다. 타이밍 보상 회로 (140 내지 142) 는 메모리 테스트 회로 (1) 내부의 3 부분에 제공된다. 타이밍 보상 회로 (140) 는 제어 신호 타이밍 보상 회로이고, 타이밍 보상 회로 (141) 는 메모리 판독 데이터 타이밍 보상 회로이고, 타이밍 보상 회로 (142) 는 메모리 기록 데이터 타이밍 보상 회로이다.
대기 생성부 (15) 는 대기 신호를 생성하고, 생성된 대기 신호를 프로세서 코어 (10) 에 제공한다. 대기 생성부 (15) 는 프로세서 코어 (10) 가 특정-기능 코어 메모리 (13) 를 테스트하는 타이밍의 제어용으로만 사용된다.
선택기 (160 내지 162) 는 2 이상의 입력 신호 중에서 하나를 선택하고 선택된 하나를 출력하는 회로이다. 선택기 (160 내지 162) 는 각각 동작 클록 선택기 (160), 제어 신호 선택기 (161), 및 기록 데이터 선택기 (162) 에 대응하는 메모리 테스트 회로 (1) 내부의 3 부분에 제공된다.
데이터 판정부 (17) 는 프로세서 코어 메모리 (11) 의 각 메모리 뱅크로부터 제공되는 값 및 특정-기능 코어 메모리 (13) 의 각 메모리 뱅크로부터 제공되는 값을 수신하고, 그 값들이 기대값과 일치하는지 여부를 판정한다. 판정 결과에 기초하여 각 메모리의 정상 여부를 체크할 수 있다. 판정 결과는 프로세서 코어 (10) 로 전송된다. 또, 메모리가 비정상으로 판정되면, 데이터 판정부 (17) 는 테스트 동작을 강제로 종료시키기 위해 프로세서 코어 (10) 에 중단 신호 (interruption signal) 를 출력할 수도 있다.
3 상태 버퍼 (18) 는 메모리로부터의 출력 신호를 제어한다. 3 상태 버퍼 (18) 는 단일의 선택된 메모리 뱅크로부터의 출력을 인에이블하는 방식으로 출 력 신호를 제어한다. 즉, 3 상태 버퍼 (18) 는 선택된 메모리 뱅크로부터의 신호만을 출력하고, 나머지 메모리 뱅크로부터의 신호는 출력하지 않는다. 3 상태 버퍼 (18) 는 메모리 테스트 회로 (1) 내부의 7 부분에 제공된다.
이하, 메모리 테스트 회로 (1) 의 메모리 테스트 동작의 프로세싱 플로우를 설명한다. 메모리 테스트 프로세싱은 프로세서 코어 (10) 에 의해 실행된다. 메모리 테스트 프로세싱용의 프로그램은 메모리 테스트 회로 (1) 에 미리 설치되거나 외부로부터 판독된다.
먼저, 도 2 의 플로우 차트를 참조하여, 프로세서 코어 메모리 (11) 에 대한 테스트 동작을 설명한다. 프로세서 코어 메모리 (11) 에 대한 메모리 테스트 동작 동안, 프로세서 코어 (10) 는 정규 동작용의 동작 클록에서 동작한다. 따라서, 동작 클록 선택기 (160) 는 2 개의 입력 동작 클록 중에서 프로세서 코어 (10) 의 정규 동작용의 동작 클록을 선택하고, 선택된 하나를 프로세서 코어 (10) 및 프로세서 코어 메모리 (11) 의 각 메모리 뱅크에 제공한다.
메모리 테스트 프로세싱은, 데이터가 메모리에 기록된 후 데이터가 메모리로부터 판독되는 단계, 및 판독된 값이 기대값과 일치하는지 여부를 판정하는 단계에 따라 수행된다. 본 발명의 실시형태에서, 데이터가 전체 메모리 뱅크에 동시에 기록되고 전체 메모리 뱅크로부터 동시에 판독되어, 테스트 단계의 수 및 실행 시간이 감소된다. 이하, 이것을 어떻게 실행하는지 상세히 설명한다.
먼저, 프로세서 코어 (10) 가 프로세서 코어 메모리 (11) 의 전체 메모리 뱅크에 데이터를 기록하기 위해 전체-기록 명령을 실행한다 (S101). 이때, 프로 세서 코어 (10) 로부터 프로세서 코어 메모리 (11) 에 출력되는 신호는 주소 신호, 뱅크 선택 신호, 판독/기록 제어 신호, 및 메모리 클록이다.
주소 신호는 판독 또는 기록 명령이 지시될 각 메모리의 주소를 식별하기 위한 신호이다. 주소용의 비트수는 메모리 용량에 따라 설정된다. 보통의 기록 명령의 경우에는, 주소를 참조하여 메모리 뱅크가 식별된다. 전체-기록 명령의 경우에는, 각각의 메모리 뱅크로의 주소 명령이 출력된다.
뱅크 선택 신호를 살펴보면, 보통의 기록 명령에 대하여, 신호 "1" (선택동안 지속) 이 데이터가 기록될 뱅크에만 제공된다. 반대로, 전체-기록 명령에 대하여, 신호 "1" 이 전체 뱅크에 제공된다.
판독/기록 제어 신호는 각 메모리에/메모리로부터 데이터를 기록 또는 판독하는지 여부를 나타내는 신호이다. 신호 "0" 및 "1" 은 각각 판독 및 기록에 할당된다. 기록 명령의 실행시에, "기록"을 나타내는 값이 출력된다.
프로세서 코어 (10) 로부터 프로세서 코어 메모리 (11) 로의 제어 신호의 출력이 완료된 후, 기록될 값으로서의 기록 데이터가 프로세서 코어 (10) 로부터 프로세서 코어 메모리 (11) 의 각 메모리 뱅크에 전송된다. 프로세서 코어 (10) 로부터 기록 데이터를 수신하면, 프로세서 코어 메모리 (11) 의 각 메모리 뱅크는 메모리 클록에 동기하여 기록 데이터를 저장한다.
입력된 기록 데이터를 프로세서 코어 메모리 (11) 의 각 메모리 뱅크에 기록 완료시에, 프로세서 코어 (10) 는 프로세서 코어 메모리 (11) 의 각 메모리 뱅크로부터 데이터를 판독하기 위한 전체-판독 명령을 실행한다 (S102). 이때, 프로 세서 코어 (10) 로부터 프로세서 코어 메모리 (11) 에 출력되는 각 신호는, 기록/판독 제어 신호로서 "판독"을 나타내는 값이 출력되는 것을 제외하고는 전체-기록 명령과 유사하다.
프로세서 코어 (10) 로부터 제어 신호를 수신하면, 프로세서 코어 메모리 (11) 의 각 메모리 뱅크는 수신된 제어 신호에 포함된 주소 신호에 대응되는 주소에 저장된 값인 판독 데이터를 출력한다. 보통의 메모리 판독 명령의 경우, 판독 데이터가 프로세서 코어 (10) 에 출력되고, 메모리 테스트 동작용의 전체-판독 명령의 경우, 프로세서 코어 메모리 (11) 의 각 메모리 뱅크는 판독 데이터를 데이터 판정부 (17) 에 제공한다. 판독 데이터는 프로세서 코어 (10) 에 제공될 수도 있고, 프로세서 코어 (10) 는 입력된 판독 데이터를 테스트 동작에 의존하여 프로세스할 수도 있다.
프로세서 코어 메모리 (11) 의 각 메모리 뱅크로부터 판독 데이터를 수신하면, 데이터 판정부 (17) 는 입력된 판독 데이터가 기대값과 일치하는지 여부를 판정한다 (S103). 이때 사용되는 기대값은 데이터 판정부 (17) 에 미리 저장되어 있다. 복수의 기대값이 존재하는 경우, 데이터 판정부 (17) 내부의 레지스터들에 각각 저장되어 있고, 프로세서 코어 (10) 로부터의 기대값 레지스터 선택 신호에 기초하여 어느 레지스터에 저장된 값이 기대값으로 사용될지를 판정한다.
판정 결과가, 입력된 판독 데이터가 기대값과 일치하는 것을 나타내는 경우 (S104), 프로세서 코어 메모리 (11) 의 각 메모리 뱅크의 주소가 정상인 것으로 판정된다. 그렇지 않으면, 주소 부분이 비정상으로 판정된다. 주소 부분이 비정상이면, 데이터 판정부 (17) 가 프로세서 코어 (10) 에 그러한 취지의 신호를 출력한다 (S105). 이 경우, 비정상 주소를 나타내는 신호는 테스트 동작을 종료하기 위한 강제 종료 신호로서 사용될 수도 있다.
이 프로세스는 프로세서 코어 메모리 (11) 의 각 메모리 뱅크의 주소 전체에 대해 수행되어 (S106), 프로세서 코어 메모리 (11) 의 메모리들에 대한 테스트 동작을 완료한다. 이 방식으로, 각각의 뱅크들은 전체-기록 명령 및 전체-판독 명령을 이용하여 동시에 메모리 테스트를 받음으로써, 테스트 단계의 수 및 테스트 기간을 감소시킬 수 있다.
다음으로, 특정-기능 코어 메모리 (13) 에 대한 메모리 테스트를 설명한다. 이 메모리 테스트 동작의 개요는, 즉, 각 전체-기록 명령 및 전체-판독 명령을 이용하여 각 메모리에/메모리로부터 데이터를 판독/기록하고, 데이터 판정부 (17) 를 이용해 비정상을 판정하는 동작은, 프로세서 코어 메모리 (11) 에 대한 메모리 테스트 동작과 동일하다. 그러나, 기본적으로 특정-기능 코어 (12) 를 동작시키기 위해 사용되는 특정-기능 코어 메모리 (13) 를 동작시키고, 프로세서 코어 (10) 와 접속시키기 위해 몇 가지 사항을 고려하여야 한다. 먼저, 프로세서 코어 (10) 와 특정-기능 코어 메모리 (13) 사이의 보통의 클록 주파수가 다른 점이다. 다음으로, 특정-기능 코어 메모리 (13) 는 프로세서 코어 (10) 로부터 물리적으로 원격지에 위치되어, 배선 (wiring) 지연이 발생한다는 점이다. 따라서, 이 문제에 대한 조치가 취해져야만 한다.
특정-기능 코어 메모리 (13) 를 테스트하는 경우에, 프로세서 코어 (10) 가 특정-기능 코어 (12) 용의 동작 클록에서 동작된다. 이 설정으로, 메모리 테스트가 실제 속도로 수행될 수 있어서, 테스트의 신뢰도가 향상된다. 따라서, 동작 클록 선택기 (160) 는 2 개의 입력 동작 클록 중에서 특정-기능 코어 (12) 용의 동작 클록을 선택하고, 선택된 하나를 프로세서 코어 (10) 및 특정-기능 코어 메모리 (13) 의 각 메모리에 제공한다.
먼저, 프로세서 코어 (10) 는 특정-기능 코어 메모리 (13) 의 각 메모리에 데이터를 기록하기 위해 전체-기록 명령을 실행한다. 이때, 프로세서 코어 (10) 는 특정-기능 코어 메모리 (13) 의 각 메모리에 제어 신호를 출력한다. 제어 신호는 제어 신호 타이밍 보상 회로 (140) 및 제어 신호 선택기 (161) 를 통해 출력된다.
제어 신호 타이밍 보상 회로 (140) 는 특정-기능 코어 메모리 (13) 가 프로세서 코어 (10) 로부터 물리적으로 이격되어 있는 배선 배열로부터 기인하는 지연을 보상하기 위한 회로이고, 제어 신호를 출력하는 타이밍을 시프트 레지스트를 이용하여 조정한다.
제어 신호 선택기 (161) 는 정규 동작 동안 특정-기능 코어 메모리 (13) 로 신호를 출력하기 위해 특정-기능 코어 (12) 로부터의 신호를 선택하고, 특정-기능 코어 메모리 (13) 에 대한 메모리 테스트 동작 동안 특정-기능 코어 메모리 (13) 로 신호를 출력하기 위해 프로세서 코어 (10) 로부터의 신호를 선택한다.
또, 메모리 판독 데이터 및 메모리 기록 데이터의 입력/출력을 위하여, 제어 신호를 출력하는 타이밍이 각각 메모리 판독 데이터 타이밍 보상 회로 (141) 및 메 모리 기록 데이터 타이밍 보상 회로 (142) 등의 시프트 레지스터에 의해 조정된다. 또한, 메모리 기록 데이터가 특정-기능 코어 메모리 (13) 에 출력될 때, 기록 데이터 선택기 (162) 는 프로세서 코어 (10) 로부터의 기록 데이터를 선택하고, 선택된 데이터를 특정-기능 코어 메모리 (13) 로 출력한다.
데이터 판독시의 프로세서 코어 (10) 로부터 특정-기능 코어 메모리 (13) 로의 제어 신호 출력 및 특정-기능 코어 메모리 (13) 로부터 프로세서 코어 (10) 로의 데이터 출력이, 특정-기능 코어 (12) 로부터의 제어 신호 및 데이터의 출력으로부터 지연된 경우, 특정-기능 코어 메모리 (13) 로부터의 데이터를 받아들이기 위해 프로세서 코어 (10) 를 지연시키는 것이 필요하다. 그 경우, 대기 생성부 (15) 는 대기 신호를 생성하여 그 신호를 프로세서 코어 (10) 에 제공한다. 대기 생성부 (15) 로부터 대기 신호를 수신하면, 프로세서 코어 (10) 는 데이터 입력 타이밍을 지연하기 위해 대기 상태로 진입한다. 대기 사이클의 수에 상응하는 대기 신호를 설정 및 출력하기 위해 할 대기 사이클의 필요한 수를 미리 측정함으로써 몇 개의 대기 사이클이 설정될지 판정된다. 이와 관련하여, 1 사이클은 프로세서 코어 (10) 에 제공되는 동작 클록의 1 클록 사이클을 나타낸다.
타이밍 제어의 프로세싱 플로우를 구체적으로 설명한다. 도 3 은 특정-기능 코어 메모리 (13) 에 대한 메모리 테스트 동작의 프로세싱 플로우를 나타내는 타이밍 차트이다. 본 발명의 실시형태에서는, 프로세서 코어 (10) 에서 특정-기능 코어 메모리 (13) 로 신호를 전송하는데 필요한 주기 (period) 가 1 클록 사이클인 경우에 관해 설명한다.
먼저, 기록 명령을 실행하는 경우를 설명한다. 주소 신호 및 판독/기록 제어 신호가 프로세서 코어 (10) 로부터 특정-기능 코어 메모리 (13) 로 출력된다 (S201). 이 제어 신호는 제어 신호 타이밍 보상 회로 (140) 에 임시로 제공된다.
제어 신호 타이밍 보상 회로 (140) 는, 미리 정해진 사이클 수 동안 지연된 타이밍에서, 입력 주소 신호 및 판독/기록 제어 신호를 특정-기능 코어 메모리 (13) 로 전송한다 (S202). 몇 사이클이 지연될지는 신호 전송 시간에 따라 결정될 수 있다.
제어 신호 타이밍 보상 회로 (140) 는, 미리 정해진 사이클 수의 지연을 가지고, 도 3 의 타이밍에서 수신된 주소 신호 및 판독/기록 제어 신호를 특정-기능 코어 메모리 (13) 로 출력한다. 그 후, 특정-기능 코어 메모리 (13) 는 주소 신호 및 판독/기록 제어 신호를 제어 신호 타이밍 보상 회로 (140) 로부터 수신한다. 그 후, 프로세서 코어 (10) 로부터의 기록 데이터 신호가 메모리 기록 데이터 타이밍 보상 회로 (142) 를 통해 입력된다. 메모리 기록 데이터 타이밍 보상 회로 (142) 는, 제어 신호 타이밍 보상 회로 (140) 와 유사하게, 입력된 기록 데이터 신호를 특정-기능 코어 메모리 (13) 로 출력하는 타이밍을 제어한다.
프로세서 코어 (10) 로부터 제어 신호 타이밍 보상 회로 (140) 및 메모리 기록 데이터 타이밍 보상 회로 (142) 를 통해 주소 신호, 판독/기록 제어 신호, 및 기록 데이터 신호를 수신하면, 특정-기능 코어 메모리 (13) 는 판독/기록 제어 신호에 기초하여 기록 명령이 전송되었음을 판정하고, 기록 데이터 신호에 의해 지시 되는 값을 주소 신호에 의해 지시되는 주소에 재기록한다.
이 방식으로, 프로세서 코어 (10) 는 특정-기능 코어 (12) 용의 클록으로 구동되고, 제어 신호 타이밍 보상 회로 (140) 및 메모리 기록 데이터 타이밍 보상 회로 (142) 를 통해 신호 출력 타이밍이 제어되어, 특정-기능 코어 (12) 가 실제 동작하는 속도에서 특정-기능 코어 메모리 (13) 에 데이터를 기록할 수 있다.
이어서, 판독 명령을 실행하는 경우를 설명한다. 주소 신호 및 판독/기록 제어 신호를 전송하는 방법은 기록 명령을 실행할 때와 유사하므로 여기서는 그 설명을 생략한다.
제어 신호 타이밍 보상 회로 (140) 를 통해 주소 신호 및 판독/기록 제어 신호를 수신하면, 특정-기능 코어 메모리 (13) 는 판독/기록 제어 신호에 기초하여 판독 명령이 전송되었음을 판정하고, 주소 신호에 의해 지시되는 주소에 저장된 값을 데이터 판정부 (17) 에 출력한다.
특정-기능 코어 메모리 (13) 로부터 출력된 판독 데이터 신호는 메모리 판독 데이터 타이밍 보상 회로 (141) 에 임시로 래치 (latch) 된다. 메모리 판독 데이터 타이밍 보상 회로 (141) 는, 제어 신호 타이밍 보상 회로 (140) 및 메모리 기록 데이터 타이밍 보상 회로 (142) 와 유사하게, 신호를 데이터 판정부 (17) 에 출력하기 위해 판독 데이터 신호의 출력 타이밍을 조정한다.
데이터 판정부 (17) 가 메모리 기록 데이터 타이밍 보상 회로 (142) 로부터 판독 데이터를 수신한 후의 메모리 테스트 프로세싱은, 대기가 리셋된 후에 매칭 판정이 수행된다는 점을 제외하고는 프로세서 코어 메모리 (11) 에 대한 메모리 테 스트 프로세싱과 유사하기 때문에, 여기서는 그 설명을 생략한다.
이 실시형태의 메모리 테스트 회로 (1) 는 특정-기능 코어 메모리 (13) 로부터 출력된 판독 데이터 신호를 프로세서 코어 (10) 에도 전송한다. 이것은 메모리 테스트 동작용 알고리즘이 변경된 때 프로세서 코어 (10) 에서 판독 메모리 데이터를 사용하기 위해서이다. 따라서, 이것은 메모리 테스트 회로 (1) 가 설계된 후 새롭게 정의된 메모리 테스트 알고리즘에도 적응시킬 수 있다.
특정-기능 코어 메모리 (13) 로부터 출력된 판독 데이터 신호를 프로세서 코어 (10) 에 입력하는 방법을 설명한다.
프로세서 코어 (10) 는 메모리 판독 데이터 타이밍 보상 회로 (141) 로부터 판독 데이터 신호를 수신한다. 이때, 신호 전송에서 지연이 수반된다. 프로세서 코어 (10) 로부터 특정-기능 코어 메모리 (13) 로의 제어 신호의 출력 및 메모리 판독 데이터 타이밍 보상 회로 (141) 로부터 프로세서 코어 (10) 로의 데이터의 입력에, 1 사이클의 지연이 수반되므로, 전체적으로 2 사이클의 지연이 발생한다. 따라서, 프로세서 코어 (10) 는 메모리 판독 데이터 타이밍 보상 회로 (141) 로부터 2 사이클의 지연을 가지고 판독 데이터 신호를 수신한다 (S203).
따라서, 대기 생성부 (15) 는 2 사이클 동안 타이밍을 지연시킬 목적으로 2 사이클에 대응되는 대기 신호를 생성하고, 그 신호를 프로세서 코어 (10) 에 출력한다. 이때, 대기 사이클의 수는 선택기 또는 프로그램을 이용하여 변경할 수도 있다. 대기 생성부 (15) 로부터 대기 신호를 수신하면, 프로세서 코어 (10) 는 2 사이클 동안 대기한 후, 판독 데이터 신호를 메모리 판독 데이터 타이밍 보상 회로 (141) 로부터 수신한다 (S204). 데이터 전송의 지연에 상응하는 대기를 이러한 방식으로 설정함으로써, 프로세서 코어 (10) 는 특정-기능 코어 메모리 (13) 로부터 출력되는 판독 데이터 신호를 수신할 수 있다.
다음으로, 대기 생성부 (15) 를 설명한다. 도 4 는 대기 생성부 (15) 의 회로 구성 예를 나타낸다. 대기 생성부 (15) 는 0-대기 생성 회로 (150), 1-대기 생성 회로 (151), 2-대기 생성 회로 (152) 및 3-대기 생성 회로 (153) 을 포함하고, 각 대기 생성 회로는 선택기 (154) 에 접속되어 있다. 4 이상의 대기 사이클을 생성할 수 있는 생성 회로가 필요한 경우, 그러한 회로는 병렬로 유사하게 접속될 수도 있다.
대기 생성부 (15) 는, 대기 사이클의 수가 테스트 동작 동안 고정된 경우, 외부로부터 미리 대기 수 선택 신호를 입력하고, 입력된 대기 수 선택 신호에 따라 대기 생성 회로를 선택한다. 대기 생성부 (15) 는 대기 생성 회로로부터 입력된 대기 신호를 프로세서 코어 (10) 에 출력한다.
대기 생성부 (15) 의 대기 사이클의 수는 프로그램을 사용하여 변경될 수 있다. 즉, 대기 프리셋 (preset) 값을 저장하기 위한 레지스터 및 카운터 (counter) 가 대기 생성부 (15) 의 내부에 제공되고, 카운터는 매 1 사이클마다 증가한다. 카운터 값이 레지스터에 저장된 대기 프리셋 값에 도달하면, 규정된 대기 시간 (대기 사이클 또는 시간) 이 경과했음이 판정되고, 대기 시간의 설정이 취소된다. 그 후, 카운터는 다음 대기 사이클을 처리하기 위해 리셋된다.
이러한 방식으로, 프로세서 코어 (10) 는 특정-기능 코어 메모리 (13) 에 대 한 메모리 테스트 동작을 수행할 수 있다. 이 방법에 의하여, 특정-기능 코어에 의해 이용되는 메모리 테스트시에 특수 하드웨어를 설치할 필요가 없기 때문에, 비용이 절감된다. 또, 특수 하드웨어를 설치하는 경우에, 테스트 방법이 변경될 때마다 하드웨어가 재구성되어야 한다. 그러나, 본 발명의 방법에 의하면, 프로그램을 변경함으로써 테스트 방법을 변경할 수 있어서, 플렉서블하게 (flexibly) 메모리를 테스트할 수 있다.
본 발명은 이상의 실시형태에 한하지 않고, 발명의 범위 및 사상에서 벗어나지 않고 수정 및 변경될 수 있음이 명백하다.
본 발명에 의한 메모리 테스트 회로 및 방법에 의하여, 상이한 동작 클록에서 작동하는 메모리들을 실제 동작 속도에서 테스트할 수 있어 메모리 테스트의 신뢰도가 향상된다. 또한 배선 지연을 처리할 수 있어서 물리적으로 원격지의 메모리를 테스트할 수 있다. 또, 특정-기능 코어 메모리에 대한 테스트를 프로세서 코어를 이용하여 수행할 수 있어서 비용이 절약된다. 또, 테스트 프로그램을 변경할 수 있어서, 회로를 재구성하지 않고 테스트 방법의 변경을 처리할 수 있다.

Claims (14)

  1. 프로세서 코어 메모리;
    특정-기능 (function-specific) 코어 메모리;
    상기 프로세서 코어 메모리 및 상기 특정-기능 코어 메모리의 테스트를 실행하는 프로세서 코어; 및
    입력된 동작 클록들 중에서 상기 프로세서 코어에 제공될 클록을 선택하고, 상기 프로세서 코어 메모리를 테스트하기 위해 프로세서 코어용 동작 클록을 상기 프로세서 코어에 제공하고, 상기 특정-기능 코어 메모리를 테스트하기 위해 특정-기능 코어용 동작 클록을 상기 프로세서 코어에 제공하는 클록 선택기를 포함하는, 메모리 테스트 회로.
  2. 제 1 항에 있어서,
    상기 프로세서 코어와 상기 특정-기능 코어 메모리 사이의 데이터 입력/출력 타이밍을 제어하는 타이밍 보상 회로를 더 포함하는, 메모리 테스트 회로.
  3. 제 2 항에 있어서,
    상기 프로세서 코어에 대한 데이터 전송 시간과 상기 특정-기능 코어에 대한 데이터 전송시간 사이의 지연에 따라, 대기 (wait) 신호를 상기 프로세서 코어에 제공하는 대기 생성부 (wait generation part) 를 더 포함하고,
    상기 프로세서 코어는 상기 대기 신호에 기초하여 지연에 따른 프로세싱을 수행하는, 메모리 테스트 회로.
  4. 제 3 항에 있어서,
    상기 대기 생성부는 대기 신호가 출력되는 사이클의 수를 변경할 수 있는, 메모리 테스트 회로.
  5. 제 1 항에 있어서,
    제어 신호 및 데이터를 상기 특정-기능 코어 메모리로 제공하기 위해 상기 특정-기능 코어와 상기 프로세어 코어 사이를 스위칭하는 입력 선택기를 더 포함하는, 메모리 테스트 회로.
  6. 제 1 항에 있어서,
    상기 프로세어 코어 메모리 및 상기 특정-기능 코어 메모리 각각은 복수의 메모리 뱅크를 가지고,
    상기 프로세서 코어는 테스트될 메모리의 전체 메모리 뱅크에 데이터를 동시에 기록하기 위한 전체-기록 명령, 및 테스트될 메모리의 전체 메모리 뱅크로부터 데이터를 동시에 판독하기 위한 전체-판독 명령을 실행하고,
    상기 메모리 테스트 회로는 테스트될 메모리의 전체 메모리 뱅크로부터의 판독 데이터가 기대값과 일치하는지 여부를 동시에 판정하는 데이터 판정부를 더 포함하는, 메모리 테스트 회로.
  7. 제 6 항에 있어서,
    상기 데이터 판정부는 기대값을 저장하는 복수의 레지스터를 포함하고, 상기 프로세서 코어로부터의 기대값 레지스터 선택 신호에 기초하여 선택된 레지스터에 따라 기대값을 선택하는, 메모리 테스트 회로.
  8. 프로세서 코어를 이용하여 프로세서 코어 메모리 및 특정-기능 코어 메모리를 테스트하는 메모리 테스트 방법으로서,
    상기 프로세서 코어용 동작 클록 및 특정-기능 코어용 동작 클록을 수신하여, 제공된 동작 클록들 중에서 테스트될 메모리에 따라 상기 프로세서 코어에 제공될 클록을 선택하는 단계;
    상기 프로세서 코어 메모리를 테스트하기 위해 상기 프로세서 코어용 동작 클록을 상기 프로세서 코어에 제공하는 단계; 및
    상기 특정-기능 코어 메모리를 테스트하기 위해 상기 특정-기능 코어용 동작 클록을 상기 프로세서 코어에 제공하는 단계를 포함하는, 메모리 테스트 방법.
  9. 제 8 항에 있어서,
    상기 특정-기능 코어 메모리를 테스트하기 위해, 상기 프로세서 코어와 상기 특정-기능 코어 메모리 사이의 데이터 입력/출력 타이밍을 제어하는 단계를 더 포 함하는, 메모리 테스트 방법.
  10. 제 9 항에 있어서,
    상기 프로세서 코어는, 상기 특정-기능 코어 메모리를 테스트하기 위해, 상기 프로세서 코어의 데이터 전송 시간과 상기 특정-기능 코어의 데이터 전송 시간 사이의 지연에 따른 대기 프로세싱을 실행하는, 메모리 테스트 방법.
  11. 제 10 항에 있어서,
    상기 대기 프로세싱은 대기 사이클의 수를 변경할 수 있는, 메모리 테스트 방법.
  12. 제 8 항에 있어서,
    상기 특정-기능 코어 메모리를 테스트하기 위해, 상기 특정-기능 코어 메모리에 제어 신호 및 데이터를 제공한다는 선택시에, 상기 특정-기능 코어와 상기 프로세서 코어가 스위칭되는, 메모리 테스트 방법.
  13. 제 8 항에 있어서,
    상기 프로세서 코어 메모리 및 상기 특정-기능 코어 메모리 각각은 복수의 메모리 뱅크를 가지고,
    상기 프로세서 코어는 테스트될 메모리의 전체 메모리 뱅크에 데이터를 동시에 기록하기 위한 전체-기록 명령, 및 테스트될 메모리의 전체 메모리 뱅크로부터 데이터를 동시에 판독하기 위한 전체-판독 명령을 실행하고,
    테스트될 메모리의 전체 메모리 뱅크로부터의 판독 데이터가 기대값과 일치하는지 여부를 동시에 판정하는, 메모리 테스트 방법.
  14. 제 13 항에 있어서,
    복수의 기대값이 설정되고, 상기 프로세서 코어로부터의 신호에 따라 하나의 기대값이 선택되는, 메모리 테스트 방법.
KR1020050093200A 2004-10-05 2005-10-05 메모리 테스트 회로 및 방법 KR100754256B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00292844 2004-10-05
JP2004292844A JP4695373B2 (ja) 2004-10-05 2004-10-05 メモリテスト回路及びメモリテスト方法

Publications (2)

Publication Number Publication Date
KR20060052019A KR20060052019A (ko) 2006-05-19
KR100754256B1 true KR100754256B1 (ko) 2007-09-03

Family

ID=36182231

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050093200A KR100754256B1 (ko) 2004-10-05 2005-10-05 메모리 테스트 회로 및 방법

Country Status (4)

Country Link
US (1) US7526697B2 (ko)
JP (1) JP4695373B2 (ko)
KR (1) KR100754256B1 (ko)
CN (1) CN100524537C (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101145402B (zh) * 2007-10-26 2010-06-09 中兴通讯股份有限公司 一种闪存存储器子卡测试方法
US8117483B2 (en) * 2009-05-13 2012-02-14 Freescale Semiconductor, Inc. Method to calibrate start values for write leveling in a memory system
TWI421874B (zh) * 2009-07-08 2014-01-01 Inventec Corp 遠端協助測試記憶體的方法
KR20180109902A (ko) * 2016-01-29 2018-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
CN109753394B (zh) * 2018-12-29 2022-04-01 西安紫光国芯半导体有限公司 一种实时调试固件配置信息的电路及方法
CN111833959B (zh) * 2020-07-20 2022-08-02 北京百度网讯科技有限公司 存储器的测试的方法、装置、电子设备和计算机可读存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990071400A (ko) * 1998-02-03 1999-09-27 다니구찌 이찌로오, 기타오카 다카시 클럭 동기형 메모리 내장 반도체 집적 회로 장치
US6249893B1 (en) * 1998-10-30 2001-06-19 Advantest Corp. Method and structure for testing embedded cores based system-on-a-chip
JP2004040131A (ja) * 2003-09-17 2004-02-05 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5719824A (en) * 1980-07-11 1982-02-02 Hitachi Ltd Clock switching circuit
WO1992005453A1 (en) * 1990-09-20 1992-04-02 Fujitsu Limited Semiconductor integrated circuit device with testing-controlling circuit provided in input/output region
JPH06224750A (ja) * 1993-01-28 1994-08-12 Toshiba Corp タイミング補償回路
JP3271419B2 (ja) * 1994-02-09 2002-04-02 株式会社デンソー 検査機能付半導体装置
JP3328160B2 (ja) * 1997-05-08 2002-09-24 日本電気株式会社 論理集積回路のテスト装置
US6408412B1 (en) * 1999-09-03 2002-06-18 Advantest Corp. Method and structure for testing embedded analog/mixed-signal cores in system-on-a-chip
JP2002014875A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体集積回路、半導体集積回路のメモリリペア方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
JP2004079032A (ja) * 2002-08-12 2004-03-11 Matsushita Electric Ind Co Ltd 半導体装置のテスト方法及び半導体装置
US6925408B2 (en) * 2003-09-08 2005-08-02 Texas Instruments Incorporated Mixed-signal core design for concurrent testing of mixed-signal, analog, and digital components
JP4153882B2 (ja) * 2004-02-17 2008-09-24 株式会社東芝 半導体集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990071400A (ko) * 1998-02-03 1999-09-27 다니구찌 이찌로오, 기타오카 다카시 클럭 동기형 메모리 내장 반도체 집적 회로 장치
US6249893B1 (en) * 1998-10-30 2001-06-19 Advantest Corp. Method and structure for testing embedded cores based system-on-a-chip
JP2004040131A (ja) * 2003-09-17 2004-02-05 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20060085711A1 (en) 2006-04-20
CN1779865A (zh) 2006-05-31
JP4695373B2 (ja) 2011-06-08
KR20060052019A (ko) 2006-05-19
CN100524537C (zh) 2009-08-05
JP2006105783A (ja) 2006-04-20
US7526697B2 (en) 2009-04-28

Similar Documents

Publication Publication Date Title
US7168005B2 (en) Programable multi-port memory BIST with compact microcode
US7721174B2 (en) Full-speed BIST controller for testing embedded synchronous memories
KR100868285B1 (ko) 반도체장치 및 이의 테스트 방법
KR100754256B1 (ko) 메모리 테스트 회로 및 방법
US4658354A (en) Pipeline processing apparatus having a test function
US20060184847A1 (en) Semiconductor device tested using minimum pins and methods of testing the same
JP2008310955A (ja) 不良な列にあるアドレスでプログラミングするのに時間を消費することを回避する方法
JP3640350B2 (ja) マイクロコードと有限状態機械セルフテストを組み合わせるプログラマブル・メモリビルトイン・セルフテスト
KR20090131676A (ko) 시험 장치, 시험 방법, 및 전자 디바이스
JP2007205933A (ja) 半導体集積回路
US7315479B2 (en) Redundant memory incorporating serially-connected relief information storage
US6654939B2 (en) Method of designing logic circuit, and computer product
RU2138075C1 (ru) Микрокомпьютер с развитыми средствами поддержки
WO2002056043A1 (fr) Appareil de test pour dispositif a semi-conducteur et procede mettant en oeuvre ledit appareil
JP3892459B2 (ja) デジタルモジュールの試験システム
JP2002148310A (ja) 試験アーキテクチャ
JP2000163994A (ja) 半導体記憶装置
US6457149B1 (en) Semiconductor integrated circuit and semiconductor integrated circuit test method
EP0142562B1 (en) Pipeline system for microprogram control unit
JP2004079032A (ja) 半導体装置のテスト方法及び半導体装置
JP2006073917A (ja) 集積回路
US6205566B1 (en) Semiconductor integrated circuit, method for designing the same, and storage medium where design program for semiconductor integrated circuit is stored
KR100855271B1 (ko) 테스트 모드 회로
JP2005180952A (ja) テスト回路、半導体集積回路及びその製造方法
KR100324317B1 (ko) 시리얼 프로그램 제어회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130801

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee