KR100868285B1 - 반도체장치 및 이의 테스트 방법 - Google Patents

반도체장치 및 이의 테스트 방법 Download PDF

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다쓰히로 니시노
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

SiP는 논리칩과 메모리칩을 구비한다. 메모리칩은 테스트되는 메모리회로를 구비하고, 논리칩은 내부논리회로와 이에 접속되는 테스트프로세서를 구비한다. 테스트프로세서는 메모리회로의 엑세스단자와 접속되고 외부단자로부터 엑세스단자로 테스트신호입력을 공급하고 이에 의해 메모리회로를 테스트한다. 테스트프로세서는신호지연을 조정하는 고속테스트제어회로를 구비하고, 실제 동작속도에서 고속테스트를 실시하는 경우 고속테스트제어회로를 통해 외부단자로부터 엑세스단자로 테스트신호를 공급한다.
BIST회로, 메모리칩테스트, 신호지연, 고속테스트제어회로

Description

반도체장치 및 이의 테스트 방법{Semiconductor apparatus and test method therefor}
도 1은 본 발명의 제1실시예에 따른 반도체장치를 보여주는 블록도이다.
도 2는 본 발명의 제1실시예에 따른 반도체장치의 테스트프로세서를 보여주는 블록도이다.
도 3은 본 발명의 제1실시예에 따른 반도체장치의 테스트프로세서를 상세히 보여주는 블록도이다.
도 4a 및 4b는 본 발명의 제1실시예에 따른 반도체장치의 고속테스트조정회로의 원리를 설명하는 도면이다.
도 5는 본 발명의 제1실시예에 따른 반도체장치의 고속테스트조정회로의 예를 보여주는 도면이다.
도 6은 본 발명의 제1실시예에 따른 반도체장치의 고속테스트모드의 타이밍도이다.
도 7은 본 발명의 제2실시예에 따른 반도체장치를 보여주는 블록도이다.
도 8은 본 발명의 제3실시예에 따른 반도체장치를 보여주는 블록도이다.
도 9는 Ishikawa에 개시된 반도체장치의 전체 구성의 도면이다.
도 10은 도 9에 보이는 메모리칩테스트회로를 보여주는 도면이다.
도 11은 도 9에 보이는 실렉터-입력/출력회로의 제1의 예시적인 내부구성을 보여주는 도면이다.
도 12는 도 9에 보이는 실렉터-입력/출력회로의 제2의 예시적인 내부구성을 보여주는 도면이다.
도 13은 Tatsumi에 개시된 반도체장치를 보여주는 도면이다.
도 14는 도 13에 보이는 테스트회로의 특유한 구성을 보여주는 블록도이다.
도 15는 도 14에 보이는 테스트회로의 특유한 예를 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
101: SiP 102: 인터포저
103A: 논리칩 103B: 메모리칩
121: 테스트회로 122: 고속테스트제어회로
20: 내부논리회로 21: 테스트프로세서
23n: 테스트단자 241, 242: 테스트모드선택단자
25: 테스트모드스위치회로 26, 28: 입/출력스위치회로A, B
본 발명은 논리칩과 메모리칩이 공통 패키지에 내장된 SiP(System in Package) 반도체장치 및 이의 테스트방법에 관한 것이다.
BIST(Built-In Self-Test)는 장치 내부에 위치된 테스트패턴생성기, 테스트패턴컴프레서, 콤퍼레이터 등을 사용하는 자가테스트를 실시하는 반도체장치를 위한 테스트방법이다. BIST에서, 테스트패턴생성기는 테스트타겟회로에 공급되는 테스트패턴을 생성하고, 테스트패턴컴프레서는 테스트타겟회로로부터 출력패턴을 압축하고, 콤퍼레이터는 압축된 테스트패턴을 예상되는 출력패턴과 비교하여 테스트타겟회로를 테스트한다.
일본공개특허공보 제2003-77296호(Ishikawa)는 논리칩과 메모리칩이 공통 패키지에 내장된 SiP반도체장치를 개시한다. 반도체장치는 논리칩 내부에 메모리칩테스트회로(BIST 회로) 및 실렉터-입력/출력회로를 배치하여 BIST에 의해 메모리칩의 테스트를 가능하게 한다.
도 9는 Ishikawa에 의해 개시된 반도체장치의 전체 구성을 보여준다. 반도체장치는 공통 패키지(201)에 논리칩(202)과 메모리칩(203)을 내장한다. 논리칩(202)은 논리회로(202A), 메모리칩테스트회로(204), 및 실렉터-입력/출력회로(202C)를 구비한다. 실렉터-입력/출력회로(202C)는 보통의 동작시에는 논리회로(202A)를 활성화하고 메모리칩(203)의 테스트시에는 메모리칩테스트회로(204)를 활성화하도록 선택하여, 선택된 회로가 메모리칩(203)에 엑세스된다.
메모리칩(203)의 테스트방법은 논리칩(202)의 메모리칩테스트회로(204)가 메모리칩(203)을 위한 테스트데이터, 어드레스 및 제어신호를 생성하고, 쓰기데이터 및 읽기데이터를 메모리칩(203)과 비교하고 비교결과를 출력하는 것이다. 따라서, 이 종래기술의 반도체장치는 논리칩(202) 내부에 BIST를 실행하는 BIST회로를 배치 한다.
도 10은 도 9에서 보여지는 메모리칩테스트회로(204)의 내부블럭도이다. 이 회로는 스타트입력신호 및 제어데이터신호(249)에 대응해 순차적으로 초기화회로(246), 자가테스트회로(247), 및 테스트모드세팅회로(248)를 활성화한다. 다음, 이 회로에서, 메모리칩제어회로(241)는 메모리칩(203)에 대한 쓰기데이터 W-DATA, 어드레스 ADD, 및 제어신호 CNT를 생성하고, 이들 신호들을 메모리칩(203)에 공급하여 쓰기 동작을 실시한다. 메모리칩(203)의 읽기동작동안, 결정회로(242), OR게이트(243) 및 플립플롭(244)은 메모리칩(203)으로부터 출력된 읽기데이터 R-DATA를 메모리칩제어회로(241)에서 생성된 예상값 데이터 EXV와 비교하고 테스트결과신호단자(250)를 통해 비교결과를 출력한다.
도 11 및 12는 도 9에 보이는 실렉터-입력/출력회로(202C)의 제1 및 제2의 예시적인 내부구성을 각각 보여준다. 회로는, 보통 동작시 논리회로(202A)로부터 메모리엑세스신호 S1를 선택하고, 메모리칩테스트동안 메모리칩테스트회로(204)로부터 테스트엑세스신호 S2를 선택하며, 논리회로테스트동안 함수매크로(231)로부터 신호 S3를 선택하여 메모리칩(203)에 엑세스한다.
특히, 도 11에 보이는 실렉터-입력/출력회로(202C)는 메모리엑세스신호 S1, 테스트엑세스신호 S2 및 함수매크로(231)로부터의 신호 S3 중 하나를 선택하기 위한 실렉터(251), 이들 신호들을 일시적으로 유지하기 위한 플립플롭(252) 및 출력단자들(223, 224, 225)을 통해 플립플롭(252)에 유지된 신호들을 출력하기 위한 출력버퍼(253)를 구비한다. 이 실렉터(251)는 상술한 메모리엑세스신호 S1 및 테스트 엑세스신호 S2와 더불어 함수매크로(231)로부터 신호 S3를 선택할 수 있게 구성된다. 실렉터(251)는 선택신호에 따라 신호들 S1, S2, S3로부터 하나를 선택하며 이는 도시하지 않는다.
실렉터-입력/출력회로(202C)는 메모리칩(203)로부터 읽기데이터 DATA를 입력하는 입력버퍼(254) 및 데이터를 유지하는 플립플롭(255)을 구비한다. 플립플롭(255)의 출력은 논리회로(202A), 메모리칩테스트회로(204) 및 논리회로(202A) 내의 함수매크로(231)에 공급된다.
한편, 도 12에 보이는 실렉터-입력/출력회로(202C)에서, 실렉터는 논리회로테스트를 위해 테스트엑세스신호 S2 및 신호 S3로부터 하나를 선택하는 실렉터(251B)와 실렉터(251B)에 의해 선택된 신호와 보통동작시에 논리회로(202A)로부터 엑세스신호 S1로부터 하나를 선택하기 위한 실렉터(251A)로 나누어진다. 실렉터(251A)의 출력은 출력버퍼(253)에 직접 공급된다. 또한, 보통의 동작 동안 엑세스신호 S1를 일시적으로 유지하기 위한 플립플롭(252), 메모리칩테스트회로로부터 테스트엑세스신호 S2를 일시적으로 유지하기 위한 플립플롭(255), 및 웨이퍼상태에서 논리회로테스트를 위해 일시적으로 신호 S3를 유지하는 플립플롭(256)은 실렉터들(251A 및 251B)의 이전 단계에 배치된다. 입력회로구성은 입력버퍼(254)의 출력이 플립플롭들(252, 255, 256)에 공급되는 구성이다.
공통 패키지에 논리칩과 메모리칩을 내장하는 SiP반도체장치에 있어서, 메모리칩의 메모리셀구성(행/열 구성)은 메모리벤더로 인해 상이하다. 또한, 동일한 벤더라 하더라도, 제조과정(대응되는 디자인룰)이 다르다면, 메모리의 행/열구성은 다르게 된다. 따라서, 하나의 BIST회로를 사용하고 다른 행/열구성을 가진 메모리칩을 테스트하는 것은 어렵다. 이것은 품질을 저하시키고 회로크기를 증가시킨다. 다른 행/열구성을 가진 메모리칩의 테스트를 가능하게 하는 기술로서, 예를 들면, 일본공개특허 공보 제2004-158098호(Tatsumi)가 외부단자를 통해 메모리칩에 테스트신호를 입력한 후 메모리칩으로부터의 출력신호를 모니터링하는 기술을 개시하고 있다.
도 13은 Tatsumi에 의해 개시된 반도체장치를 보여준다. 도 13에 보이는 바와 같이, Tatsumi에 따르면, SiP반도체장치(310)는 논리칩(311) 및 메모리칩(312)을 구비한다. SiP반도체장치(310)에 있어서, 논리칩(311)은 테스트회로(316)를 구비하고 이에 의해 상대적으로 저속에서 외부단자를 사용하여 메모리칩(312)의 테스트를 가능하게 한다.
특히, 논리칩(311)은 논리회로(315) 및 테스트회로(316)를 구비한다. 논리칩(311)은 배선(313)을 통해 외부접속단자와 직접 접속되고, 또한, 배선(317)을 통해 메모리칩(312)과 접속된다. 외부접속단자 내부의 모드선택신호가 테스트모드를 지시하는 경우, 논리회로(315)를 통하는 것이 아니라, 배선(318), 테스트회로(316) 및 배선(317)을 통해 외부접속단자로부터 메모리회로(314)에 엑세스가 이루어진다. 가속수명시험 및 테스트데이터를 확장하는 멀티비트테스트는 메모리회로(314)에 확장된 데이터를 쓰고 읽기 데이터를 압축하여, 결함이 있다면 측정하고, 결함이 없다면 실시한다. 외부접속단자로부터 배선(318), 테스트회로(316) 및 배선(317)을 통해 메모리칩(314)으로 접속을 이루어 파워온일 때 또는 그 후에 BIST를 실시한 다.
도 14는 도 13에 보이는 테스트회로(316)의 특유한 구성을 보여주는 블록도이다. 테스트회로(316)는 메모리테스트회로(321) 및 선택회로(322)를 구비하고 메모리회로(314)에 공통의 엑세스 경로로써 배선(317)을 사용한다. 보통의 동작 동안, 논리회로(315)로부터 출력신호는 테스트회로(316)를 통해 배선(319)으로부터 배선(317)으로 출력된다. 테스트동안, 필요한 테스트신호들(324 내지 329)은 테스트회로(316)를 통해 배선(317, 318)으로부터 입력되고 출력된다. 테스트신호들은, 엑세스제어신호(324), 모드신호(325), 읽기/쓰기어드레스신호(326), 테스트쓰기데이터신호(327), 테스트데이터신호(328), 및 측정결과신호(329)를 포함한다. 이들 신호들은 메모리회로(314)를 엑세스하는데 사용되어 가속수명시험, 멀티비트테스트 및 자가진단테스트(BIST)를 실시한다.
도 15는 도 14에 보이는 테스트회로(316)의 특유한 회로구성의 예이다. 테스트회로(316)는 플립플롭들(FFs, 371 및 378), 실렉터들(372, 374), 디코더(377), 가속수명시험회로(375), 축퇴회로(376) 및 확장회로(373)를 구비한다. 테스트회로(316)는 논리회로(315) 및 외부접속단자로 신호들을 입력/출력한다. 특히, 테스트회로(316)는 논리회로(315)의 출력(실제 동작시) 또는 외부접속단자로부터의 신호로 처리된 신호(테스트 동작시)를 선택하고 메모리회로(DRAM, 314)에 엑세스 한다.
Ishikawa에 의해 개시된 반도체장치에 있어서, 논리칩은 상술한 바와 같은 메모리칩을 테스트하는 BIST를 구비한다. 이에 의해, 메모리칩의 실제동작속도에서 BIST에 의한 메모리칩을 테스트할 수 있다. 그러나, 메모리칩의 행/열 구성에 대응하는 BIST회로를 형성하는 것이 필요하다. 이것은 동일한 수의 비트들을 가지고 있더라도 메모리의 행들 및 열들의 최적의 수가 제조처리에 의해 변화할 수 있고, 따라서, 하나의 BIST가 마킹테스트, 체크보드테스트 등에 예정된 행들 및 열들의 수에 근거해 실시되는 테스트에서의 상이한 수의 행들과 열들을 구비한 메모리칩에 대해 실시되는 것은 어렵기 때문이다.
Tatsumi에서 개시된 반도체장치에서, 논리칩은 테스트모드 동안 외부단자로부터 테스트신호를 수신하는 것에 의해 메모리칩을 테스트하는 테스트회로를 구비한다. 테스트신호는 외부로부터 입력되기 때문에, 행들과 열들의 수에도 불구하고 외부회로를 변경하지 않고 소망의 테스트를 실시할 수 있다. 그러나, 테스트신호의 신호지연은 테스트데이터신호입력단자로부터 메모리칩에 입력되고, 테스트동안 메모리칩으로부터 테스트데이터신호단자로 출력되는 테스트결과신호의 신호지연은 메모리칩의 실제 동작속도에서 테스팅을 방해할 수 있다. 특히, 테스트주파수가 높다면, 논리칩 내부에 신호지연으로 인한 소망의 동작주파수에서 고속의 테스팅을 실시하는 것은 어렵다.
본 발명은 소망의 동작주파수에서 고속테스트를 할 수 있는 반도체장치 및 반도체장치의 테스트방법을 제공하기 위한 것이다.
본 발명의 일면에 따르면, 메모리칩 및 논리칩을 구비한 반도체장치가 제공 된다. 메모리칩은 테스트되는 메모리회로를 구비하고 논리칩은 내부논리회로 및 이와 전기접속된 테스트프로세서를 구비한다. 테스트프로세서는 외부단자를 통해 메모리회로에 엑세스하여 메모리회로를 테스트한다. 테스트프로세서는 메모리회로를 테스트하는 경우 테스트속도에 따른 외부단자 및 메모리회로 사이의 신호전송비율을 선택할 수 있는 고속테스트제어회로를 구비한다.
본 발명은 외부단자를 통해 메모리회로에 엑세스하고 이를 테스트하는 경우 테스트속도에 따른 신호전송비율을 선택할 수 있는 고속테스트제어회로를 사용한다. 이에 의해, 예를 들어, 실제 동작주파수에서 고속테스트를 수행하는 경우 고속테스트에 따른 신호전송비율을 사용하는 것과 같은, 테스트속도에 따른 신호전송비율을 선택하는 것에 의해 메모리회로를 테스트할 수 있다. 따라서, 본 발명은 소망의 동작주파수에서 고속테스트할 수 있는 반도체장치 및 이의 테스트방법을 제공할 수 있다. 메모리회로에 엑세스하는 것은 메모리회로에 읽기/쓰기동작을 제어하고 읽기데이터를 관찰하는 것을 의미한다.
본 발명은 예시적인 실시예를 참조로 여기에 설명될 것이다. 본 기술분야의 숙련자들은 본 발명에 의해 많은 변형적인 실시예들이 실시될 수 있고, 본 발명은 설명적인 목적을 위해 설명된 실시예들에 제한되지 않는다는 것을 알 것이다.
본 발명의 예시적인 실시예들은 도면을 참조로 이하에서 상세히 설명딘다. 다음의 실시예들에 있어서, 본 발명은 SiP반도체장치에서 메모리칩의 테스트에 적용된다.
(제1실시예)
도 1은 본 발명의 제1실시예에 따른 반도체장치를 보여주는 블럭도이다. 본 실시예의 SiP반도체장치(101, 이하에서는 “SiP"라 함)는 유기기판(인터포저, 102)에 배치된 논리칩(103A) 및 메모리칩(103B)을 구비한다.
논리칩(103A)은 내부논리회로(20) 및 테스트프로세서(21)를 구비하고, 외부단자들로서 복수의 테스트단자들(23n) 및 2개의 테스트모드선택단자들(241, 242)과 접속한다. 테스트단자들(23n) 및 테스트모드선택단자들(241, 242)은 사용자에 의해 사용된 외부단자들의 수의 관점에서 지정된 외부단자들 또는 공유된 외부단자들로 설정될 수 있다. 논리칩(103A) 및 메모리칩(103B)은 범프, 배선 등에 의해 직접 접속되고, 메모리칩(103B)의 각 단자는 외부단자로서 미도시된다.
본 실시예의 테스트프로세서(21)는 테스트회로(121) 및 고속테스트제어회로(122)를 구비한다. 테스트회로(121)는 Tatsumi에 개시된 테스트회로(316)와 동일한 기능을 가진다. SiP(101)의 고속테스트제어회로(122)는 테스트회로(121)를 통해 메모리칩(103B)의 엑세스단자와 접속되고, 메모리칩(103B)의 읽기 및 쓰기동작을 제어하고, 외부단자들로서 테스트단자들(23n)을 통해 메모리칩(103B)의 읽기동작을 관찰(엑세스)함으로써, 메모리칩(103B)을 테스트한다. 고속테스트제어회로(122)는 테스트단자들(23n) 및 메모리칩(103B) 사이의 테스트속도에 따른 신호전송비율을 선택할 수 있다. 특히, 테스트단자들(23n) 및 엑세스단자 사이의 신호전송비율은 실제 동작속도에서 고속테스트를 위해 소망의 신호전송비율일 수 있고, 저속테스트를 위 해 실제동작속도보다 낮은 신호전송비율일 수 있다. 따라서, 고속테스트제어회로(122)는 테스트속도에 대응하는 신호전송비율에 따라 테스트신호의 타이밍을 조정하는 기능을 가지고 이에 의해 이후에 상세히 설명할 테스트신호의 동기화신호로부터 지연의 효과를 감소시킬 수 있다. 이것은 메모리칩(103B)의 고속테스트(실제 동작속도테스트)의 어려움을 감소시킨다. 또한, 이 구성은 외부단자들인 테스트단자들(23n)을 통해 소망의 테스트신호를 공급할 수 있어 메모리칩(103B)의 행들과 열들의 수에도 불구하고 내부회로를 변경함이 없이 소망의 고속테스트를 가능하게 한다.
도 2는 테스트프로세서(21)를 보여주는 블록도이다. 테스트프로세서(21)는 테스트회로(121) 및 고속테스트제어회로(122)를 구비한다. 테스트회로(121)는 입력/출력스위치회로B(28)를 구비한다. 고속테스트제어회로(122)는 테스트모드스위치회로(25), 입력/출력스위치회로A(26), 및 신호스위치회로(27)를 구비한다.
테스트모드선택단자들(241 및 242)은 배선들(7, 8)을 통해 고속테스트제어회로(122)의 테스트모드스위치회로(25)와 접속된다. 테스트모드스위치회로(25)의 출력신호는 입력/출력스위치회로A(26), 입력/출력스위치회로B(28) 및 신호스위치회로(27)에 입력된다. 테스트모드스위치회로(25)는 메모리칩(103B)의 독립테스트모드를 실행할지를 선택하고 테스트모드선택단자들(241 및 242)로부터의 신호들에 따라 고속테스트모드인지 저속테스트모드인지를 선택하고, 입력/출력스위치회로A(26), 입력/출력스위치회로B(28), 및 신호스위치회로(27)를 기설정된 모드로 설정한다.
데이터신호A, 어드레스신호A, 제어신호A, 클록신호A, 및 I/O제어신호 I1 및 I2는 테스트단자들(23n)로부터 배선(1 내지 6)을 통해 입력/출력스위치회로A(26)로 공급된다. 이 I/O제어신호(I1)는 입력/출력스위치회로B(28)에도 공급된다. 입력/출력스위치회로A(26)는 저속테스트모드 동안 이 I/O제어신호(I2)를 디스에이블한다. 신호스위치회로(27)는 절환되어 I/O제어신호(I1)에 따라 데이터신호A 또는 데이터신호B를 인에이블한다. 입력/출력스위치회로B(28)는 데이터신호의 쓰기/읽기제어를 메모리칩(103B)에 대해 실시한다. 한편, 고속테스트모드 동안, 신호스위치회로(27)는 별개로 I/O제어신호(I1)에 따른 데이터신호B 및 I/O제어신호(I2)에 따른 데이터신호A를 인에이블하고, 입력/출력스위치회로B(28)는 고속으로 메모리칩(103B)에 대해 데이터신호의 쓰기/읽기제어를 실시한다.
입력/출력스위치회로A(26)로부터의 출력신호인 데이터신호, 어드레스신호, 제어신호 및 클록신호는 신호스위치회로(27)에 공급되고, 클록신호는 입력/출력스위치회로B(28)에도 공급된다. 신호스위치회로(27)로부터의 출력신호들인 데이터신호, 어드레스신호 및 제어신호는 입력/출력스위치회로B(28)에 공급된다.
또한, 실제 동작을 위한 데이터신호, 어드레스신호, 제어신호, 클록신호 및 데이터 인에이블신호는 내부논리회로(20)로부터 배선들(13 내지 17)을 통해 입력/출력스위치회로B(28)에 공급된다. 실제동작을 위한 사용자모드신호는 내부논리회로로부터 배선(18)을 통해 고속테스트제어회로(122)의 입력/출력스위치회로A(26)에 공급된다.
테스트모드동안, 입력/출력스위치회로B(28)는 신호스위치회로(27)로부터 데이터신호, 어드레스신호 및 제어신호를 선택하고 입력/출력스위치회로A(26)로부터 클록신호를 선택한다. 실제동작모드(사용자모드) 동안, 입력/출력스위치회로B(28)는 내부논리회로(20)로부터 데이터신호, 어드레스신호, 제어신호 및 클록신호를 선택하고 배선들(9 내지 12)을 통해 메모리칩(103B)에 이들을 공급한다.
도 3은 도 2에 보이는 테스트프로세서(21)의 예를 상세히 보여주는 도면이다. 상술한 바와 같이, 고속테스트제어신호(122)는 외부단자들로서 테스트단자들23n(231내지 233)과 접속된다. 데이터신호A, 어드레스신호A 및 제어신호A는 테스트단자들(231 내지 233)을 통해 입력된다. 이들 신호들은 각각 버퍼들(31, 32, 33)을 통해 AND게이트들(42, 43, 44)의 입력단자에 입력된다. AND게이트들(42, 43, 44)의 다른 입력단자들에는 입력되는 외부단자들로서 테스트모드선택단자들(241 및 242)을 통해 각각 입력되는 테스트모드선택신호들(I1 및 I2)에 대한 OR게이트(41)의 출력신호들이 입력된다.
AND게이트들(42, 43, 44)의 출력신호들은 실렉터들(51, 52, 53)의 일방의 입력단자들과 직접 접속된다. 이 실렉터들(51, 52, 53)의 타방의 입력단자들에는 고속테스트조정회로들(47, 48, 49)의 출력들이 입력된다. 실렉터들(51, 52, 53)은 저속테스트모드 동안 AND게이트들(42, 43, 44)의 출력신호들을 선택하고, 고속테스트 동안 고속테스트조정회로들(47, 48, 49)의 출력신호들을 선택한다. 이 선택을 위해, 테스트모드선택신호(I2)가 선택신호로서 실렉터들(51, 52, 53)에 공급된다. 실 렉터들(51, 52, 53)의 출력신호들은 실렉터들(54, 56, 57)의 일방의 입력단자들에 공급된다. 실렉터들(54, 56, 57)의 타방의 입력단자들에 대해서는 내부논리회로(20)로부터의 신호가 입력된다. 또한, OR게이트(41)의 출력은 실렉터들(54, 56, 57)에 선택신호로서 공급되어, 실렉터들(54, 56, 57)이 테스트모드 동안 각각 실렉터들(51, 52, 53)의 출력신호들을 출력할 수 있고 실제동작모드동안 내부논리회로(20)로부터 신호를 선택적으로 출력할 수 있다. 실렉터들(54, 56, 57)의 출력신호들은 데이터신호B, 어드레스신호B, 제어신호B로서 버퍼들(60, 62, 63)을 통해 메모리칩(103B)에 공급된다.
데이터신호B는 메모리칩(103B)으로부터 버퍼(59)를 통해 AND게이트(50) 및 내부논리회로(20)의 일방의 입력단자에 공급된다. AND게이트(50)의 타방의 입력단자들에는 OR게이트(41)의 출력신호가 공급된다. AND게이트(50)의 출력신호는 실렉터(39)의 입력단자에 공급되고 고속테스트조정회로(46)의 출력신호는 실렉터(39)의 다른 입력단자에 공급된다. 실렉터(39)는 저속테스트모드 동안 AND게이트(50)의 출력신호를 선택하고, 고속테스트모드 동안 고속테스트조정회로(46)의 출력신호를 선택한다. 선택을 위해, 테스트모드선택신호(I2)는 실렉터(39)에 선택신호로서 공급된다.
실렉터(39)의 출력신호는 실렉터(37)의 일방의 입력단자에 공급된다. 배선(18)은 실렉터(37)의 타방의 입력단자와 접속되고, 내부논리회로(20)의 사용자모드신호가 이에 공급된다. 또한, OR게이트(41)의 출력신호는 실렉터(37)에 선택신호로 공급되어 실렉터(37)가 선택적으로 테스트모드동안 실렉터(39)의 출력신호를 출 력하고 실제동작모드동안 내부논리회로(20)의 사용자모드신호를 선택적으로 출력한다. 실렉터(37)의 출력은 버퍼(30)를 통해 테스트단자(231)로부터 출력된다.
클록신호A는 외부단자로서 테스트단자(234)를 통해 입력되고 버퍼(34)를 통해 AND게이트(45)의 일방의 입력단자에 공급된다. AND게이트(45)의 다른 입력단자에는 OR게이트(41)의 출력신호가 공급된다. AND게이트(45)의 출력신호는 고속테스트조정회로들(46, 47, 48, 49)의 클록입력신호로 제공되고 실렉터(58)의 일방의 입력단자에도 공급된다. 실렉터(58)의 타방의 입력단자는 배선(16)에 접속되고 내부논리회로(20)의 클록신호가 이에 공급된다. 또한, OR게이트(41)의 출력신호는 실렉터(58)에 선택신호로 공급되어, 실렉터(58)가 테스트모드동안 테스트단자(234)로부터 클록신호를 선택적으로 출력하고, 실제동작모드동안 내부논리회로(20)의 클록신호를 선택적으로 출력한다. 실렉터(58)의 출력은 버퍼(64)를 통해 메모리칩(103B)에 클록신호B로서 출력된다.
I/O제어신호들(I1, I2)은 외부단자들로서 테스트단자들(235, 236)로부터 공급되고 버퍼들(35, 36)을 통해 실렉터에 각각 입력된다. 테스트모드선택신호(I2)는 선택신호로서 실렉터(40)에 공급되어, 저속테스트모드 및 고속테스트모드에 따라 I/O제어신호(I1, I2)를 선택적으로 출력한다. 실렉터(40)의 출력은 실렉터(38)의 일방의 입력단자와 접속된다. 실렉터(38)의 다른 내부단자는 배선(18)과 접속되고, 내부논리회로(20)의 사용자모드신호는 이에 공급된다. 또한, OR게이트(41)의 출력신호는 실렉터(38)에 선택신호로서 공급되어, 실렉터(38)가 테스트모드 동안 실렉 터(40)의 출력을 선택적으로 출력하고 실제동작모드동안 내부논리회로(20)의 사용자모드신호를 선택적으로 출력한다. 실렉터(38)의 출력은 버퍼(30)에 대해 인에이블신호를 제공한다.
I/O제어신호(I1)가 공급되는 버퍼(35)의 출력은 실렉터(55)의 일방의 입력단자와 접속된다. 실렉터(55)의 타방의 입력단자는 배선(17)과 접속되고 내부논리회로(20)의 데이터인에이블신호가 이에 공급된다. OR게이트(41)의 출력신호는 실렉터(55)에 선택신호로 공급되어 실렉터(55)가 테스트모드 동안 I/O제어신호(I1)를 선택적으로 출력하고 실제동작모드 동안 내부논리회로(20)의 데이터인에이블신호를 선택적으로 출력한다. 실렉터(55)의 출력은 인버터(61)를 통해 버퍼(60)에 대해 인에이블신호를 제공한다. 회로구성은 상술한 예에 제한되는 것은 아니고 소망의 기능이 실현되는 한 조정될 수 있다.
고속테스트조정회로는 이하에서 설명된다. 본 실시예에 따른 고속테스트조정회로의 설명 전에, 동작 원리가 이하에서 설명된다. 일반적으로 PVT(프로세스, 전압, 온도)변화에 의한 소자특성변화에 기인한 지연시간변화 및 긴 신호배선에 따른 지연시간의 증가는, 예를 들어, 플립플롭의 셋업타입을 증가시킨다. 따라서, 고속테스트는 관련기술에 지연시간의 변화 또는 증가로 인한 플립플롭의 긴 셋업시간에 의해 방해를 받는다. 한편, 본 발명은 고속테스트조정회로로서 복수의 재시간조정플립플롭들을 배치하고 이에 의해 소자특성변화로 인한 지연시간변화를 억제할 수 있다. 이것은 먼 거리에 대해 고속신호의 전송을 가능하게 하고 따라서 고속테스트를 달성한다.
도 4a 및 4b는 고속테스트조정회로의 원리를 설명하는 도면이다. 도 4a에 보이는 바와 같이, 플립플롭FFa은 저항들(Ra, Rb)과 커패시터들(Ca, Cb)을 구비하는 회로(151)와 접속되고 PVT변화에 의한 문턱값과 같은 소자특성변화는 도 4a의 우측에 도시된 Δ이다. 문턱값변화 Δ에 의한 지연시간변화는 ΔT1에 의해 지시된다. 저항(Ra, Rb) 및 커패시터(Ca, Cb)의 값이 증가하기 때문에, 지연시간변화ΔT1는 따라서 증가하고, 이것은, 예를 들어, 플립플롭FFa의 셋업타입의 증가를 야기하여 고속테스트의 수행이 이루어지지 않게 한다.
도 4b에 있어서, 한편, 플립플롭FFb은 회로(152a, 152b)로 지시된 회로(151)의 중앙에 배치된다. 회로(125a, 152b)의 문턱값변화가 도 4a에서와 같이 Δ이지만, 플립플롭 FFb 및 FFc에 대한 지연시간편차는 ΔT2로 감소된다. 이에 의해 셋업타임이 감소되어 고속테스트를 가능하게 한다. 본 실시예는 이 원리를 사용하고 논리칩(103A) 내부에 고속테스트조정회로와 같은 필요한 수의 재시간조정플립플롭들을 배치하여, 이에 의해 지연시간편차를 억제하여 고속테스트를 달성하도록 한다. 특히, 본 실시예는 메모리의 고속테스트에 사용되는 테스트신호들 중에서 데이터신호, 어드레스신호 및 제어신호를 고속테스트조정회로를 통해 메모리에 공급하고 이에 의해 고속테스트를 가능하게 한다. 테스트에 사용되는 클록신호는 고속테스트조정회로를 통하지 않고 메모리에 공급된다.
도 5는 도 3의 고속테스트조정회로들(46 내지 49)의 예이다. 본 실시예의 고속테스트조정회로는 복수 단계의 플립플롭들로 구성되어 있다. 간략화를 위해, 도 5는 2개의 플립플롭들(70, 71)만을 도시한다. 클록입력신호는 플립플롭들(70,71)의 각 클록입력에 공급된다. 데이터입력신호는 플립플롭(70)의 데이터입력에 입력되고 플립플롭(70)의 출력은 시프트레지스터패션에 접속된 플립플롭들을 통해 전송되며 최종단계의 플립플롭(71)으로부터 데이터출력신호로서 출력된다. 플립플롭의 단계들의 수는 소망의 테스트진동수에 따라 임의로 설정될 수 있다. 고속테스트조정회로는 플립플롭들을 통해 데이터신호를 순차로 전송하는 것에 의해 신호지연으로 인한 시간차를 흡수한다. 고속테스트조정회로가 배치되는 신호배선이 길고 테스트주파수가 높은 경우, 큰 신호지연이 발생하고 따라서, 많은 단계의 플립플롭들이 사용될 수 있다.
본 실시예에 따른 SiP의 동작은 이하에서 설명될 것이다. 메모리칩(103B)을 위한 테스트방법의 개요는 이하에서 설명된다. 논리칩(103A)의 테스트프로세서(21)를 위해, 실제동작모드 또는 메모리칩(103B)의 독립테스트모드는 외부단자로서 테스트모드선택단자들(241, 242)을 통해 설정되고, 테스트모드라면, 저속테스트모드 또는 고속테스트모드는 결과적으로 설정된다. 다음, 외부단자로서 테스트단자(23n)를 통해 메모리칩(103B)이 결함이 있는지 없는지를 결정하기 위해 메모리벤더의 고품질의 테스트프로그램을 사용하여 논리칩(103A)을 통해 쓰기/읽기동작이 메모리칩(103B)에 대해 실시된다. 저속테스트 및 고속테스트에 따라 각 테스트아이템을 위한 테스트프로그램이 있다.
테스트프로세서(21)의 동작은 이하에서 설명된다. 우선, 테스트모드선택신호(I1) 및 테스트모드선택신호(I2)는 테스트모드선택단자들(241, 242)로부터 배 선(7, 8)을 통해 각각 테스트모드스위치회로(25)에 입력되고 이에 의해 모드가 실제동작모드(사용자모드), 저속테스트모드 또는 고속테스트모드로 설정된다. 테스트모드스위치회로(25)는 각 모드를 입력/출력스위치회로A(26), 신호스위치회로(27) 및 입력/출력스위치회로B(28)에 대해 설정한다.
입력/출력스위치회로A(26)는 테스트모드스위치회로(25)로부터 출력신호에 따라 실제동작모드 및 테스트모드 사이의 설정을 절환한다. 저속테스트 또는 고속테스트의 테스트모드 동안, 배선들(1 내지 4)을 통한 테스트단자(23n)로부터 입력된 데이터신호A, 어드레스신호A, 제어신호A, 및 클록신호A가 데이터신호, 어드레스신호, 제어신호 및 클록신호로서 각각 신호스위치회로(27)에 공급된다. 또한, 입력/출력스위치회로A(26)는 배선들(5, 6)을 통해 입력되는 I/O제어신호(I1)및 I/O제어신호(I2)에 의해 저속테스트 또는 고속테스트를 위한 데이터신호A가 인에이블 되도록 절환된다. 본 실시예에서, I/O제어신호(I1)는 저속테스트모드를 위한 인에이블신호로 사용되고 I/O제어신호(I2)는 고속테스트모드를 위한 인에이블신호로 사용된다.
한편, 실제동작모드 동안, 사용자모드신호는 배선(18)을 통해 고속테스트제어회로(122)에 공급된다. 전력소비를 감소시키기 위해, 데이터신호A, 어드레스신호A, 제어신호A, 및 클록신호A는 내부적으로 디스에이블된다.
입력/출력스위치회로A(26)의 출력신호로서 데이터신호, 어드레스신호, 제어신호 및 클록신호는 신호스위치회로(27)에 입력된다. 신호스위치회로(27)는 고속테 스트동안 고속테스트조정회로를 통해 데이터신호, 어드레스신호 및 제어신호를 출력하고, 저속테스트동안 고속테스트조정회로를 통하지 않고 신호들을 출력한다. 신호스위치회로(27)의 출력신호들로서 데이터신호, 어드레스신호 및 제어신호는 입력/출력스위치회로B(28)에 입력된다.
테스트모드 동안, 입력/출력스위치회로B(28)는 신호스위치회로(27)로부터 출력된 데이터신호, 어드레스신호 및 제어신호와, 입력/출력스위치회로A(26)로부터 출력된 클록신호를 배선들(9 내지 12)을 통해 메모리칩(103B)에 출력한다. 배선(5)을 통해 입력된 I/O제어신호(I1)는 데이터신호B의 인에이블신호로서 사용된다.
실제동작모드 동안, 입력/출력스위치회로B(28)는 데이터신호를 배선(13)을 통해 내부논리회로(20)와 교환하고 배선들(14 내지 17)을 통해 내부논리회로(20)로부터 어드레스신호, 제어신호, 클록신호 및 데이터인에이블신호를 수신하고 메모리칩(103B)으로 이들을 출력한다. 배선(17)의 데이터인에이블신호는 데이터신호B의 인에이블신호로 사용된다.
메모리칩(103B)을 위한 테스트방법은 이하에서 상세히 설명된다. 논리칩(103A)의 테스트프로세서(21)를 위해, 테스트모드의 설정과 고속테스트모드 또는 저속테스트모드의 설정이 외부단자들로서 테스트모드선택단자들(241, 242)을 통해 이루어진다. 본 실시예에서, 메모리칩(103B)의 독립적인 테스트모드는, 테스트모드선택신호들(I1, I2) 중 어느 하나 혹은 모두를 “H"로 하는 것에 의해 설정될 수 있다. 저속테스트모드는 테스트모드선택신호(I1)를 ”H"로, 테스트모드선택신 호(I2)를 “L"로 하는 것에 의해 설정될 수 있다. 고속테스트모드는 테스트모드선택신호(I1)를 ”L" 또는 “H"로, 테스트모드선택신호(I2)를 ”I2"에서 “H"로 하는 것에 의해 설정될 수 있다.
저속테스트모드는 메모리벤더의 고품질테스트프로그램에서 상대적으로 저속(예를 들어, Loose Funtion Test, STATIC HOLD)에서, 테스트될 수 있는 아이템들을 위한 테스트모드이다. 저속테스트모드에서, 테스트프로세서(21)는 I/O제어신호(I2)를 디스에이블하고 I/O제어신호들(I1)을 사용하여 데이터신호A 또는 데이터신호B를 인에이블하기 위해 절환하고 데이터신호의 쓰기/읽기제어를 메모리칩(103B)에 실시한다. 입력신호, 즉, 데이터신호A, 어드레스신호A 및 제어신호A는 논리칩(103)의 테스트프로세서만을 통과하고 데이터신호B, 어드레스신호B 및 제어신호B로서 직접 출력된다. 클록신호A는 또한 클록신호B로서 직접 출력되고, 이들 신호들은 메모리칩(103B)이 결함이 있는 없는지를 판단하기 위해 메모리칩(103B)에 데이터신호의 쓰기/읽기를 실시하도록 사용된다.
실제동작동안, 도 3에 보이는 AND게이트들(42, 43, 44, 45)은 테스트모드선택신호들(I1, I2)을“L"로 설정할 수 있고, 이에 의해 입력신호들, 즉, 데이터신호A, 어드레스신호A, 제어신호A, 및 클록신호A를 디스에이블한다. 저속테스트모드 동안, 테스트는 신호지연들이 저속으로 인해 테스트프로세서(21)에 발생되더라도 고속테스트조정회로 등의 사용없이 테스트가 동시에 행해질 수 있다.
고속테스트모드는 메모리벤더의 고품질의 테스트프로그램에서 고속으로(예를 들어, MARCH, BANK PING-PONG) 테스트될 수 있는 아이템을 위한 테스트모드이다. 테스트프로세서(21)는 독립적으로 절환되어 I/O제어신호(I2)에 의해 I/O제어신호(I1) 및 데이터신호A에 의해 데이터신호B를 인에이블하고, 고속으로 메모리칩(103B)에 대해 데이터신호의 쓰기/읽기제어를 실시한다. 쓰기 동작동안, 입력신호, 즉, 데이터신호A, 어드레스신호A 및 제어신호A는 논리칩(103A)의 테스트프로세서(21)에서 고속테스트조정회로들(47, 48, 49)을 통해 처리되고, 클록신호A와 함께 데이터신호B, 어드레스신호B, 및 제어신호B로서 출력된다.
고속테스트조정회로들(47, 48, 49) 각각은 소망의 고속테스트주파수를 처리하기 위해 복수 단계의 플립플롭들을 구비한다. 상술한 클록신호A에 따라 데이터신호A, 어드레스신호A 및 제어신호A는 고속클록에서 플립플롭들에 일시적으로 저장된 후 다음 클록에서 출력되고, 이에 의해 논리칩(103A)에 발생한 물리적 신호지연을 감소시켜 메모리칩(103B)에 고속쓰기를 인에이블한다. 유사하게, 읽기동작에서, 데이터신호B의 입력신호는 고속테스트조정회로(46)를 통해 처리되고 클록신호A와 함께 데이터신호A로서 출력된다.
상술한 바와 같이, 본 실시예는 논리칩(103A)의 테스트프로세서(21)의 고속테스트조정회로를 배치하고 이에 의해 메모리칩(103B)이 결함이 있는지 없는지를 판정하도록 고속으로 메모리칩(103)에 데이터신호의 쓰기/읽기를 실시한다.
도 6은 고속테스트모드 동안의 타이밍도(쓰기에서 읽기까지, CL=2, BL=2)이다. 본 실시예에서, 플립플롭들의 2단계는 고속테스트조정회로에 구비된다. 도 6의 단자들 및 신호들의 이름은 도 3에 보이는 테스트프로세서(21)의 단자들 및 신호들의 이름에 대응된다.
고속테스트모드에 들어가기 위해, 테스트모드선택신호(I1)는 “L"로 설정되고 테스트모드선택신호(I2)는 ”H"로 설정된다. 다음, 어드레스신호A 및 제어신호A에 의해 “실행”명령, “쓰기”명령 및 “읽기”명령이 T1 내지 T3의 싸이클로 순차로 입력된다.
클록신호A에 의해, 상술한 신호들은 고속테스트조정회로(48, 49)의 플립플롭들(F/F1, F/F2)에서 2개의 클록들에 대해 시프트되고 각 명령을 메모리칩(103B)에 쓰기 위해 어드레스신호B 및 제어신호B로서 출력된다. 상술한 동작에 따라, 쓰기데이터는 싸이클 T2에서 데이터신호A에 의해 입력되고 쓰기데이터는 클록신호A에 의해 고속조정회로(47)의 플립플롭들(F/F1, F/F2)에서 2개의 클록들에 대해 시프트되어 쓰기데이터를 싸이클 T4에서 메모리칩(103B)에 쓴다. I/O제어신호(I1)는 인에이블되어 쓰기주기(싸이클 T4) 동안“L"로 설정되어 출력모드로 데이터신호B를 가져온다.
싸이클 T7에서 메모리칩(103B)으로부터 출력된 읽기데이터를 고속으로 테스트하는 것은 이상적이고, 이 경우에 있어서, 싸이클 T7동안 읽기데이터를 쓰기데이터와 비교하여 일치/불일치를 결정하는 것이 필요하다. 그러나, 실제로, 논리칩(103A)의 신호지연 또는 외부로드들에서의 증가에 의한 출력버퍼지연의 영향 때문에 싸이클 T8에서 읽기데이터b에 대해 지연될 수 있고 이것은 고속테스트를 방해한다. 이것을 어드레스하기 위해, 본 실시예는 고속테스트조정회로(46)를 사용하여 일시적으로 고속테스트조정회로(46)의 F/F1에서 싸이클 T7동안 읽기데이터를 일시적으로 저장하고 F/F2에서 읽기데이터를 시프트하고 2개의 클록 후, 싸이클 T9에서 도 6에 보이는 데이터신호c로서 읽기데이터c를 출력한다. 읽기데이터c는 이들이 일치하는지 아닌지를 검지하기 위해 쓰기데이터와 비교되고, 이에 의해 메모리칩(103B)이 고속에서 결함이 있는지 없는지를 결정한다. 이 과정에서, I/O제어신호(I2)는 인에이블되어 데이터신호A를 출력모드로 가져오기 위해 읽기주기(싸이클 T9) 동안 “H"로 설정된다. 메모리칩(103B)의 읽기동작에서 고속테스트가 부분적으로 상술되었지만, 쓰기동작에서의 테스트가 동일한 방법으로 실시된다.
본 실시예는 테스트모드선택단자들(241, 242)을 통해 메모리칩(103B)에 테스트모드를 설정하고 메모리벤더의 테스트프로그램을 사용해 테스트단자(23n)를 통해 메모리칩(103B)에 대해 테스트를 실시한다. 이에 의해 메모리벤더와 제조공정에 의해 상이하여 종래기술에서 BIST로 인해 테스트에 악영향을 미치던 행/열구성에도 불구하고, 또한, BIST회로의 필요 없이, 메모리칩(103B)을 테스트하는 것이 가능하게 된다. 또한, 메모리칩(103B)이 메모리벤더의 테스트프로그램을 사용해 고속으로 테스트되기 때문에 고품질의 테스트를 수행할 수 있다.
또한, 도 5에서 보이는 고속테스트조정회로의 사용 및 소망의 테스트주파수에 따른 임의로 변화된 플립플롭들의 단계들로, 종래기술에서는 어려운, 외부단자들을 사용한 메모리칩의 고속테스트를 달성할 수 있다.
특히, 도 3에서, 어떤 경우에, 논리칩(103A)의 칩 크기는 클 수 있고, 테스트단자(231)(데이터신호A)와 같은 테스트단자들(23n) 및 데이터신호B단자와 같은 메모리칩(103B)에/으로의 입력/출력단자들은 단자위치의 제한으로 인해 서로 물리적 으로 멀어질 수 있다. 이와 같은 경우, 테스트단자들(23n)과 입력/출력단자들 사이의 게이트지연 및 배선지연 효과 때문에, 도 6에서 타이밍 T7에 출력되는 읽기데이터a는 고속테스트에서 타이밍 T8 또는 이후 타이밍에서 출력될 수 있다. 이러한 읽기타이밍지연 때문에, 쓰기데이터 및 읽기데이터가 고속테스트에서 소망의 주파수와 일치하는지를 알기 위해 이들을 비교하는 것은 어렵다. 이것을 어드레스하기 위해, 본 실시예는 고속테스트조정회로를 배치하고 이에 의해 입력/출력단자들과 테스트단자들(23n) 사이에 게이트지연 및 배선지연으로 인해 발생한 신호지연을 억제한다.
따라서, 논리칩(103A)의 칩크기가 크고 메모리칩(103B)에 대한 입력/출력단자들이 단자위치의 제한으로 인해 서로 물리적으로 떨어져 있다 하더라도, 논리칩(103A)의 레이아웃시 고속테스트에서의 주파수를 고려하여 최적위치에 고속테스트조정회로의 플립플롭들을 배치함으로써 게이트지연 및 배선지연의 효과를 간단히 억제할 수 있다. 또한, 타이밍 T7에 메모리칩(103B)으로부터 출력되리라 생각되는 읽기데이터a는 고속테스트조정회로의 사용으로 본 실시예에서 읽기데이터c로서 타이밍 T9에 있는 예정된 타이밍에서 검색될 수 있다. 이것은 소망의 주파수에서 고속테스트가 쉽게 실시될 수 있도록 한다. 실제 동작시 신호전송비율에서의 테스트는 이에 의해 달성된다.
(제2실시예)
도 7은 본 발명의 제2실시예에 따른 반도체장치를 보여주는 도면이다. 제2실 시예는 2개의 메모리칩들이 동일한 데이터버스 상의 단일 논리칩과 접속되어 있다는 점에서 도 1에 보이는 제1실시예와는 다르다. 접속된 2개의 메모리칩으로, 메모리칩들(103B, 103C)에 대해 독립적으로 읽기동작을 실시할 수 있는 회로구성을 형성함으로써 메모리칩들(103B, 103C)의 고속테스트가 서로 독립적으로 간단히 실시될 수 있다.
(제3실시예)
도 8은 본 발명의 제3실시예에 따른 반도체장치를 보여주는 도면이다. 제3실시예는 테스트회로가 서로 일대일로 접속되기 위해 2개의 메모리칩들(103B, 103C)에 대해 2개의 테스트프로세서들(21A, 21B)이 배치된다는 점에서 도 7에 보이는 제2실시예와는 다르다. 메모리칩들(103B, 103C)이 제2실시예에서는 서로 독립적으로 테스트 되지만, 본 실시에는 메모리칩들(103B, 103C)을 동시에 고속테스트할 수 있고 이에 의해 테스트시간을 감소할 수 있다.
본 발명은 본 발명의 범위 및 사상으로부터 벗어남이 없이 변경되거나 수정될 수 있는 상기 실시예에 제한되지 않는다는 것은 분명하다.
본 발명은 소망의 동작주파수에서 고속테스트를 할 수 있는 반도체장치 및 반도체장치의 테스트방법을 제공할 수 있다. 메모리회로에 엑세스하는 것은 메모리회로 상에서 읽기/쓰기동작을 제어하고, 메모리회로 상에서 읽기데이터를 관찰하는 것을 의미한다.
따라서, 상술한 바와 같이, 본 발명은 다음과 같은 이점을 가진다.
1. BIST를 설계할 필요가 없고 메모리벤더나 제조공정에도 불구하고, 메모리칩을 테스트할 수 있다.
2. 실제 동작주파수에서 메모리칩을 테스트할 수 있다.
3. 모든 메모리벤더의 메모리를 위한 특별한 테스트프로그램을 사용하여 고품질의 칩을 유지할 수 있다.
4. BIST회로를 사용하는 메모리칩테스트방법과 비교해 볼 때 회로크기가 감소되어 전체 회로(예를 들어, 비록 종래기술의 BIST회로가 약 100Kgate이고, 본 실시예의 테스트회로가 약 2Kgate일 수 있지만)의 부담이 작아진다.
5. 테스트외부단자들이 제공될 필요를 제거함으로써 패키지비용을 감소시킬 수 있다.

Claims (20)

  1. 테스트되는 메모리회로를 구비하는 메모리칩; 및
    내부논리회로와 상기 내부논리회로와 접속된 테스트프로세서를 구비하는 논리칩을 포함하고,
    상기 메모리회로는 외부단자를 통해 엑세스되어 테스트되고, 상기 테스트프로세서는 상기 메모리회로를 테스트할 때 테스트속도에 따라 외부단자와 메모리회로 사이의 신호전송비율을 선택할 수 있는 고속테스트제어회로를 구비하는 반도체장치.
  2. 제1항에 있어서, 상기 고속테스트제어회로는 상기 테스트프로세서가 실제 동작속도로 고속테스트를 실시하는 경우 소망의 신호전송비율로 신호전송비율을 설정하는 고속테스트조정회로를 구비하는 반도체장치.
  3. 제1항에 있어서, 상기 고속테스트제어회로는 상기 테스트프로세서가 실제동작속도보다 저속으로 저속테스트를 실시하는 경우 실제동작속도보다 낮은 신호전송비율을 선택하는 반도체장치.
  4. 제2항에 있어서, 상기 고속테스트제어회로는 상기 테스트프로세서가 실제동작속도보다 저속으로 저속테스트를 실시하는 경우 실제동작속도보다 낮은 신호전송 비율을 선택하는 반도체장치.
  5. 제2항에 있어서, 상기 테스트프로세서는 일방의 입력에서 상기 외부단자로부터 테스트신호를 수신하고 타방의 입력에서 상기 고속테스트조정회로를 통해 테스트신호를 수신하며, 고속테스트모드 및 저속테스트모드 중 하나를 선택하는 테스트속도선택신호에 따라 테스트신호들 중의 하나를 선택적으로 출력하는 제1실렉터를 포함하는 반도체장치.
  6. 제3항에 있어서, 상기 테스트프로세서는 일방의 입력에서 상기 외부단자로부터 테스트신호를 수신하고 타방의 입력에서 상기 고속테스트조정회로를 통해 테스트신호를 수신하며, 고속테스트모드 및 저속테스트모드 중 하나를 선택하는 테스트속도선택신호에 따라 테스트신호들 중의 하나를 선택적으로 출력하는 제1실렉터를 포함하는 반도체장치.
  7. 제1항에 있어서, 상기 테스트프로세서는 일방의 입력에서 테스트신호를 수신하고 타방의 입력에서 상기 내부논리회로로부터 사용자신호를 수신하며, 테스트모드 및 사용자모드 중 하나를 선택하는 모드선택신호에 따라 신호들 중 하나를 선택적으로 출력하는 제2실렉터를 포함하는 반도체장치.
  8. 제2항에 있어서, 상기 테스트프로세서는 일방의 입력에서 테스트신호를 수신 하고 타방의 입력에서 상기 내부논리회로로부터 사용자신호를 수신하며, 테스트모드 및 사용자모드 중 하나를 선택하는 모드선택신호에 따라 신호들 중 하나를 선택적으로 출력하는 제2실렉터를 포함하는 반도체장치.
  9. 제3항에 있어서, 상기 테스트프로세서는 일방의 입력에서 테스트신호를 수신하고 타방의 입력에서 상기 내부논리회로로부터 사용자신호를 수신하며, 테스트모드 및 사용자모드 중 하나를 선택하는 모드선택신호에 따라 신호들 중 하나를 선택적으로 출력하는 제2실렉터를 포함하는 반도체장치.
  10. 제2항에 있어서, 상기 고속테스트조정회로는 복수 단계의 플립플롭들로 구성된 반도체장치.
  11. 제3항에 있어서, 상기 고속테스트조정회로는 복수 단계의 플립플롭들로 구성된 반도체장치.
  12. 제4항에 있어서, 상기 고속테스트조정회로는 복수 단계의 플립플롭들로 구성된 반도체장치.
  13. 제1항에 있어서, 상기 논리칩과 접속된 복수의 메모리칩들을 더 포함하고, 상기 논리칩의 상기 테스트프로세서는 복수의 메모리칩들의 메모리회로들을 독립적으로 테스트하는 반도체장치.
  14. 제2항에 있어서, 상기 논리칩과 접속된 복수의 메모리칩들을 더 포함하고, 상기 논리칩의 상기 테스트프로세서는 복수의 메모리칩들의 메모리회로들을 독립적으로 테스트하는 반도체장치.
  15. 제1항에 있어서, 상기 논리칩 내의 복수의 테스트프로세서들; 및
    복수의 테스트프로세서들과 일대일로 대응되는 복수의 메모리칩들을 더 포함하는 반도체장치.
  16. 제2항에 있어서, 상기 논리칩 내의 복수의 테스트프로세서들; 및
    복수의 테스트프로세서들과 일대일로 대응되는 복수의 메모리칩들을 더 포함하는 반도체장치.
  17. 내부논리회로를 구비한 논리칩에서 상기 내부논리회로와 접속된 테스트프로세서로서, 상기 테스트프로세서는 메모리칩에서 테스트되는 메모리회로와, 논리칩에 접속된 외부단자 사이의 신호전송비율을, 테스트속도에 따라 선택할 수 있는 고속테스트제어회로를 구비하고, 상기 고속테스트제어회로를 통해 외부단자로부터의 테스트신호를 메모리칩으로 공급하는 단계; 및
    상기 메모리회로에 대해 테스트를 실시하는 단계를 포함하는 반도체장치의 테스트방법.
  18. 제17항에 있어서, 상기 테스트프로세서가 실제 동작속도에서 고속테스트를 실시하는 경우, 고속테스트제어회로의 고속테스트조정회로를 사용하여 외부단자와 메모리회로 사이의 신호전송비율을 소망의 신호전송비율로 설정함으로써 고속테스트가 실시되는 반도체장치의 테스트방법.
  19. 제17항에 있어서, 상기 테스트프로세서가 실제 동작속도보다 저속에서 저속테스트를 실시하는 경우, 실제 동작속도보다 낮은 신호전송비율로 외부단자와 메모리회로 사이의 신호전송비율을 설정함으로써 고속테스트제어회로에 의해 저속테스트가 실시되는 반도체장치의 테스트방법.
  20. 제18항에 있어서, 상기 테스트프로세서가 실제동작속도보다 저속에서 저속테스트를 실시하는 경우, 실제 동작속도보다 낮은 신호전송비율로 외부단자와 메모리회로 사이의 신호전송비율을 설정함으로써 고속테스트제어회로에 의해 저속테스트가 실시되는 반도체장치의 테스트방법.
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