KR101023426B1 - 테스트 보드 - Google Patents

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Abstract

복수의 DUT를 그룹별로 동시에 테스트할 수 있는 테스트 보드를 개시한다. 개시된 본 발명의 일실시예에 따른 테스트 보드는, 복수의 신호 단자를 구비한 보드 및 상기 보드상에 위치하는 적어도 두 개의 테스트 그룹을 구비하며, 상기 테스트 그룹 각각은 복수의 DUT(device under test), 및 상기 신호 단자들로부터 입력되는 신호들을 제공받아 상기 테스트 그룹내에 실장된 상기 복수의 DUT를 일괄 테스트하도록 구성되는 제어 블록을 구비한다.
테스트, 보드, DUT

Description

테스트 보드{Test Board}
본 발명은 테스트 보드에 관한 것으로, 보다 구체적으로는 동시에 복수개의 DUT(device under test)를 진행할 수 있는 테스트 보드에 관한 것이다.
일반적으로 반도체 소자(혹은 반도체 칩)의 불량 발생 확률은 초기 1000 시간 이내에 발생하는 비율이 가장 높고, 그 이후에는 반도체 소자의 수명이 다할 때까지 거의 일정한 것으로 알려져 있다.
반도체 소자의 생산에 있어서, 번인 테스트(burn-in test)는 일반적인 사용 환경(예컨대, 실온)보다 가혹한 조건(예컨대, 125℃ 이상의 일정한 온도가 유지되는 챔버내에서 각 반도체 소자의 특성에 맞게 설계된 테스트 보드에 상기 반도체 소자를 장착하고 특정 시간 동안 챔버의 온도를 125℃ 이상 일정한 온도로 유지하는 조건) 하에서 수명 가속 실험을 통하여 일반적인 환경하에서 보다 빠르게 반도체 소자의 초기 불량을 검출해내는 단계이다. 이와 같은 번인 테스트는 반도체 소자의 출하 후 발생할 수 있는 반도체 소자의 잠재적인 불량을 검출하기 위해 수행되고 있다.
이러한 번인 테스트는 테스트 될 반도체 소자(device under test, 이하 DUT 라 칭함)를 번인 보드 상에 장착시켜 수행된다.
도 1을 참조하면, 제 1 내지 제 3 커넥터 (connector: 11,12,13)가 구비된 번인 보드(10) 상에 복수의 DUT(20)들이 매트릭스(matrix) 형태로 실장된다. 제 1 내지 제 3 커넥터(11,12,13)에는 순서에 구애 없이 입출력 신호(A), 클럭 신호(B) 및 어드레스 신호(C)가 입력될 수 있다. 제 1 내지 제 3 커넥터 (11,12,13)들과 각 DUT(20) 사이에 상기 신호들(A,B,C)을 각 DUT(20)에 전달하기 위한 복수의 신호 배선들(30)이 배치되어 있다.
이와 같은 일반적인 번인 보드의 테스트는, 상기 신호 배선들(30)을 통해 각각의 해당 신호들(A,B,C)이 DUT(20)에 제공되어 각 DUT(20)별로 신호 기입이 이루어지는 일련의 과정이다.
한편, DUT(20)의 신호 독출은 클럭 신호(B) 중 선택되는 신호, 예컨대, CE(chip enable) 신호 또는 OE(output enable) 신호를 스캔 신호로 이용하여, 테스트 보드(10) 상에 실장된 어느 하나 또는 다수(예를 들어 8개의 입출력 배선을 가진 경우 8개)의 DUT(20)를 지정한 다음, 지정된 DUT(20)의 출력 신호(데이터)를 독출한다.
그런데, 일반적인 번인 보드상에 실장된 DUT는 각 신호 단자로부터 연장된 복수의 신호 배선으로부터 소정의 신호들을 제공받도록 구성됨에 따라, DUT의 위치별로 신호 지연 편차가 발생될 수 있다. 이러한 신호 지연으로 인해, 각 DUT별로 입력되는 신호의 크기 또한 상이할 수 있다. 더욱이, 복수 개의 DUT 각각에 대해 신호 배선이 설치되는 경우, 각 DUT(20)로 연결되는 부하 용량으로 인하여 전체 동작면에서 빠른 응답을 기대할 수 없으며, 또한, 위치가 다른 첫단과 종단의 신호 지연이 발생될 경우에도 빠른 응답을 기대할 수 없다. 여기서, 위치가 다른 첫단과 종단이라 함은 동일 행에서 첫번째 위치하는 DUT와 마지막에 위치하는 DUT를 의미하거나, 혹은 서로 다른 행에 위치하는 DUT를 의미할 수 있다.
특히, 이러한 신호 지연으로 인해 번인 보드상에 실장되는 모든 DUT를 빠르게 동시에 신호를 기입할 수 없게 된다.
또한, 특정 DUT의 선택을 위한 스캔 신호의 경우, 모든 DUT중 지정 가능한 DUT에 대하여 스캔 신호를 지정하는 직렬 방식으로 테스트를 수행하므로, 상술한 바와 같이 신호 독출 동작의 경우, 적어도 하나의 DUT(20)에 대해 개별적으로 독출을 수행하였다. 이로 인해, 테스트 진행시 장시간이 소요되었다.
따라서, 본 발명의 목적은 테스트 타임을 감소시킬 수 있는 테스트 보드를 제공하는 것이다.
또한, 본 발명의 다른 목적은 테스트 보드상에 장착되는 복수의 DUT를 그룹별로 동시에 테스트할 수 있는 테스트 보드를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 테스트 보드는, 복수의 신호 단자를 구비한 보드 및 상기 보드상에 위치하는 복수의 테스트 그룹을 구비하며, 상기 테스트 그룹 각각은 복수의 DUT(device under test), 및 상기 신호 단자들로부터 입력되는 신호들을 제공받아 상기 테스트 그룹내에 실장된 상기 복수의 DUT를 일괄 테스트하도록 구성되는 제어 블록을 구비한다.
또한, 본 발명의 다른 실시예에 따른 테스트 보드는, 제어 블록, 및 상기 제어 블록에 의해 일괄 제어를 받는 복수의 DUT(device under test)로 구성되는 복수의 테스트 그룹을 포함하며, 상기 복수의 테스트 그룹들은 신호 단자들로부터 개별적으로 입력 신호들을 제공받아 상기 각각 테스트 그룹별로 일괄적으로 테스트가 이루어지도록 구성되되, 상기 DUT의 신호 기입은 상기 테스트 그룹들 전체의 모든 DUT에 대해 동시에 수행되고, 상기 DUT의 신호 독출은 상기 테스트 그룹당 하나씩 수행되도록 구성된다.
이때, 상기 독출되는 DUT의 총수는 상기 하나의 테스트 그룹에 입력되는 입출력 신호의 수와 하나의 테스트 그룹에 공유되어 있는 DUT당 입출력 신호의 n배수가 일치하는 n 개수이다.
본 발명에 의하면, 본 발명의 테스트 보드는, 테스트 보드상에 실장되는 복수의 DUT들을 PLD(programmable logic device)와 같은 제어블록을 중심으로 그룹핑하여 테스트 그룹을 구성한다.
이에 따라, 각각의 DUT별로 신호를 제공할 필요 없이, 테스트 그룹에만 신호들을 제공하면 되므로, 신호 배선의 단순화를 달성할 수 있으며, 이것에 의해 신호 지연을 크게 줄일 수 있다. 이에 따라, 고주파 테스트도 가능하게 된다.
더욱이, 테스트 그룹은 그 내부에 버퍼 유닛을 포함하여, 상기 버퍼 유닛이 1차적으로 입력된 입력 신호들을 버퍼링한 후, 각각의 DUT에 동시에 입력 신호들을 제공한다. 이에 따라, 모든 DUT를 동시에 기입 동작 즉, 동시에 신호 지연 없이 신호를 인가할 수 있게 된다.
다시 말해, 본 발명은 종래와 같이 모든 DUT에 신호들을 직접 공급하는 것이 아니라, 제어 블록에 신호들을 공급한 다음, 하나의 제어 블록에 의해 규제받는 테스트 그룹내의 DUT에 1:1로 신호를 전달하도록 설계,구성된다. 이에 따라, DUT의 부하수 및 배선의 용량성 부하를 줄일 수 있어, 신호 지연을 크게 줄일 수 있다. 이에 따라 고주파 테스트도 가능하게 된다.
또한, 본 실시예의 테스트 보드는 테스트 그룹별로 개별 제어가 가능함으로, 독출 동작도 테스트 그룹별로 진행될 수 있다. 이에 따라, 동시에 테스트 그룹의 수만큼의 DUT의 출력 신호를 동시에 독출할 수 있어, 독출 시간, 즉 테스트 시간을 크게 줄일 수 있다.
또한, 각 제어 블록 별로 DUT의 오류 여부(pass/fail)를 판정하는 회로를 포함하고 있어, 기존 스캔 신호를 사용하여 각 DUT별로 판단하던 것 보다 테스트 속도를 향상시킬 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2 및 도 3을 참조하면, 본 실시예의 테스트 보드(100)는 복수의 DUT(250)들을 구비한 적어도 두 개의 테스트 그룹(200)을 포함할 수 있다. 또한, 테스트 보드(100)는 상기 테스트 그룹(200)을 구성하는 각 DUT(250)들에 실제 동작 상황과 같이 구동될 수 있도록 소정의 신호들을 제공하기 위한 소정 개의 신호 단자(110,120,130)들을 구비한다. 상기 신호들에는 여러 종류의 입출력 신호(IO), 클럭 신호(CLK), 및 어드레스 신호(ADD)가 있다.
상기 신호들은 신호 배선(150a,150b,150c)을 통해 각 테스트 그룹(200)에 전달된다. 즉, 각 신호들을 신호 단자(110,120,130)와 각 테스트 그룹(200) 사이에 연결된 신호 배선들을 통해 해당 테스트 그룹(200)에 전달된다. 이때, 도 2에서는 입출력 신호가 전달되는 배선(150a), 클럭 신호가 전달되는 배선(150b) 및 어드레스 신호가 전달되는 배선(150c)이 각각 하나의 배선으로 표시되었지만, 상기에서도 설명한 바와 같이 입출력 신호(IO), 클럭 신호(CLK), 및 어드레스 신호(ADD)는 여러 종류가 입력되고 있으므로, 실질적으로는 복수의 배선으로 구성될 수 있다.
테스트 그룹(200)은 제어 블록(210) 및 복수의 DUT(250)로 구성될 수 있다. 여기서, 테스트 그룹(200)내에 포함되는 DUT(250)는 전체 보드(100)상에서 처리될 DUT(250)들 중 일부이다. 이러한 테스트 그룹(200)은 복수의 DUT(250)가 전체 보드(100)에 삽입 고정된 형태에서 제어 블록(210)이 보조 보드의 형태를 가질 수 있으며, 이러한 제어 블록(210)은 전체 보드(100) 상에 커넥터에 의해 삽입 고정될 수 있다.
제어 블록(210)은 PLD(programmable logic device), 예컨대 FPGA(Field programmable gate array)로서, 신호 단자(110,120,130)로부터 입력 신호들(IO,CLK,ADD)를 제공받아, 동일 테스트 그룹(200)내의 DUT(250)들을 일괄 제어 및 테스트하도록 구성된다. 이러한 제어 블록(210)은 DUT(250)들을 실제 구동 상황과 동일하게 데이터(신호)를 기입(write)하는 동작을 수행함과 더불어, 데이터(신호)를 독출(read)하는 동작을 통해 DUT(250)들이 불량이 발생되었는지의 여부를 판정하는 역할을 수행한다.
이러한 제어 블록(210)은 레지스터 유닛(220) 및 버퍼 유닛(240)을 구비하는데, 이 레지스터 유닛(220)은 DUT(250)의 기입 및 독출 동작을 선택함과 동시에, DUT(250)의 페일(fail) 여부를 판정하도록 구성된다. 이러한 레지스터 유닛(220)은 테스트 그룹(200)내에 집적되는 DUT(250)의 수만큼의 단위 레지스터(230)로 구성될 수 있다. 이때, 레지스터 유닛(220)에 집적되는 레지스터(230)의 수는 IO 라인의 수와 밀접한 관계를 가지며, 예를 들어, 각 제어 블록에 입력되는 IO 라인의 수에 대응할 수 있다. 다시 말해, DUT(250)의 패스/페일 판정시, 입출력 신호별로 패스/페일이 판정되므로, 레지스터 유닛(220)의 총수는 총 DUT(250)들의 입출력 신호수와 같을 수 있다.
단위 레지스터(230)는 도 4에 도시된 바와 같이, 제 1 선택부(231), 비교부(233), 저장부(235) 및 제 2 선택부(237)로 구성될 수 있다.
제 1 선택부(231)는 입출력 신호(IO<n>)의 입력 경로를 결정하도록 구성된다. 이러한 제 1 선택부(231)는 제 1 및 제 2 버퍼(B1,B2)로 구성될 수 있다. 제 1 버퍼(B1)는 입출력 신호(IO<n>)를 버퍼링하도록 구성되며, 제 2 버퍼(B2)는 제 1 선택신호(SEL1), 예컨데 독출 선택신호에 따라, 상기 저장부(235)에 저장된 디바이스 독출 결과를 읽어내는 경로로서 제공된다.
비교부(233)는 입출력 신호(IO<n>)와 DUT 신호(DUT<n>)를 비교하여, 그 결과를 출력하도록 구성된다. 상기 비교부(233)는 예컨대, 배타적 논리 회로(exclusive OR)로서, 입력되는 두 신호가 동일한 경우 "0"을, 입력되는 두 신호가 상이한 경우 "1"을 출력하도록 구성될 수 있다. 이렇게 배타적 논리 회로로 구성되는 비교부(233)는 제 1 선택부(231)의 출력 신호(즉, 입출력 신호(IO<n>)와, 상기 제 2 선택부(237)의 출력 신호(DUT<n>)를 입력받아 이들 두 신호를 비교하도록 구성된다.
저장부(235)는 비교부(233)의 출력 신호를 일정 기간동안 래치하도록 구성된다. 이러한 저장부(235)는 DQ 플립플롭 및 오어(OR) 게이트로 구성될 수 있다. DQ 플립플롭은 리셋 신호(reset)가 인에이블 될 때까지 상기 오어 게이트의 출력 신호를 래치하며, 오어 게이트는 비교부(233)의 출력 신호 및 상기 DQ 플립플롭(FF)의 출력 신호를 오어 연산한다.
제 2 선택부(237)는 제 3 및 제 4 버퍼(B3,B4)로 구성될 수 있다. 제 3 버퍼(B3)는 제 2 선택신호(SEL2), 예컨대 기입 선택신호의 인에이블 여부에 따라 제 1 선택부(231)의 출력 신호를 해당 DUT(250)에 전달하도록 구성되고, 제 4 버퍼(B4)는 해당 DUT(250)의 신호를 버퍼링하여 상기 비교부(233)의 입력단에 제공한다. 이와 같은 레지스터(230)는 다음과 같이 구동된다.
먼저, 기입 동작시, 제 1 선택신호(SEL1)는 디스에이블되고, 제 2 선택신호(SEL2)가 인에이블된다. 이에 따라, 입출력 신호(IO<n>)가 제 1 버퍼(B1) 및 제 3 버퍼(B3)를 통해 해당 DUT(250)에 제공된다.
한편, 독출 동작시, 제 1 버퍼(B1)를 거쳐 비교부(233)의 제 1 입력 신호가 기대치로서 입력되고, 해당 DUT(250)의 신호는 제 4 버퍼(B4)를 통해 비교부(233)의 제 2 입력 신호로서 제공된다. 비교부(233)는 기대치와 DUT(250)의 출력 신호를 비교하여, 그 결과가 상기 저장부(235)에서 일정 시간동안, 예컨대 리셋 신호가 인에이블될 때까지 저장된다. 상기 저장된 결과값은 제 1 선택 신호(SEL_1)가 인에이블되고, 제 2 선택 신호(SEL_2)가 디스에이블되는 조건에서 저장부(235)의 출력 신호가 제 2 버퍼(B2)를 통하여 외부로 결과값으로 출력된다.
버퍼 유닛(240)은 입출력 신호(IO), 클럭 신호(CLK) 및 어드레스 신호(ADD)를 버퍼링하여 각 DUT(250)에 제공하도록 구성된다. 본 실시예의 신호 배선 들(150a,150b,150c)은 종래에 비해 비교적 짧은 거리를 가짐으로써 종래에 비해 신호 지연이 크게 감소시킨다.
또한, 본 실시예의 신호 배선들(150a,150b,150c)을 통해 전달된 상기 입출력 신호(IO), 클럭 신호(CLK) 및 어드레스 신호(ADD)를 버퍼링하여 해당 DUT(250)에 동시에 제공하므로써, 상기와 같은 여분의 신호 지연을 해소할 수 있다. 이때, 테스트 그룹(200)에 제공되는 신호 혹은 신호 배선의 수는 각 DUT(250)에 제공되는 신호에 의해 결정될 수 있다. 즉, DUT(250)의 구동에 있어서 16개의 신호가 필요한 경우, 테스트 그룹(200)에 제공되는 신호 배선 역시 16+M(여기서, M은 자연수)개일 수 있다.
한편, 테스트 그룹(200)내의 복수의 DUT(250)는 제어 블록(210)을 중심으로 상부열 및 하부열에 일정 등간격을 가지고 동수로 배열될 수 있다. 본 실시예에서는 하나의 테스트 그룹(200)에 20개의 DUT(250)가 배치되도록, 즉, 하나의 제어 블록(210)이 20개의 DUT(250)를 일괄 제어하도록 테스트 보드(100)가 구성된다. 일반적 번인 보드에 160개의 DUT가 장착되는 경우, 본 실시예에서는 20개의 DUT를 포함하는 8개의 테스트 그룹(200)을 설치하여, DUT(250)를 그룹 제어한다. 여기서, 상기 DUT(250)들의 수 및 배치는 다양하게 변경할 수 있다. 즉, 테스트 그룹(200)내에 배치되는 DUT(250)의 수는 입출력 신호의 수 및 DUT(250)의 사이즈에 따라 가변될 수 있다.
이와 같은 구성을 갖는 테스트 보드의 테스트 방법은 다음과 같다.
데이터(신호) 기입 동작에 대하여 먼저 설명한다. 여기서, 상기 데이터를 DUT(250)에 기입하는 동작은 상술한 바와 같이, DUT(250)를 실제 동작 상황과 같이 구동시키면서 신호를 부여하는 단계일 수 있다. 이러한 기입 동작은 먼저, 신호 단자(110,120,130)로부터 입력되는 입출력 신호(IO), 클럭 신호(CLK) 및 어드레스 신호(ADD)들은 해당 신호 배선들(150a,150b,150c)을 통해 각각의 테스트 그룹(200)의 제어 블록(210)에 제공된다. 상기 입출력 신호(IO), 클럭 신호(CLK) 및 어드레스 신호(ADD)는 각각의 DUT(250)별로 개별적으로 제공됨이 없이, 테스트 그룹(200)에 제공되므로, 테스트 그룹(200)은 복잡한 신호 전달 경로로 인한 신호 지연 없이 상기 입력 신호들(IO,CLK,ADD)을 제공받을 수 있다. 아울러, 제어 블록(210)내에 구비된 버퍼 유닛(240)은 상기 입력 신호들(IO,CLK,ADD)을 DUT(250)로 제공하기 전에 버퍼링을 수행하여, 해당 DUT들(200)에 동시에 버퍼링된 입출력 신호(IO), 클럭 신호(CLK) 및 어드레스 신호(ADD)가 입력된다. 이때, 제어 블록(210)내의 각 단위 레지스터(230)의 제 1 및 2 선택 신호(SEL1,SEL2)의 선택적 구동에 의해 입출력 신호(IO)가 해당 DUT(250)에 입력된다.
이에 따라, 상기 입력 신호들(IO,CLK,ADD)은 8개의 테스트 그룹(200)에 신호 지연이 거의 없이 입력된 상태에서, 각각의 버퍼 유닛(240)으로 부터 추가적으로 버퍼링 및 타이밍이 통일되어 각 DUT(250)에 제공된다. 이에 따라, 테스트 보드(100)내에 실장된 모든 DUT(250)들은 그루핑(grouping)된 상태에서 동시에 기입 동작이 진행된다.
한편, 데이터 독출 동작에 대해 설명하면 다음과 같다. 본 실시예에서 데이터의 독출 동작은 DUT(250)내에 저장되어 있는 데이터를 읽어내는 동작은 물론, 특 정 신호가 제대로 입력(공급)되었는지 확인하는 동작 역시 여기에 포함된다고 해석될 것이다.
먼저, 테스트 그룹(200)에 입력되는 클럭 신호(CLK) 중 하나, 예컨대, 칩 인에이블 신호를 스캔 신호로 이용하여, 테스트 그룹(200)에 실장된 20개의 DUT(250) 중 독출 동작이 이루어질 DUT(250)를 선정한다. 다음, 지정된 DUT(250)와 연결된 레지스터(230)의 제 1 및 제 2 선택 신호(SEL1,SEL2)를 상술한 바와 같이 선택적으로 구동시켜, 레지스터(230)의 비교부(232)은 해당 레지스터(230)에 입력되는 입출력 신호(IO)와 DUT(250)의 출력 신호간의 실질적인 비교 동작을 수행한다. 입출력 신호(IO)와 DUT(250)의 출력 신호가 상이한 경우, 레지스터(230)는 리셋 신호(reset)가 입력될 때까지 페일(1) 상태를 유지하게 되고, 그렇지 않은 경우, 정상 상태(0)를 출력한다. 이로써, DUT(250)내의 데이터(신호)를 독출하는 과정을 통해, DUT(250)가 테스트시 불량이 발생되었는지를 판단할 수 있다.
또한, 이러한 독출 동작은 각 테스트 그룹(200)별로 진행되므로, 테스트 그룹(200)의 개수만큼의 DUT(250)가 동시에 독출 동작을 수행할 수 있게 된다. 즉, 본 실시예와 같이 테스트 보드(100)가 8개의 테스트 그룹(200)으로 구분되고, 각 테스트 그룹(200)별로 20개의 DUT가 장착된 경우, 동시에 8개의 DUT(250)가 동시에 독출 동작을 수행할 수 있으며, 단 20번의 독출 동작에 의해 모든 DUT의 출력 신호를 독출해낼 수 있다.
그러므로, 하나의 테스트 그룹을 테스트하는 시간만으로 전체 DUT를 테스트 할 수 있으므로, 테스트 시간을 획기적으로 감소시킬 수 있다.
또한, 테스트 그룹별로 DUT에 독립적으로 신호를 제공할 수 있으므로, 신호 특성이 향상되며, FPGA 형태의 테스트 그룹내에 DUT가 직접 연결되므로써 팬 아웃(fan out)이 없으므로 안정적인 신호 공급을 달성할 수 있다.
본 발명은 상기한 실시예에 국한되는 것만은 아니다.
본 실시예에서는 하나의 테스트 보드내에 8개의 테스트 그룹, 즉 8개의 PLD를 설치하는 경우에 대해 설명하였으나, 테스트 보드내에 실장되는 DUT의 수등을 고려하여 다양하게 변경실시 할 수 있음은 물론이다.
이상, 본 발명의 요지를 벗어나지 않는 범위에서 본 발명을 다양하게 실시할 수 있다.
도 1은 일반적인 번인 보드의 개략적인 평면도,
도 2는 본 발명의 일 실시예에 따른 테스트 보드의 평면도,
도 3은 본 발명의 테스트 보드의 테스트 그룹을 보여주는 블록도, 및
도 4는 도 3의 테스트 그룹의 단위 레지스터를 보여주는 상세 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 테스트 보드 200 : 테스트 그룹
210 : 제어 블록 220 : 레지스터 유닛
230 : 레지스터 240 : 버퍼 유닛
250 : DUT

Claims (14)

  1. 복수의 신호 단자를 구비한 메인 보드 및 상기 메인 보드상에 위치하는 복수의 테스트 그룹을 구비하며,
    상기 테스트 그룹 각각은
    복수의 DUT(device under test), 및
    상기 신호 단자들로부터 입력되는 신호들을 제공받아 상기 테스트 그룹내에 실장된 상기 복수의 DUT를 일괄 테스트하도록 구성되는 제어 블록을 구비하며,
    상기 제어 블록에 입력되는 클럭 신호(CLK)군에 의해서 상기 DUT의 신호 기입 및 독출을 결정하며, 상기 DUT의 출력 신호와 기준 신호를 비교하여 테스트 결과를 출력하는 복수의 단위 레지스터들로 구성되는 레지스터 유닛을 포함하며,
    상기 단위 레지스터는,
    상기 DUT의 신호 기입 및 독출을 결정하는 선택부;
    상기 DUT의 출력신호 독출시, 기준 신호로 입력되는 입출력 신호와 상기 DUT의 출력 신호를 비교하는 비교부; 및
    상기 비교부의 출력 신호를 일정시간 래치하는 저장부를 포함하는 테스트 보드.
  2. 제 1 항에 있어서,
    상기 제어 블록은,
    상기 DUT들 각각에 상기 신호들을 동시에 기입하고, 선택적으로 상기 DUT들의 출력 신호를 독출하도록 구성되는 테스트 보드.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 단위 레지스터는 상기 테스트 그룹내에 실장된 상기 DUT수에 대응하는 수만큼 구비되는 테스트 보드.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 선택부는,
    상기 DUT의 신호 독출시, 상기 신호 단자를 통해 입력되는 입출력 신호 및 상기 DUT의 출력 신호를 상기 비교부에 전달하도록 구성되는 제 1 선택부; 및
    상기 DUT의 신호 기입시, 상기 신호 단자를 통해 입력되는 입출력 신호가 상기 DUT에 제공되도록 경로를 설정하는 제 2 선택부를 포함하는 테스트 보드.
  7. 제 6 항에 있어서,
    상기 제 1 선택부는 상기 입출력 신호를 버퍼링하는 제 1 버퍼, 및
    독출 선택 신호에 따라 상기 저장부의 출력 신호를 상기 제 1 버퍼에 전달하는 제 2 버퍼를 포함하는 테스트 보드.
  8. 제 7 항에 있어서,
    상기 제 2 선택부는 기입 선택 신호의 인에이블 여부에 따라 상기 제 1 선택부의 신호를 해당 DUT에 전달하는 제 3 버퍼; 및
    상기 해당 DUT의 신호를 버퍼링하여 상기 비교부에 제공하는 제 4 버퍼를 포함하는 테스트 보드.
  9. 제 1 항에 있어서,
    상기 제어 블록은 상기 신호 단자들로부터 상기 입력되는 신호들을 버퍼링하여 각 DUT별로 동일한 타이밍에 제공하도록 구성되는 버퍼 유닛을 더 포함하는 테스트 보드.
  10. 제 1 항에 있어서,
    상기 제어 블록은 PLD(programmable logic device)인 테스트 보드.
  11. 제 2 항 또는 제 10 항에 있어서,
    상기 테스트 그룹은 상기 복수의 DUT가 전체보드에 삽입 고정된 형태에서 상 기 제어 블록이 삽입 고정된 보조 보드의 형태를 가지며, 상기 제어 블록은 커넥터 상에 삽입 고정되는 테스트 보드.
  12. 제어 블록, 및 상기 제어 블록에 의해 일괄 제어를 받는 복수의 DUT(device under test)로 구성되는 복수의 테스트 그룹을 포함하며,
    상기 복수의 테스트 그룹들은 신호 단자들로부터 개별적으로 입출력 신호들을 제공받아 상기 각각 테스트 그룹별로 일괄적으로 테스트가 이루어지도록 구성되되,
    상기 DUT의 신호 기입은 상기 테스트 그룹들 전체의 모든 DUT에 대해 동시에 수행되고, 상기 DUT의 신호 독출은 상기 테스트 그룹별로 수행되도록 구성되며,
    상기 테스트 그룹은 상기 복수의 DUT가 전체보드에 삽입 고정된 형태에서 상기 제어 블록이 삽입 고정된 보조 보드의 형태를 가지며, 상기 제어 블록은 커넥터 상에 삽입 고정되는 테스트 보드.
  13. 제 12 항에 있어서,
    상기 독출되는 DUT의 총수는 상기 하나의 테스트 그룹에 입력되는 입출력 신호의 수와 동일한 테스트 보드.
  14. 삭제
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