TWI442497B

TWI442497B - 高速測試電路與方法

Info

Publication number: TWI442497B
Application number: TW100108363A
Authority: TW
Inventors: Tah Kang Ting; Gyh Bin Wang; Ming Hung Wang; Chun Peng Wu; Li Chin Tien
Original assignee: Piecemakers Technology Inc
Priority date: 2011-03-11
Filing date: 2011-03-11
Publication date: 2014-06-21
Also published as: CN102967819A; US8754656B2; TW201237982A; CN102967819B; US20120229146A1

Description

高速測試電路與方法

本發明係有關一種高速測試電路與方法，特別是指一種可提升測試速度而不致受限於測試儀頻率的內建高速測試電路與方法，其特別適合測試記憶體電路如動態隨機存取記憶體(DRAM)。

先前技術中進行晶片測試(尤其是在晶圓階段測試,Wafer level test)時，係使用測試儀產生測試頻率與測試波形(test pattern)，經晶片的接腳輸入晶片內部，再由晶片根據測試波形產生結果輸出至測試儀，以判斷晶片是否正常。

以上先前技術的缺點是，測試的速度受限於測試儀所能產生的頻率，且測試儀至晶片的線長也對測試速度造成負面的影響。因測試儀需要將測試訊號透過大負載連接線送至晶片。

有鑑於此，本發明即針對上述先前技術之不足，提出一種內建高速測試電路與方法，可使用低速的測試儀對高速晶片(例如隨機存取記憶體RAM)進行高速測試。

本發明目的之一在提供一種高速測試電路，可使用低速的測試儀對高速晶片進行高速測試。此高速測試電路可以內建於受測晶片中。

本發明的另一目的在提供一種高速測試方法。

為達上述之目的，就其中一個觀點言，本發明提供了一種高速測試電路，其接收自一測試儀而來的測試儀時脈，並對一待測電路進行測試，包含：一倍頻電路，其接收自該測試儀時脈，產生N倍頻率的時脈輸出，其中N為正實數；一測試時脈產生器，其根據倍頻電路的輸出及測試儀時脈，產生一測試時脈，此測試時脈在低頻與高頻之間切換；一測試訊號產生器，其根據該測試時脈而操作，此測試訊號產生器產生測試訊號，以供傳送給待測電路；以及一比較電路，其比較測試訊號產生器的輸出與待測電路對測試訊號之回應訊號，產生比對結果，其中，此高速測試電路在高頻測試時脈下對待測電路進行高速測試，而在低頻測試時脈下執行低速動作。

就另一個觀點言，本發明提供了一種高速測試方法，用以對一待測電路進行測試，該方法包含：接收自一測試儀而來的測試儀時脈；根據該測試儀時脈，產生N倍頻率的時脈，其中N為正實數；根據該N倍頻率的時脈及測試儀時脈，產生一測試時脈，此測試時脈在低頻與高頻之間切換；根據該測試時脈之頻率產生測試訊號；傳送測試訊號給待測電路，以獲得待測電路對測試訊號之回應訊號；以及比較測試訊號與回應訊號，產生比對結果。

上述高速測試電路或高速測試方法中，可以產生兩個測試時脈，彼此之間具有延遲，以第一測試時脈來產生測試訊號，但待測電路以第二測試時脈來取樣該測試訊號。

上述高速測試電路或高速測試方法中，在低頻時該測試時脈可與測試儀時脈的頻率相同，在高頻時該測試時脈可與N倍頻率的時脈相同。

上述高速測試電路或高速測試方法中，可接收自測試儀而來的外部命令，並在適合時將其轉換為高頻。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

請參考第1圖，其中顯示本發明的第一個實施例。在待測晶片中，除了待測電路20外，另設置了內建高速測試電路10。高速測試電路10中包含倍頻電路12、測試時脈產生器14、測試訊號產生器16、比較電路18、邏輯電路19。

倍頻電路12接收自測試儀而來的時脈CK，並產生N倍頻率的時脈輸出CKF；N為正實數，其通常為但不必須為整數。N可以為一個固定的數值，此情形下可直接設計於電路中；或如圖所示，N可為一個可由電路內部或外部設定的參數。倍頻電路12有多種實施方式，例如可以為鎖相迴路(PLL,Phase Lock Loop)或延遲鎖相迴路(DLL,Delay Lock Loop)等。

測試時脈產生器14接收倍頻電路12的輸出CKF，並產生測試時脈CLK，供應給測試訊號產生器16與待測電路20。測試時脈CLK視需要而在低頻時脈S_CLK與高頻時脈F_CLK之間切換。本實施例中，在低頻時脈S_CLK時，測試時脈CLK與測試儀時脈CK的頻率相同；在高頻時脈F_CLK時，測試時脈CLK與N倍的測試儀時脈CK的頻率相同。如此，高速測試電路10就可以高速進行測試，而在與測試儀溝通時又能與測試儀同步。測試時脈產生器14產生低頻時脈S_CLK的方式例如可如圖所示，接收測試儀時脈CK並根據該訊號的上升緣來產生低頻時脈S_CLK；至於高頻時脈F_CLK則可得自倍頻電路12的輸出CKF。當然，產生低頻時脈和高頻時脈的方式不限於此，例如，可直接使用測試儀時脈CK作為低頻時脈，或測試時脈產生器14不接收測試儀時脈CK，而係對訊號CKF進行除頻，亦可獲得所需頻率的低頻時脈。除此之外尚有其他方式，容後說明。

測試訊號產生器16根據測試時脈產生器14所供應的頻率，產生測試訊號，傳送給待測電路20。待測電路20可為任何形式的電路，後文將以隨機存取記憶體(RAM)為例作說明，但本發明並不侷限於應用在記憶體電路中。

待測電路20接收測試訊號後，產生回應；例如當待測電路20為DRAM時，待測電路20於接收到寫入指令時，便將資料寫入記憶單元(cell)內。之後待測電路20再接收讀取指令時，便將資料自記憶單元(cell)讀出，而測試訊號產生器16也產生一組對應的訊號，兩者輸入比較電路18進行比對，產生比對結果並輸出。若待測電路20為記憶體以外的其他電路，則其接收測試訊號後所產生的回應可能與原始訊號不同，測試訊號產生器16需另行產生比對用的訊號波形(pattern)。

上述安排下，當待測電路20為X行Y列的DRAM時，則可對所有列位址的位元以高速存取，而改變行位址時則可容許在低速下完成。此因，根據DRAM一般操作，資料之存取要求高頻寬，但對於DRAM指令之下達則處於相對低頻的情況。因此根據本案，當待測電路為DRAM時，其測試時脈可在需求速度的列操作時為高頻，而在對整體速度較不具影響的行操作時為低頻。但當然，本發明並不僅侷限於應用在DRAM中，當應用在DRAM中時也不侷限於以高頻進行列操作、低頻進行行操作。

在其中一種實施型態中，比較電路18所產生的比對結果可以直接作為測試結果輸出至晶片外部。在另一種實施型態中，若需要對多個輸入/輸出埠(I/O)進行測試時，則如圖所示可由邏輯電路19對所有I/O比對結果進行邏輯運算後再輸出測試結果；邏輯運算例如為，當所有比對結果皆正確時才輸出表示「通過」的訊號，而當任一比對結果不正確時輸出表示「錯誤」的訊號。

以上所述將待測電路20所產生訊號和測試訊號產生器16所產生訊號相比對的方式，僅為其中一種方式；根據本發明，另提出可更簡化硬體電路、提升測試效率的比對方式，此部份容後參照第5圖再予說明。

第2圖顯示本發明的第二個實施例。本實施例中，倍頻電路12接收自測試儀而來的時脈CK，並產生兩個N倍的時脈輸出CK1與CK2。這兩個時脈訊號的頻率同樣為時脈CK的N倍，但兩者間有相位差，CK2較CK1延遲一段時間。延遲的時間可由參數P來設定，例如，假設CK1與CK2的週期為T，則P可為0～15，以決定CK2較CK1延遲(P/16)T，等等。當然，設定延遲的方式有多種，除以週期比例方式設定外，亦可直接由參數P來設定實際的延遲時間。P為正實數，可視設定的方式而決定其數值範圍。設定延遲的目的在於調整適當的資料設立時間(set-up time) tS與保存時間(hold time)tH，此點容後說明。

在本實施例中，待測電路20內包含有主要電路22和與外部溝通之閂鎖電路25與暫存器27。當待測電路為DRAM時，主要電路22例如為DRAM之記憶陣列。測試時脈產生器14接收倍頻電路12的輸出CK1與CK2，並產生測試時脈CLK1與CLK2；在測試時脈CLK1與CLK2之間同樣具有前述的延遲。測試時脈產生器14將測試時脈CLK1供應給測試訊號產生器16與暫存器27(暫存器27例如為先進先出暫存器FIFO但亦可為其他電路)；測試時脈CLK2則供應給閂鎖電路25(閂鎖電路25例如為D正反器DFF但亦可為其他電路)。測試訊號產生器16所產生的測試訊號經過閂鎖電路25而寫入主要電路22中；另一方面，主要電路22的讀出資料經暫存器27輸入比較電路18，與測試訊號產生器16的輸出相比對。

在以上安排下，測試訊號產生器16根據測試時脈CLK1而產生測試訊號，但閂鎖電路25係根據測試時脈CLK2將測試訊號取樣入待測電路20內的主要電路22中。換言之，測試時脈CLK1與CLK2間的延遲時間可經過調整，以確保當測試訊號已充分設立後，才開始寫入待測電路20的動作，且在寫入動作進行中，測試訊號有充分的保存時間不致造成訊號流失。至於測試訊號產生器16與暫存器27則宜(但不絕對必須)使用相同的時脈，以在比較電路18中進行正確的比對。

須說明的是，時脈訊號CLK1與CLK2之間的延遲，不必須來自於倍頻電路12的輸出CK1與CK2之間。例如，倍頻電路12可以與第一實施例相同僅輸出單一訊號CKF，而由測試時脈產生器14自行根據該訊號CKF及參數P而產生時脈訊號CLK1與CLK2。

第3圖顯示本發明的第三個實施例。本實施例中，測試時脈及命令產生器14’除產生時脈外，更將產生測試命令的功能整合在內。測試時脈及命令產生器14’接收自外部(例如測試儀)而來的命令，並將其轉換為可在晶片內部高速執行的測試命令。此外，測試訊號產生器16所產生的測試訊號，可藉晶片的資料接腳DQ傳輸至晶片外部，例如傳輸給測試儀。配合資料接腳DQ，待測電路20中設有輸出緩衝器21與接收緩衝器23；此外，並設有供接收命令(在DRAM的情形下也可為位址)之閂鎖電路26，此閂鎖電路26也接受第二時脈訊號CLK2。

請對照第3圖與第4圖，假設待測電路20為DRAM，本實施例的電路操作如下。自晶片外部而來的時脈CK與命令如第4圖第一、二波形所示，這兩個訊號為較低頻率的訊號。根據時脈CK與參數N，倍頻電路12產生N倍的時脈輸出CK1與CK2，其中時脈CK1的波形如第三波形F_CLK所示，而時脈CK2(未示出)則較時脈CK1延遲一段時間，該延遲時間可由參數P決定。

測試時脈及命令產生器14’根據時脈CK或高頻訊號F_CLK，產生低頻訊號S_CLK，並根據時脈CK1、CK2、低頻訊號S_CLK，而產生時脈訊號CLK1與CLK2，其中時脈CLK2較時脈CLK1延遲一段時間(亦可視為兩者間有相位差)，且時脈訊號CLK1與CLK2視情況而在高頻訊號F_CLK與低頻訊號S_CLK之間切換。除此之外，測試時脈及命令產生器14’將來自晶片外部的命令轉換為可在晶片內部高速執行的測試命令。詳言之，當外部命令涉及較慢的動作，例如需與晶片外部溝通的動作，或在隨機記憶體的情況下，如本實施例所舉例為與列有關的命令時，測試時脈及命令產生器14’使時脈訊號CLK1與CLK2處於低頻，而測試命令也為低頻。但當外部命令涉及可高速進行的動作，例如與晶片外部無關的動作，或在隨機記憶體的情況下，如本實施例所舉例為與行有關的命令時，請參閱第4圖中T1時點，測試時脈及命令產生器14’將時脈訊號CLK1與CLK2轉換為高頻(在本實施例中，為了確保訊號正確，所以延後一個S_CLK工作週。此僅為舉例，是否延後及延後若干數目的工作週，可視設計需求來決定)，且測試命令也轉換為高頻。如此，在時點T2與T3之間，就可以快速進行「行寫入」的動作。當寫入動作完成之後(例如，全頁都已寫入完畢時)，測試時脈及命令產生器14’再將時脈訊號CLK1與CLK2切換至低頻。請注意圖中的T2時點係根據時脈訊號CLK1與CLK2間的延遲時間來決定，換言之可藉由適當設定該延遲時間，來確保資料的最佳設立時間(set-up time)tS與保存時間(hold time)tH。

此外，尚可根據時脈訊號CLK1與CLK2間的延遲時間或相位差，測得該待測電路20之設立時間tS與保存時間tH之規格。設立時間tS係指取樣資料於時脈訊號升緣前需已準備好的最小時間，而保存時間tH係指取樣資料於時脈訊號升緣後需維持之最小時間。藉由調整時脈訊號CLK1與CLK2間的延遲時間或相位差大小，如圖4所示，微調時脈訊號CLK2之延遲時間，就能決定T2時點；如果縮短延遲時間將T2時點前移，就表示縮短設立時間tS，而如果增長延遲時間將T2時點後移，就表示縮短保存時間tH。換言之，可藉由縮短延遲時間將T2時點前移，並觀察測試結果資料是否仍然正確，來測得設立時間tS的規格，並藉由增長延遲時間將T2時點後移，並觀察測試結果資料是否仍然正確，來測得保存時間tH的規格。

在T4時點，電路再次發現外部命令屬於可高速進行的動作(本實施例中為「行讀取」動作)，因此測試時脈及命令產生器14’再次將時脈訊號CLK1與CLK2轉換為高頻，且測試命令也轉換為高頻。如此，在時點T5與T6之間，就可以快速進行「行讀取」的動作。同樣地，當讀取動作完成之後(例如，全頁都已讀取完畢時)，測試時脈及命令產生器14’再將時脈訊號CLK1與CLK2切換至低頻。

當待測電路20為DRAM(或其他型式的記憶體)時，於測試時通常不需要使用複雜的測試訊號波形(pattern)，而僅需將內容重複之資料串寫入待測電路20，及自該待測電路20讀出該寫入之資料，以驗證所寫入記憶單元內的資料是否正確，亦即確認記憶單元是否失效。在此情況下，根據本發明，可以使用更簡化的機制來判斷資料是否正確，而不必如圖1～3所示，由比較電路18將將待測電路20所產生訊號和測試訊號產生器16所產生訊號相比對；比較電路18僅需要接收待測電路20所產生訊號，並根據判斷機制來判斷即可(亦即圖1～3中，比較電路18並不需要接收測試訊號產生器16所產生的輸出)。如此，可增加處理速度提升測試效率、並簡化比較電路18的硬體。

第5圖說明本發明之資料比對方式示意圖。於記憶體頁寫入(page write)時間內將資料D1～Dm寫入待測電路20內，又於記憶體頁讀出(page read)時間內自該待測電路20將所儲存之資料讀出為d1～dm。本實施例中寫入資料D1～Dm係包含n-bit之重複資料，每n-bit即循環重複一次，即(D1,D2,D3,D4,...,Dn)≡(D(1+n),D(2+n),D(3+n),D(4+n),...,D2n)。可以根據測試需求，設定n為大於或等於1之整數，例如n=1,2或4等。由於已知寫入資料D1～Dm係包含n-bit之重複資料，因此讀出資料d1～dm亦需包含數筆n-bit之重複資料。藉由檢查讀出資料是否存在重複出現之規則，就不需要該比較電路18按各bit逐一比較寫入及讀出之資料，如此就能減少比對時間而提高測試效率。如圖所示，於讀出週期內，判斷資料(d1,d2,d3,d4,...,dn)是否和資料(d(1+n),d(2+n),d(3+n),d(4+n),...,d2n)相同，若相同則表示記憶單元正常運作；反之，則記憶單元可能有缺陷。

在其中一種實施型態中，測試者以不同的循環週期(例如n=1,2或4)來多次測試待測電路20，並從外部將n值告知比較電路18，如第6A圖所示。此種實施型態的優點是比較電路18的硬體較為簡單。在另一種實施型態中，比較電路18根據內建的判斷機制來自行判斷循環週期，如第6B圖所示。此種實施型態的優點是不需要從外部將n值告知比較電路18。

從以上說明可知，本發明的優點包括：一、即使測試儀的速度有限，大部分的測試動作仍可根據晶片本身的高速度來進行，而不致受限於測試儀所能產生的頻率。二、可以藉由調整延遲時間來確保資料的最佳設立時間與保存時間。三、可以測試出設立時間與保存時間的規格。四、可以用簡單的電路來進行測試訊號波形的比對。

以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，雖然在本發明所有實施例中，將高速測試電路10描述為內建於待測晶片之中，但高速測試電路10當然亦可為一獨立晶片。又如，各實施例中所示直接連接的電路，可在其間插置不影響主要功能的電路。再如，第4圖以「列動作」或「行動作」分別對應於低頻或高頻，僅為舉例，目的僅是在顯示頻率切換，而不限於必須以低頻「列動作」、高頻執行「行動作」，且待測電路20也不限於必須為記憶體。因此，凡在本發明相同精神下之各種變化，均應解讀為包含在本發明的範圍之內。

10．．．高速測試電路

11．．．輸出緩衝器

12．．．倍頻電路

13．．．接收緩衝器

14．．．測試時脈產生器

14’．．．測試時脈及命令產生器

15．．．閂鎖電路

16．．．測試訊號產生器

17．．．暫存器

18．．．比較電路

19．．．邏輯電路

20．．．待測電路

21．．．輸出緩衝器

22．．．主要電路

23．．．接收緩衝器

25．．．閂鎖電路

26．．．閂鎖電路

27．．．暫存器

第1圖說明本發明的第一實施例。

第2圖說明本發明的第二實施例。

第3圖說明本發明的第三實施例。

第4圖顯示與第三實施例對應之波形圖。

第5圖說明本發明之資料比對方式示意圖。

第6A-6B圖說明比較電路18進行比對的兩種實施型態。