CN101042939A - 半导体装置及其测试方法 - Google Patents

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Abstract

一种SiP包括逻辑芯片和存储器芯片。存储器芯片包括要被测试的存储器电路，并且逻辑芯片包括电气相连的内部逻辑电路和测试处理器。测试处理器与存储器电路的访问引脚相连，并且将从外部引脚输入的测试信号供应给访问引脚，从而测试存储器电路。测试处理器包括用于调节信号延迟的高速测试控制电路，并且当以实际操作速度执行高速测试时，通过高速测试控制电路将来自外部引脚的测试信号供应给访问引脚。

Description

半导体装置及其测试方法
技术领域
本发明涉及将逻辑芯片和存储器芯片集成到共同封装中的SiP(系统级封装)半导体装置，以及用于该装置的测试方法。
背景技术
BIST(内置的自测试)是半导体装置的一种测试方法，其使用放置在器件内部的测试模式生成器、测试模式压缩器、以及比较器等来进行自测试。在BIST中，测试模式生成器生成要提供给测试目标电路的测试模式，测试模式压缩器对来自测试目标电路的输出模式进行压缩，并且比较器将经过压缩的测试模式与期望的输出模式进行比较，从而完成对测试目标电路的测试。
日本未审专利申请公开第2003-77296号(Ishikawa)公开了将逻辑芯片和存储器芯片集成到共同封装中的SiP半导体装置。该半导体装置将存储器芯片测试电路(BIST电路)和选择器-输入/输出电路放置在逻辑芯片的内部，从而通过BIST来完成存储器芯片的测试。
图9示出了Ishikawa所讲述的半导体装置的总体结构。该半导体装置将逻辑芯片202和存储器芯片203集成到共同封装201中。逻辑芯片202包括有逻辑电路202A、存储器芯片测试电路204和选择器-输入/输出电路202C。选择器-输入/输出电路202C进行切换选择，以便在正常操作期间激活逻辑电路202A并且在存储器芯片203的测试期间激活存储器芯片测试电路204，以便选择的电路能够访问存储器芯片203。
存储器芯片203的测试方法是：逻辑芯片202中的存储器芯片测试电路204生成用于存储器芯片203的测试数据、地址和控制信号，将到存储器芯片203的写数据和读数据进行比较，并且输出比较结果。因此，该相关技术的半导体装置将进行BIST的BIST电路放置在逻辑芯片202中。
图10为如图9所示的存储器芯片测试电路204的内部框图。该电路响应于开始输入信号和控制数据信号249，顺序地激活初始化电路246、自测试电路247和测试模式设置电路248。然后，在该电路中，存储器芯片控制电路241生成用于存储器芯片203的写数据W-DATA、地址Add和控制信号CNT，并且将这些信号提供给存储器芯片203，从而执行写操作。在存储器芯片203的读操作期间，确定电路242、OR门243和触发器244将从存储器芯片203输出的读数据R-DATA与在存储器芯片控制电路241中生成的期望值数据EXV进行比较，并且通过测试结果信号引脚250来输出比较结果。
图11和图12分别示出了如图9所示的选择器-输入/输出电路202C的第一和第二典型内部结构。该电路选择在正常操作期间来自逻辑电路202A的存储器访问信号S1，在存储器芯片测试期间来自存储器芯片测试电路204的测试访问信号S2，以及在逻辑电路测试期间来自功能宏块231的信号S3，从而能够访问存储器芯片203。
具体地说，图11中所示的选择器-输入/输出电路202C包括：选择器251，用于从存储器访问信号S1、测试访问信号S2和来自功能宏块231的信号S3中选择一个；触发器252，用于临时保持这些信号；以及输出缓存器253，用于通过输出引脚223、224和225来输出保持在触发器252中的信号。选择器251除了能够选择上述的存储器访问信号S1和测试访问信号S2以外，还能够选择来自功能宏块231的信号S3。选择器251根据图中未示出的选择信号来从信号S1、S2和S3中选择一个。
选择器-输入/输出电路202C还包括用于输入来自存储器芯片203的读数据DATA的输入缓存器254，以及用于保持该数据的触发器255。触发器255的输出被提供给逻辑电路202A、存储器芯片测试电路204和逻辑电路202A中的功能宏块231。
另一方面，在如图12所示的选择器-输入/输出电路202C中，选择器被分成选择器251B，用于从测试访问信号S2和用于逻辑电路测试的信号S3中选择一个；以及选择器251A，用于在正常操作期间从由选择器251B选择的信号和来自逻辑电路202A的访问信号S1中选择一个。选择器251A的输出被直接供应给输出缓存器253。此外，用于在正常操作期间暂时保持访问信号S1的触发器252、用于暂时保持来自存储器芯片测试电路的测试访问信号S2的触发器255和用于暂时保持用于在晶片状态的逻辑电路测试的信号S3的触发器256被放置在选择器251A和251B的前一级中。输入电路的结构为输入缓存器254的输出被供应到触发器252、255和256。
在将逻辑芯片和存储器芯片集成到共同封装中的这种SiP半导体装置中，存储器芯片的存储单元结构(行/列结构)随存储器厂商不同而不同。此外，如果制造工艺(对应于设计规则)不同，则甚至来自相同厂商的存储器的行/列结构也不同。因此，难以使用一个BIST电路对具有不同行/列结构的存储器芯片进行测试。这会导致质量的退化和电路尺寸的增加。作为能够对具有不同行/列结构的存储器芯片进行测试的技术，例如日本未审专利申请公开第2004-158098(Tatsumi)公开了如下技术，即通过外部引脚将测试信号输入到存储器芯片并且然后对来自存储器芯片的输出信号进行监控。
图13示出了由Tatsumi所讲述的半导体装置。如图13所示，根据Tatsumi，SiP半导体装置310包括逻辑芯片311和存储器芯片312。在SiP半导体装置310中，逻辑芯片311包括测试电路316，从而能够使用外部引脚以相对低的速度对存储器芯片312进行测试。
具体地说，逻辑芯片311包括逻辑电路315和测试电路316。逻辑芯片311通过线路313直接与外部连接引脚相连，并且还通过线路317与存储器芯片312相连。当外部连接引脚内部的模式选择信号表示测试模式时，通过线路318、测试电路316和线路317而不是通过逻辑电路315从外部连接引脚对存储器电路314进行访问。用于扩展测试数据的加速寿命测试和多比特测试将经过扩展的数据写入存储器电路314中，并且压缩读数据，从而执行存在缺陷或者无缺陷的确定。还可以通过线路318、测试电路316和线路317从外部连接引脚直接对存储器电路314进行访问，以在上电或之后执行BIST。
图14为框图，示出了如图13所示的测试电路316的具体结构。测试电路316包括存储器测试电路321和选择电路322，并且使用线路317作为访问存储器电路314的共同路径。在正常操作期间，将来自逻辑电路315的输出信号从线路319通过测试电路316输出到线路317。在测试期间，所需测试信号(324～329)从线路318通过测试电路316被输入到线路317以及从线路317被输出。测试信号包括访问控制信号324、模式信号325、读/写地址信号326、测试写数据信号327、测试数据信号328和确定结果信号329。这些信号被用于访问存储器电路314，从而执行加速寿命测试、多比特测试和自诊断测试(BIST)。
图15为如图14所示的测试电路316的具体电路结构的例子。测试电路316包括触发器(FF)371和378、选择器372和374、译码器377、加速寿命测试电路375、退化电路376和扩展电路373。测试电路316与逻辑电路315和外部连接引脚进行输入/输出信号。具体地说，测试电路316通过选择器372来选择逻辑电路315的输出(在实际操作期间)或者由来自外部连接引脚的信号经过处理的信号(在测试期间)，并且访问存储器电路(DRAM)314。
在Ishikawa所公开的半导体装置中，逻辑芯片包括BIST电路，用于测试如上所述的存储器芯片。从而，可以通过BIST以存储器芯片的实际操作速度来测试存储器芯片。不过，需要形成对应于存储器芯片的行/列结构的BIST电路。这是因为甚至具有同样个数的位，存储器的行和列的最佳个数也可以由于制造工艺(对应于设计规则)而改变，并且因此在基于针对标记测试(marking test)或棋盘格测试(checkerboard test)等的行/列个数而进行的测试中，一个BIST难以适用于具有不同行/列个数的存储器芯片。
在Tatsumi所公开的半导体装置中，逻辑芯片包括测试电路，用于通过在测试模式期间接收来自外部引脚的测试信号来测试存储器芯片。由于测试信号是从外部输入的，因此可以在不改变外部电路的情况下来进行期望的测试，而不管行/列个数。不过，在测试期间从测试数据信号输入引脚输入到存储器芯片的测试信号的信号延迟和从存储器芯片输出到测试数据信号引脚的测试结果信号的信号延迟会妨碍以存储器芯片的实际操作速度进行测试。具体地说，如果测试频率较高，则由于逻辑芯片内部的信号延迟，因此难以以期望的操作频率来执行高速测试。
发明内容
根据本发明的一个方面，提出了一种包括有存储器芯片和逻辑芯片的半导体装置。存储器芯片包括要测试的存储器电路，并且逻辑芯片包括内部逻辑电路和与之电气相连的测试处理器。测试处理器通过外部引脚访问存储器电路，以测试该存储器电路。测试处理器包括高速测试控制电路，其能够在测试该存储器电路时，根据测试速度来选择外部引脚和存储器电路之间的信号传输速率。
本发明使用当通过外部引脚来访问和测试存储器芯片时能够根据测试速度来选择信号传输速率的高速测试控制电路。因此可以通过根据测试速度选择信号传输速率，诸如例如使用根据以实际操作频率执行高速测试时的高速测试的信号传输速率，来进行对存储器电路的测试。本发明因此能够提供一种能够以期望操作频率进行高速测试的半导体装置，以及该半导体装置的测试方法。访问存储器电路意味着控制存储器电路的读/写操作和观察读数据。
附图说明
下面参考附图来进行讲述，将使本发明的上述和其他目的、优势和特征更加清楚，其中：
图1为框图，示出了根据本发明的第一实施例的半导体装置；
图2为框图，示出了根据本发明的第一实施例的半导体装置中的测试处理器；
图3为框图，示出了根据本发明的第一实施例的半导体装置中的测试处理器的细节；
图4A和4B示出了根据本发明的第一实施例的半导体装置中的高速测试调节电路的原理；
图5示出了根据本发明的第一实施例的半导体装置中的高速测试调节电路的例子；
图6示出了根据本发明的第一实施例的半导体装置在高速测试模式下的时序图；
图7为框图，示出了根据本发明的第二实施例的半导体装置；
图8为框图，示出了根据本发明的第三实施例的半导体装置；
图9为Ishikawa所公开的半导体装置的整体结构图；
图10示出了图9所示的存储器芯片测试电路；
图11示出了图9所示的选择器-输入/输出电路的第一典型内部结构；
图12示出了图9所示的选择器-输入/输出电路的第二典型内部结构；
图13示出了Tatsumi所公开的半导体装置；
图14为框图，示出了图13所示的测试电路的具体结构；以及
图15示出了图14所示的测试电路的具体例子。
具体实施方式
现在参照解释实施例来讲述本发明。本领域的一般技术人员知道，使用本发明的讲述可以完成许多可选的实施例，并且本发明并不限于用于解释目的的实施例。
下面参照附图来详细讲述本发明的实例实施例。在以下实施例中，本发明被应用于测试SiP半导体装置中的存储器芯片。
第一实施例
图1为框图，示出了根据本发明的第一实施例的半导体装置。本实施例的SiP半导体装置(下面将其称为“SiP”)101包括置于有机基板(interposer)102上的逻辑芯片103A和存储器芯片103B。
逻辑芯片103A包括内部逻辑电路20和测试处理器21，并且与作为外部引脚的多个测试引脚23n和两个测试模式选择引脚241和242相连。根据用户使用的外部引脚的个数，测试引脚23n和测试模式选择引脚241和242可以被设置为专用外部引脚或者共享外部引脚。逻辑芯片103A和存储器芯片103B直接通过凸点(bump)、导线等相连，并且存储器芯片103B的每一个引脚并不引出作为外部引脚。
本实施例的测试处理器21包括测试电路121和高速测试控制电路122。测试电路121具有与在Tatsumi中所述的测试电路316相同的功能。SiP 101中的高速测试控制电路122通过测试电路121与存储器芯片103B的访问引脚相连，并且其控制存储器芯片103B的读写操作并且通过作为外部引脚的测试引脚23n来观察(访问)存储器芯片103B的读数据，从而测试存储器芯片103B。高速测试控制电路122可以根据测试引脚23n和存储器芯片103B之间的测试速度来选择信号传输速率。具体地说，测试引脚23n和访问引脚之间的信号传输速率可以是以实际操作速度进行高速测试的期望信号传输速率，并且它可以是低于低速测试的实际操作速度的信号传输速率。因此，高速测试控制电路122具有根据与测试速度相对应的信号传输速率来调整测试信号的时序的功能，从而减少了稍后所述的测试信号的同步信号的延迟效果。这降低了存储器芯片103B的高速测试(实际操作速度测试)的难度。此外，该结构可以通过作为外部引脚的测试引脚23n供应期望测试信号，从而能够在不改变内部电路的情况下进行期望的高速测试，而不管存储器芯片103B的行数和列数。
图2为框图，示出了测试处理器21。测试处理器21包括测试电路121和高速测试控制电路122。测试电路121包括输入/输出切换电路B28。高速测试控制电路122包括测试模式切换电路25、输入/输出切换电路A 26和信号切换电路27。
测试模式选择引脚241和242通过线路7和8与高速测试控制电路122的测试模式切换电路25相连。测试模式切换电路25的输出信号被输入到输入/输出切换电路A 26、输入/输出切换电路B 28和信号切换电路27。测试模式切换电路25根据来自测试模式选择引脚241和242的信号选择是否执行存储器芯片103B的独立测试模式，并且选择低速测试模式或者高速测试模式，并且将输入/输出切换电路A 26、输入/输出切换电路B 28和信号切换电路27设置到规定模式。
通过线路1至6将数据信号A、地址信号A、控制信号A、时钟信号A和I/O控制信号I1和I2从测试引脚23n供应到输入/输出切换电路A 26。还将I/O控制信号I1供应到输入/输出切换电路B 28。在低速测试模式期间，输入/输出切换电路A 26使I/O控制信号I2无效。信号切换电路27根据I/O控制信号I1进行切换，以使数据信号A或者数据信号B有效。输入/输出切换电路B 28执行针对存储器芯片103B的数据信号的写/读控制。另一方面，在高速测试模式期间，信号切换电路27根据I/O控制信号I1独立进行切换，以使数据信号B有效，并且根据I/O控制信号I2独立进行切换，以使数据信号A有效，并且输入/输出切换电路B 28以高速执行针对存储器芯片103B的数据信号的写/读控制。
将作为来自输入/输出切换电路A 26的输出信号的数据信号、地址信号、控制信号和时钟信号供应到信号切换电路27，并且还将时钟信号供应到输入/输出切换电路B 28。将作为来自信号切换电路27的输出信号的数据信号、地址信号和控制信号供应到输入/输出切换电路B 28。
此外，通过线路13至17将用于实际操作的数据信号、地址信号、控制信号、时钟信号和数据使能信号(enable signal)从内部逻辑电路20供应到输入/输出切换电路B 28。通过线路18将用于实际操作的用户模式信号从内部逻辑电路20供应到高速测试控制电路122的输入/输出切换电路A 26。
在测试模式期间，输入/输出切换电路B 28选择来自信号切换电路27的数据信号、地址信号和控制信号，并且选择来自输入/输出切换电路A 26的时钟信号。在实际操作模式(用户模式)期间，输入/输出切换电路B 28选择来自内部逻辑电路20的数据信号、地址信号、控制信号和时钟信号，并且通过线路9至12将它们供应到存储器芯片103B。
图3示出了如图2所示的测试处理器21的细节的例子。如上所述，高速测试控制电路122与作为外部引脚的测试引脚23n(231～236)相连。数据信号A、地址信号A和控制信号A通过测试引脚231～233输入。分别通过缓存器31、32和33将这些信号输入到AND门42、43和44的一个输入引脚。测试模式选择信号I1和I2分别通过作为外部引脚的测试模式选择引脚241和242被输入到OR门41，OR门41的输出信号被输入到AND门42、43和44的另一个输入引脚。
AND门42、43和44的输出信号直接与选择器51、52和53的一个输入引脚相连。将高速测试调节电路47、48和49的输出输入到选择器51、52和53的另一个输入引脚。选择器51、52和53在低速测试模式期间选择AND门42、43和44的输出信号，并且在高速测试模式期间选择高速测试调节电路47、48和49的输出信号。为了进行该选择，测试模式选择信号I2作为选择信号被供应到选择器51、52和53。选择器51、52和53的输出信号被供应到选择器54、56和57的一个输入引脚。将来自内部逻辑电路20的信号输入到选择器54、56和57的另一个输入引脚。此外，OR门41的输出作为选择信号被供应给选择器54、56和57，以便选择器54、56和57在测试模式期间有选择地输出选择器51、52和53的输出信号，并且在实际操作模式期间有选择地输出来自内部逻辑电路20的信号。选择器54、56和57的输出信号作为数据信号B、地址信号B和控制信号B分别通过缓存器60、62和63被供应到存储器芯片103B。
通过缓存器59将数据信号B从存储器芯片103B供应到AND门50的一个输入引脚和内部逻辑电路20。将OR门41的输出信号供应到AND门50的另一个输入引脚。AND门50的输出信号被供应到选择器39的一个输入引脚，并且高速测试调节电路46的输出信号被供应到选择器39的另一个输入引脚。选择器39在低速测试模式期间选择AND门50的输出信号，并且在高速测试模式期间选择高速测试调节电路46的输出信号。为了进行该选择，测试模式选择信号I2作为选择信号被供应到选择器39。
选择器39的输出信号被供应到选择器37的一个输入引脚。线路18与选择器37的另一个输入引脚相连，并且将内部逻辑电路20的用户模式信号供应给它。此外，OR门41的输出信号作为选择信号被供应给选择器37，以便选择器37在测试模式期间有选择地输出选择器39的输出信号，并且在实际操作模式期间有选择地输出内部逻辑电路20的用户模式信号。选择器37的输出通过缓存器30从测试引脚231输出。
时钟信号A通过作为外部引脚的测试引脚234输入，并且通过缓存器34被供应到AND门45的一个输入引脚。将OR门41的输出信号供应给AND门45的另一个输入引脚。AND门45的输出信号用作高速测试调节电路46、47、48和49的时钟输入信号，并且还被供应到选择器58的一个输入引脚。选择器58的另一个输入引脚与线路16相连，并且将内部逻辑电路20的时钟信号供应给它。此外，OR门41的输出信号作为选择信号被供应给选择器58，以便选择器58在测试模式期间有选择地输出来自测试引脚234的时钟信号A，并且在实际操作模式期间有选择地输出内部逻辑电路20的时钟信号。选择器58的输出作为时钟信号B通过缓存器64被输入到存储器芯片103B。
I/O控制信号I1和I2从作为外部引脚的测试引脚235和236供应，并且分别通过缓存器35和36被输入到选择器40。测试模式选择信号I2作为选择信号被供应到选择器40，以便它根据低速测试模式和高速测试模式有选择地输出I/O控制信号I1或I2。选择器40的输出与选择器38的一个输入引脚相连。选择器38的另一个输入引脚与线路18相连，并且将内部逻辑电路20的用户模式信号供应给它。此外，OR门41的输出信号作为选择信号被供应给选择器38，以便选择器38在测试模式期间有选择地输出选择器40的输出，并且在实际操作模式期间有选择地输出内部逻辑电路20的用户模式信号。选择器38的输出用作缓存器30的使能信号。
被供应了I/O控制信号I1的缓存器35的输出与选择器55的一个输入引脚相连。选择器55的另一个输入引脚与线路17相连，并且将内部逻辑电路20的数据使能信号供应给它。OR门41的输出信号作为选择信号被供应给选择器55，以便选择器55在测试模式期间有选择地输出I/O控制信号I1，并且在实际操作模式期间有选择地输出内部逻辑电路20的数据使能信号。选择器55的输出通过反相器61用作缓存器60的使能信号。该电路结构并不限于上述例子，并且只要可以执行期望功能就可以采用任意结构。
下面来讲述高速测试调节电路。在讲述根据本实施例的高速测试调节电路之前，首先讲述操作原理。通常来说，例如，由于PVT(工艺、电压、温度)变化所导致的元件特性波动而引发的延迟时间变化和由于信号线较长而引发的延迟时间的增加导致了触发器的建立时间的增加。在现有技术中，由延迟时间变化或增加所引起的触发器的建立时间较长阻碍了高速测试。另一方面，本发明将多个再定时(Retiming)触发器作为高速测试调节电路，从而抑制了因元件特性波动所引起的延迟时间变化。这能够使高速信号在较长距离上传输，从而实现高速测试。
图4A和4B讲述了高速测试调节电路的原理。如图4A所示，触发器FFa与包括有电阻器Ra和Rb以及电容器Ca和Cb的电路151相连，并且由PVT变化导致的诸如阈值等元件特性的波动为Δ，如图4A的右侧所示。由于阈值波动Δ引起的延迟时间变化是用ΔT1表示的。随着电阻器Ra和Rb以及电容器Ca和Cb的值增加，延迟时间变化ΔT1相应增加，这导致了例如触发器FFa的建立时间的增加，从而不能执行高速测试。
另一方面，在图4B中，触发器FFb置于电路151的中间，其中电路151被表示为电路152a和152b。虽然电路152a和152b的阈值波动如在图4A中那样为Δ，但是触发器FFb和FFc的延迟时间变化减小到ΔT2。从而可以减少建立时间以进行高速测试。本实施例利用了该原理，并且将必要个数的再定时触发器作为逻辑芯片103A内部的高速测试调节电路，从而抑制了延迟时间变化，以实现高速测试。具体地说，本实施例通过高速测试调节电路将用于存储器的高速测试的测试信号中的数据信号、地址信号和控制信号供应给存储器，从而能够进行高速测试。用于测试的时钟信号在不通过高速测试调节电路的情况下被供应给存储器。
图5为图3中的高速测试调节电路46～49的例子。本实施例的高速测试调节电路是由多级触发器组成的。为了简化，图5只示出了两个触发器70和71。时钟输入信号被供应给触发器70和71的每一个时钟输入端。数据输入信号被输入到触发器70的数据输入端，并且触发器70的输出通过以位移寄存方式连接的触发器进行发送，并且作为数据输出信号从最后一级触发器71输出。触发器的级数可以根据期望的测试频率任意设置。高速测试调节电路通过触发器依次传输数据信号来吸收因信号延迟所引起的时序差别。当放置了高速测试调节电路的信号线路较长并且测试频率较高时，会发生较大的信号延迟；因此，可以使用更多级数的触发器。
下面来讲述根据本实施例的SiP的操作。下面来讲述用于存储器芯片103B的测试方法的概况。对于逻辑芯片103A中的测试处理器21，存储器芯片103B的实际操作模式或者独立测试模式是通过作为外部引脚的测试模式选择引脚241和242进行设置的，并且如果为测试模式，则随后设置低速测试模式或高速测试模式。然后，通过作为外部引脚的测试引脚23n，使用由存储器厂商所拥有的高质量测试程序通过逻辑芯片103A对存储器芯片103B执行写/读操作，以便确定存储器芯片103B有缺陷还是无缺陷。根据低速测试和高速测试，存在用于每一个测试项目的测试程序。
下面来讲述测试处理器21的操作。首先，分别通过线路7和8将测试模式选择信号I1和测试模式选择信号I2从测试模式选择引脚241和242输入到测试模式切换电路25，从而设置模式：实际操作模式(用户模式)、低速测试模式或高速测试模式。测试模式切换电路25将每一个模式设置到输入/输出切换电路A 26、信号切换电路27和输入/输出切换电路B 28。
输入/输出切换电路A 26根据来自测试模式切换电路25的输出信号在实际操作模式和测试模式之间切换设置。在低速测试或高速测试的测试模式期间，通过线路1至4从测试引脚23n输入的数据信号A、地址信号A、控制信号A和时钟信号A分别作为数据信号、地址信号、控制信号和时钟信号被供应到信号切换电路27。此外，输入/输出切换电路A 26进行切换，以通过分别经由线路5和6输入的I/O控制信号I1和I/O控制信号I2来使用于低速测试或高速测试的数据信号A有效。在本实施例中，I/O控制信号I1被用作用于低速测试模式的使能信号，而I/O控制信号I2被用作用于高速测试模式的使能信号。
另一方面，在实际操作模式期间，通过线路18将用户模式信号供应给高速测试控制电路122。为了减少功耗，内部地使数据信号A、地址信号A、控制信号A和时钟信号A无效。
作为输入/输出切换电路A 26的输出信号的数据信号、地址信号、控制信号和时钟信号被输入到信号切换电路27。信号切换电路27在高速测试期间通过高速测试调节电路输出数据信号、地址信号和控制信号，并且在低速测试期间在不通过高速测试调节电路的情况下输出这些信号。作为信号切换电路27的输出信号的数据信号、地址信号和控制信号被输入到输入/输出切换电路B 28。
在测试模式期间，输入/输出切换电路B 28通过线路9至12将从信号切换电路27输出的数据信号、地址信号和控制信号以及从输入/输出切换电路A 26输出的时钟信号输出到存储器芯片103B。通过线路5输入的I/O控制信号I1被用作数据信号B的使能信号。
在实际操作模式期间，输入/输出切换电路B 28通过线路13与内部逻辑电路20交换数据信号，并且通过线路14至17从内部逻辑电路20接收地址信号、控制信号、时钟信号和数据使能信号，并且将它们输出到存储器芯片103B。线路17的数据使能信号被用作数据信号B的使能信号。
下面来详细讲述用于存储器芯片103B的测试方法。对于逻辑芯片103A中的测试处理器21，通过作为外部引脚的测试模式选择引脚241和242进行测试模式的设置和高速测试模式或低速测试模式的设置。在本实施例中，通过将测试模式选择信号I1和I2中的一个或两个转变为“H”，可以设置存储器芯片103B的独立测试模式。通过将测试模式选择信号I1转变为“H”并且将测试模式选择信号I2转变为“L”，可以设置低速测试模式。通过将测试模式选择信号I1转变为“L”或“H”并且将测试模式选择信号I2转变为“H”，可以设置高速测试模式。
低速测试模式是在由存储器厂商所拥有的高质量测试程序中用于要以低速进行测试的项目(例如Loose Function Test，STATIC HOLD)的测试模式。在低速测试模式中，测试处理器21使I/O控制信号I2无效，并且使用I/O控制信号I1来进行切换，以使数据信号A或数据信号B有效，并且执行针对存储器芯片103B的数据信号的写/读控制。输入信号，即数据信号A、地址信号A和控制信号A，恰通过逻辑芯片103A中的测试处理器21，并且直接作为数据信号B、地址信号B和控制信号B输出。时钟信号A也直接作为时钟信号B输出，并且这些信号被用于执行针对存储器芯片103B的数据信号的写/读，以便确定存储器芯片103B有缺陷还是无缺陷。
在实际操作期间，如图3所示的AND门42、43、44和45可以将测试模式选择信号I1和I2两者设置到“L”，从而使输入信号，即数据信号A、地址信号A、控制信号A和时钟信号A无效。在低速测试模式期间，即使在测试处理器21中由于其速度较低而发生数据延迟等，也可以在不使用高速测试调节电路等的情况下同步执行测试。
高速测试模式是在由存储器厂商所拥有的高质量测试程序中用于要以高速进行测试的项目的测试模式(例如MARCH，BANKPING-PONG)。独立地切换测试处理器21，以通过I/O控制信号I1使数据信号B有效，并且通过I/O控制信号I2使数据信号A有效，并且以高速执行针对存储器芯片103B的数据信号的写/读控制。在写操作期间，输入信号，即数据信号A、地址信号A和控制信号A，通过逻辑芯片103A的测试处理器21中的高速测试调节电路47、48和49进行处理，并且作为数据信号B、地址信号B和控制信号B与时钟信号A同步输出。
高速测试调节电路47、48和49每一个都包括多级触发器，以应对期望的高速测试频率。根据如上所述的时钟信号A，数据信号A、地址信号A和控制信号A以高速时钟被暂时存储到触发器中，并且然后在下一个时钟输出，从而减少在逻辑芯片103A中发生的物理信号延迟，以允许针对存储器芯片103B的高速写。类似地，在读操作中，数据信号B的输入信号通过高速测试调节电路46进行处理，并且作为数据信号A与时钟信号A同步输出。
如上所述，本实施例将高速测试调节电路置于逻辑芯片103A的测试处理器21中，从而以高速执行针对存储器芯片103B的数据信号的写/读，以便确定存储器芯片103B有缺陷还是无缺陷。
图6示出了在高速测试模式期间的时序图(写到读，CL＝2，BL＝1)。在该例子中，在高速测试调节电路中包括两级触发器。图6中引脚和信号的名称与如图3所示的测试处理器21的引脚和信号的名称相对应。
为了进入高速测试模式，测试模式选择信号I1被设置为“L”(或“H”)，并且测试模式选择信号I2被设置为“H”。然后，通过地址信号A和控制信号A，在T1～T3的周期中依次输入“ACT”指令、“写”指令和“读”指令。
通过时钟信号A，上述信号在高速测试调节电路48和49的触发器F/F1和F/F2中位移两个时钟，并且作为地址信号B和控制信号B输出，以将每一个指令写到存储器芯片103B。根据上述操作，在周期T2通过数据信号A输入写数据，并且写数据在高速测试调节电路47的触发器F/F1和F/F2中通过时钟信号A位移两个时钟，以在周期T4将写数据写入存储器芯片103B。通过在写时段(周期T4)期间被设置到“L”，使I/O控制信号I1有效，从而使数据信号B进入输出模式。
理想情况下，以高速在周期T7中对从存储器芯片103B输出的读数据进行测试，在这种情况下有必要对周期T7期间的读数据与写数据进行比较，以确定匹配/不匹配。不过，实际上由于逻辑芯片103A中的信号延迟或者因外部负载的增加而引起的输出缓存器延迟的影响，其可以被延迟到周期T8中的读数据b，这会阻碍高速测试。为了解决该问题，本实施例使用高速测试调节电路46将周期T7期间的读数据暂时存储在高速测试调节电路46的F/F1中，在F/F2中对读数据进行移位，并且在两个时钟之后，在周期T9中输出作为图6所示的数据信号c的读数据c。对读数据c与写数据进行比较，以检测他们是匹配还是不匹配，从而确定存储器芯片103B在高速下有缺陷还是无缺陷。在该处理中，I/O控制信号I2在读时段(周期T9)期间通过被设置到“H”而有效，以便使数据信号A进入输出模式。虽然上面特别讲述了在存储器芯片103B上的读操作中的高速测试，但是也可以采用相同的方式执行写操作中的测试。
本实施例通过测试模式选择引脚241和242对存储器芯片103B上的测试模式进行设置，并且使用由存储器厂商所拥有的测试程序通过测试引脚23n来对存储器芯片103B执行测试。从而可以测试存储器芯片103B，而不管随存储器厂家和制造工艺不同而不同的行/列结构，并且不需要BIST电路，其中不同的行/列结构在现有技术中影响通过BIST进行的测试，。此外，由于使用由存储器厂商所拥有的测试程序可以以高速测试存储器芯片103B，因此可以执行高质量的测试。
此外，通过使用如图5所示的高速测试调节电路并且根据期望的测试频率任意改变触发器的级数，可以实现通过使用外部引脚进行存储器芯片的高速测试，这在现有技术中是困难的。
具体地说，在图3中，在一些情况下逻辑芯片103A的芯片尺寸可以较大，并且由于引脚位置的限制，诸如测试引脚231等测试引脚23n(数据信号A)和诸如数据信号B引脚等存储器芯片103B的输入/输出引脚可以在物理上相互远离。在这种情况下，由于在测试引脚23n与输入/输出引脚之间的门延迟和线路延迟的影响，在高速测试中作为在图6中在时序T7输出的读数据可以在时序T8或更靠后的时序输出。由于这种读时序延迟，一直难以对写数据和读数据进行比较，以查看在高速测试中它们在期望频率上是否匹配。为了解决该问题，本实施例放置高速测试控制电路，从而抑制了由于输入/输出引脚和测试引脚23n之间的门延迟和线路延迟而发生的信号延迟。
因此，即使逻辑芯片103A的芯片尺寸较大，并且由于引脚位置的限制使得测试引脚23n和用于存储器芯片103B的输入/输出引脚在物理上相互远离，也能够在对逻辑芯片103A进行布局时考虑高速测试的频率的情况下，只通过将触发器放置在处于最佳位置的高速测试调节电路中，来抑制门延迟和线路延迟的影响。此外，通过使用高速测试调节电路，在时序T7要从存储器芯片103B输出的读数据a可以在规定时序恢复(retrieve)，所述规定时序在本实施例中是读数据c时的时序T9。这允许在期望频率上容易地执行高速测试。从而实现了以实际操作中的信号传输速率进行测试。
第二实施例
图7示出了根据本发明的第二实施例的半导体装置。第二实施例与图1所示的第一实施例的不同之处在于两个存储器芯片与位于同一数据总线上的单个逻辑芯片相连。对于两个相连的存储器芯片，还可以只通过形成可以对存储器芯片103B和103C独立执行读操作的电路结构，来相互独立地执行存储器芯片103B和103C的高速测试。
第三实施例
图8示出了根据本发明的第三实施例的半导体装置。第三实施例与图7所示的第二实施例的不同之处在于为两个存储器芯片103B和103C放置了两个测试处理器21A和21B，以便将测试电路一对一地与其连接。虽然在第二实施例中相互独立地测试存储器芯片103B和103C，但是本实施例还允许对存储器芯片103B和103C进行同步高速测试，从而减少测试时间。
因此本发明可以提供能够在期望操作频率上进行高速测试的半导体装置和该半导体装置的测试方法。访问存储器电路意味着控制读/写操作和观察存储器电路上的读数据。
因此，如上所述，本发明具有以下优势：
1.能够在不需要BIST设计并且不论存储器厂商或制造工艺如何的情况下测试存储器芯片；
2.能够在实际操作频率上测试存储器芯片；
3.能够通过使用用于所有存储器厂商的存储器的特定测试程序来保持高质量的芯片；
4.与使用BIST电路的存储器芯片的测试方法相比，能够减小电路尺寸，以允许整体上电路开销更小(例如，虽然相关领域的BIST电路约为100Kgate，但是本实施例的测试电路可以约为2Kgate)；并且
5.能够通过消除对专用测试外部引脚的需要来减小封装成本。
很明显，本发明并不限于上述实施例，并且在不偏离本发明的范围和精神的情况下可以对其进行修订和改变。

Claims (20)

1.一种半导体装置，包括：
存储器芯片，包括要测试的存储器电路；以及
逻辑芯片，包括内部逻辑电路和与内部逻辑电路和存储器电路相连的测试处理器，用于通过外部引脚来访问存储器电路并且测试存储器电路，测试处理器包括高速测试控制电路，其能够在测试存储器电路时，根据测试速度来选择在外部引脚和存储器电路之间的信号传输速率。
2.如权利要求1所述的半导体装置，其中
高速测试控制电路包括高速测试调节电路，用于当测试处理器以实际操作速度来执行高速测试时，将信号传输速率设置到期望的信号传输速率。
3.如权利要求1所述的半导体装置，其中
当测试处理器以比实际操作速度低的速度来执行低速测试时，高速测试控制电路选择比实际操作速度低的信号传输速率。
4.如权利要求2所述的半导体装置，其中
当测试处理器以比实际操作速度低的速度来执行低速测试时，高速测试控制电路选择比实际操作速度低的信号传输速率。
5.如权利要求2所述的半导体装置，其中
测试处理器包括第一选择器，用于在一个输入端接收来自外部引脚的测试信号并且在另一个输入端接收通过高速测试调节电路的测试信号，并且根据测试速度选择信号来有选择性地输出所述测试信号中的任一个，以便选择高速测试模式和低速测试模式中的一个。
6.如权利要求3所述的半导体装置，其中
测试处理器包括第一选择器，用于在一个输入端接收来自外部引脚的测试信号并且在另一个输入端接收通过高速测试调节电路的测试信号，并且根据测试速度选择信号来有选择性地输出所述测试信号中的任一个，以便选择高速测试模式和低速测试模式中的一个。
7.如权利要求1所述的半导体装置，其中
测试处理器包括第二选择器，用于在一个输入端接收测试信号并且在另一个输入端接收来自内部逻辑电路的用户信号，并且根据模式选择信号来有选择性地输出所述信号中的任一个，以便选择测试模式和用户模式中的一个。
8.如权利要求2所述的半导体装置，其中
测试处理器包括第二选择器，用于在一个输入端接收测试信号并且在另一个输入端接收来自内部逻辑电路的用户信号，并且根据模式选择信号来有选择性地输出所述信号中的任一个，以便选择测试模式和用户模式中的一个。
9.如权利要求3所述的半导体装置，其中
测试处理器包括第二选择器，用于在一个输入端接收测试信号并且在另一个输入端接收来自内部逻辑电路的用户信号，并且根据模式选择信号来有选择性地输出所述信号中的任一个，以便选择测试模式和用户模式中的一个。
10.如权利要求2所述的半导体装置，其中
高速测试调节电路是由多级触发器组成的。
11.如权利要求3所述的半导体装置，其中
高速测试调节电路是由多级触发器组成的。
12.如权利要求4所述的半导体装置，其中
高速测试调节电路是由多级触发器组成的。
13.如权利要求1所述的半导体装置，包括：
与逻辑芯片相连的多个存储器芯片，
其中逻辑芯片的测试处理器独立地测试多个存储器芯片的存储器电路。
14.如权利要求2所述的半导体装置，包括：
与逻辑芯片相连的多个存储器芯片，
其中逻辑芯片的测试处理器独立地测试多个存储器芯片的存储器电路。
15.如权利要求1所述的半导体装置，包括：
逻辑芯片中的多个测试处理器；以及
与多个测试处理器一一对应的多个存储器芯片。
16.如权利要求2所述的半导体装置，包括：
逻辑芯片中的多个测试处理器；以及
与多个测试处理器一一对应的多个存储器芯片。
17.一种半导体装置的测试方法，包括：
通过高速测试控制电路从外部引脚供应测试信号，其中所述高速测试控制电路包括在与逻辑芯片上的内部逻辑电路相连的测试处理器中并且能够根据测试速度来选择外部引脚与存储器芯片上要被测试的存储器电路之间的信号传输速率；并且
对存储器芯片执行测试。
18.如权利要求17所述的半导体装置的测试方法，其中
当测试处理器以实际操作速度进行高速测试时，通过将外部引脚和存储器电路之间的信号传输速率设置到期望的信号传输速率，使用高速测试控制电路中的高速测试调节电路来执行高速测试。
19.如权利要求17所述的半导体装置的测试方法，其中
当测试处理器以低于实际操作速度的速度进行低速测试时，通过将外部引脚和存储器电路之间的信号传输速率设置到低于实际操作速度的信号传输速率，来由高速测试控制电路执行低速测试。
20.如权利要求18所述的半导体装置的测试方法，其中
当测试处理器以低于实际操作速度的速度进行低速测试时，通过将外部引脚和存储器电路之间的信号传输速率设置到低于实际操作速度的信号传输速率，来由高速测试控制电路执行低速测试。
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