CN1892916A - 半导体集成电路器件 - Google Patents

Abstract

本发明提供一种半导体集成电路器件，能够按照各模式划分最佳地控制从外部进行控制的输入输出端子数量，用减少了存储器宏外部产生动作故障的因素的动作进行检查，并能够以各检查模式简单地实施检查、分析等。该半导体集成电路器件包括外部输入输出端子组(100)、具有分别附带在该信号端子组的多个单位输入输出电路的接口电路(200)、存储器宏(400)、用于自测试该存储器宏的BIST电路(500)、以及具有生成各种控制信号的多个电路块的逻辑电路(300)，多个单位输入输出电路由各种控制信号分别单独地控制，通过从外部控制预定的外部输入输出信号端子，来由各种内部信号单独地控制其他的多个外部输入输出信号端子的逻辑。

Description

半导体集成电路器件

技术领域

本发明涉及具有1个或多个存储器宏(memory macro)和用于检查(test)该存储器宏的自测试功能块的半导体集成电路器件。

背景技术

伴随系统LSI的大规模化、高性能化，所安装的存储器容量存在逐年增加的趋势，作为其检查方法，内部自测试(built-in self-test：BIST)技术的重要性正逐渐增加。进而，作为实现高度自测试功能的技术，BISA(built-in self-analyzer：内部自分析)、BISR(built-inself-repair：内部自修复)等也是众所周知的。

另外，近年来，正在寻求有效地实施晶片级老化(wafer levelburn-in：WLBI)测试、可靠性测试、故障分析等。

根据现有技术，利用较少的输入输出端子进行自测试，以使得尤其适合于WLBI检测的情况(参照专利文献1)。

专利文献1：美国专利第6907555号

发明内容

在半导体集成电路器件的检查分析、寿命测试等可靠性测试中，包括各种检查分析，即：以筛选合格品/不合格品为主，如WLBI测试那样的、某一定期间的连续加速动作测试；动作故障位置的确定分析；不稳定动作的详细分析；以及维持电流异常位置的分析等，目前的课题在于如何有效地实施这些检查和分析。

本发明的目的在于提供一种半导体集成电路器件，该半导体集成电路器件为了有效地实施WLBI测试、可靠性测试、故障分析等，具有最佳地控制多个外部控制端子的每一个的装置。

为了达到上述目的，本发明提供一种半导体集成电路器件，包括：多个外部输入输出信号端子；多个单位输入输出电路，分别附带在上述多个外部输入输出信号端子上；一个或多个存储器宏；自测试功能块，用于在芯片内部对上述一个或多个存储器宏进行自测试；以及多个电路块，生成各种控制信号，上述多个单位输入输出电路，由上述各种控制信号分别单独地控制，并且，具有这样的装置，通过从外部对上述多个外部输入输出信号端子中预定的外部输入输出信号端子进行控制，来由各种内部信号单独地控制其他多个外部输入输出信号端子的逻辑。

根据本发明，按照多个动作模式或备用模式(standby mode)最佳地控制从外部进行控制的输入输出端子的数量，能够设定多个检查、分析模式，并且在着重于存储器宏内部动作的检查中，能用减少了存储器宏外部产生动作异常的因素的动作进行检查，能够简单且有效地以各检查模式实施检查、分析等。

附图说明

图1是本发明的实施方式的半导体集成电路器件的电路结构图。

图2是构成图1中的接口电路的多个单位输入输出电路的每一个的电路结构图。

图3是图2的单位输入输出电路的第1动作逻辑图。

图4是图2的单位输入输出电路的第2动作逻辑图。

图5是表示图1中的接口电路的一部分的详细体的电路结构图。

图6是表示图1中的接口电路的其他部分的详细的电路结构图。

图7是表示图1中的逻辑电路的一部分的详细的电路结构图。

图8是表示图1中的逻辑电路的其他部分的详细的电路结构图。

图9是图7中的第2电路块的电路结构图。

图10是图8中的第3电路块的电路结构图。

图11是图8中的第4电路块的电路结构图。

图12是图8中的第5电路块的电路结构图。

图13是图8中的第6电路块的电路结构图。

图14是图1的电路结构中的外部输入输出信号端子的逻辑图。

图15是图1的电路结构中的动作时序图。

图16是表示关于图1的半导体集成电路器件的电源供给的变形例的电路结构图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。

图1是本发明的实施方式的半导体集成电路器件的电路结构图。在图1中，100是外部输入输出信号端子组，200是由多个单位输入输出电路构成的接口电路，300是由后述的第1～第6电路块构成的逻辑电路，400是存储器宏(SRAM)，410是NAND元件，420是DFF电路(数据锁存电路组)，500是BIST电路。BIST电路500除了具有NWE_OUT端子和DI_OUT[15:0]端子之外，还具有DO_IN[15:0]端子等，其中，NWE_OUT端子和DI_OUT[15:0]端子用于输入自测试起动信号MBIST_EN和BIST时钟信号BIST_CLK、输出输入至存储器宏400的各种信号，该DO_IN[15:0]端子接收来自存储器宏400的被锁存了的数据输出信号。存储器宏400接收SRAM时钟信号SRAM_CLK，具有接收来自BIST电路500的各种输出信号的SNWE端子、SDI[15:0]端子、以及数据输出端子SDO[15:0]。来自BIST电路500的NWE_OUT、DI_OUT[15:0]的输出信号分别连接在存储器宏400的SNWE、SDI[15:0]上。DFF电路420接收从存储器宏400的SDO[15:0]端子输出的数据输出信号，从数据输出端子输出输入到BIST电路500的DO_IN[15:0]端子的数据输出信号，将从BIST电路500的NWE_OUT端子输出的NWE信号和SRAM_CLK信号的NAND逻辑信号作为锁存时钟信号FF_CLK输入到时钟输入端子。

图2是构成图1中的接口电路200的多个单位输入输出电路IO_BLK的电路结构图。具有多个输入端子IE、IN、NOE、PLDN，一个输出端子OUT，以及一个输入输出端子PAD。输入控制端子IN与三态缓冲器(tri-state buffer)203的数据输入端子连接，输出使能端子NOE与三态缓冲器203的控制端子连接，三态缓冲器203的输出端子与输入输出端子PAD连接。下拉(pull down)控制端子PLDN与下拉晶体管202的栅极连接，下拉晶体管202的源极接地，下拉晶体管202的漏极与输入输出端子PAD连接。输入使能端子IE与AND元件201的一个输入门连接，输入输出端子PAD与AND元件201的另一输入门连接，输出端子OUT与AND元件201的输出端子连接。

图3是图2的单位输入输出电路IO_BLK的第1动作逻辑时序图。表示在输入控制端子IE为“H”的情况下，其他端子PLDN、PAD、NOE、IN分别设定为各种逻辑时，输出端子OUT和输入输出端子PAD逻辑是怎样的。要特别指出的是，PAD端子的输入逻辑、OUT端子和PAD端子的输出逻辑，除了逻辑“L”和“H”之外，还存在“X”和“Z”的状态。PAD端子的输入逻辑为“Z”是指PAD端子为开路(open)的状态。PAD端子的输入逻辑为“X”是表示将未知逻辑信号施加在PAD端子上的状态。另外，OUT端子与PAD端子的输出逻辑为“Z”是指输出Hi-Z(高阻high impedance)状态，OUT端子和PAD端子的输出逻辑为“X”是表示输出未知逻辑信号的状态。

记载在图3上部的序号[1]～[3]表示用于说明的逻辑组合划分。逻辑组合划分[1]是从外部将“L”、“H”或“X”施加在PAD端子上的情况，在这种情况下，OUT端子与PAD端子均输出与PAD端子相同的逻辑。逻辑组合划分[2]是PAD端子为“Z”即开路状态的情况，在这种情况下，由PAD端子以外的输入端子的逻辑状态确定OUT端子、PAD端子的逻辑。逻辑组合划分[3]表示逻辑组合划分[2]中的预定的逻辑组合划分，在IE为“H”、PLDN为“L”、NOE为“H”、PAD为“Z”、IN为“L”或“H”的情况下，OUT端子为“X”、PAD端子为“Z”。

图4是图2的单位输入输出电路IO_BLK的第2动作逻辑图。表示输入控制端子IE为“L”的情况下，其他的端子PLND、PAD、NOE、IN分别设定成各种逻辑时，输出端子OUT和输入输出端子PAD的逻辑是怎样的。输入控制端子IE为“L”时，OUT端子总是为“L”。PAD端子的输出逻辑与图3相同。

图5～图8表示图1中的接口电路200和逻辑电路300的具体结构例。外部输入输出信号端子组100包含10个端子1～10。接口电路200具有在各外部输入输出信号端子1～10分别附带的单位输入输出电路(IO_BLK)21～30。单位输入输出电路(IO_BLK)21～30具有如上所述的多个输入端子IE、IN、NOE、PLDN，一个输出端子OUT，以及一个输入输出端子PAD，分别以最佳的信号单独地控制。“H-FIX”是始终固定为“H”逻辑的信号，“L-FIX”是始终固定为“L”逻辑的信号。例如，PAD端子与AD0_NW_PAD连接的单位输入输出电路25的IE端子和NOE端子，与H-FIX信号相连接，单位输入输出电路25的IN端子与L-FIX信号相连接，单位输入输出电路25的OUT端子与AD0_NW信号相连接，单位输入输出电路25的PLDN端子与BISTMODE信号相连接。

在备用设定时，仅特定的输入输出信号端子(STB1P_PAD)1是外部连接控制端子，其他多个输入输出信号端子2～10是外部非连接控制端子。在进行WLBI动作时，BISTMODE_PAD、NOE1_PAD、NOE2_PAD、DIO0_GO_PAD、CLK_PAD、RESET_PAD是外部连接控制端子，其他多个输入输出信号端子是外部非连接端子。当进行WLBI以外的动作时，STB1P_PAD是外部非连接端子，NOE2_PAD是无关(don’t care)端子，其他多个输入输出信号端子是外部连接控制端子。

逻辑电路300包括：生成主动作模式设定信号BISTMODE的第1电路块(BISTMODE_BLK)31；生成副动作模式设定信号WLBIS的第2电路块(WLBIS_BLK)32；生成预定的单位输入输出电路21的输入使能信号IEA的第3电路块(IEA_BLK)33；生成反复动作控制信号BIST_LOOP等的第4电路块(NOEAB_BLK)34；生成输入到BIST电路500的自测试起动信号MBIST_EN的第5电路块(BIST_LOOP_BLK)35；以及生成输入到存储器宏400的SRAM_CLK信号的第6电路块(SRAM_CLK_BLK)36。图1的半导体集成电路器件除上述之外还安装有未图示的多个输入输出信号端子和多个电路块。

第1电路块31接收STB1P信号和BISTMODE_S信号，并生成STB1P信号与BISTMODE_S信号的OR(“或”)逻辑信号BISTMODE，其中，STB1P信号是来自外部输入端子STB1P_PAD与PAD端子连接的单位输入输出电路21的OUT端子的输出信号，BISTMODE_S信号是来自外部输入端子BISTMODE_PAD与PAD端子连接的单位输入输出电路22的OUT端子的输出信号。

第2电路块32接收AD0_NW信号和BISTMODE信号，并生成WLBIS信号、和WLBIS信号的反逻辑信号NWLBIS，其中，AD0_NW信号是来自外部输入端子AD0_NW_PAD与PAD端子连接的单位输入输出电路25的OUT端子的输出信号。

第3电路块33接收BISTMODE信号、NWLBIS信号、以及来自第4电路块34的一个输出信号NOEA，并生成IEA信号，该IEA信号对外部输入端子DIO0_GO_PAD与PAD端子连接的单位输入输出电路27的IE端子进行控制。

第4电路块34接收BISTMODE信号、NWLBIS信号、NOE1信号、以及NOE2信号，并输出NOEA信号、NOEB信号、以及输入到第5电路块35中的BIST_LOOP信号，其中，NOE1信号是来自外部输入端子NOE1_PAD与PAD端子连接的单位输入输出电路23的OUT端子的输出信号；NOE2信号是来自外部输入端子NOE2_PAD与PAD端子连接的单位输入输出电路24的OUT端子的输出信号；NOEA信号对外部输入端子DIO0_GO_PAD与PAD端子连接的单位输入输出电路27的NOE端子进行控制，并输入到第3电路块33；NOEB信号对外部输入端子DIO15_PAD与PAD端子连接的单位输入输出电路28的NOE端子进行控制，BIST_LOOP信号输入到第5电路块35。

第5电路块35接收BIST_LOOP信号、BISTMODE信号、MBIST_DONE信号、BIST_CLK信号、RESET信号、以及RESET信号，并输出MBIST_EN信号，其中，BIST_LOOP信号是来自第4电路块34的一个输出信号，MBIST_DONE信号是从BIST电路500输出的自测试结束信号，BIST_CLK信号是来自外部输入端子CLK_PAD与PAD端子连接的单位输入输出电路29的OUT端子的输出信号，RESET信号是来自外部输入端子SET_PAD与PAD端子连接的单位输入输出电路30的OUT端子的输出信号，MBIST_EN信号是输入到BIST电路500的自测试起动信号。

第6电路块36接收BIST_CLK信号和BISTMODE信号，输出输入到存储器宏400的SRAM_CLK信号。

图9是第2电路块32的电路结构图。具有输入端子BISTMODE、NWLBI，输出端子WLBIS、NWLBIS。BISTMODE连接在NAND元件42的一个输入门上，NWLBI经由反相元件41连接在NAND元件42的另一输入门上，NAND元件42的输出连接在NWLBIS上，并且经由另一反相元件43连接在WLBIS上。当BISTMODE为“L”时，与NWLBI的逻辑无关，WLBIS为“L”，NWLBIS为“H”。当BISTMODE为“H”时，若NWLBI为“L”，则WLBIS为“H”，NWLBIS为“L”；若NWLBI为“H”，则WLBIS为“L”，NWLBIS为“H”。

图10是第3电路块33的电路结构图。包括输入端子BISTMODE、NOEA、NWLBIS，输出端子IEA。BISTMODE连接在第1NAND元件52的一个输入门上，并且经由反相元件51连接在第2NAND元件53的一个输入门上，NOEA连接在第2NAND元件53的另一输入门上，NWLBIS连接在第1NAND元件52的另一输入门上，第1NAND元件52的输出连接在第3NAND元件54的一个输入门上，第2NAND元件53的输出连接在第3NAND元件54的另一输入门上，第3NAND元件54的输出连接在IEA上。当BISTMODE为“L”时，与NWLBIS的逻辑无关，NOEA为“L”时IEA为“L”，NOEA为“H”时IEA为“H”。当BISTMODE为“H”时，与NOEA的逻辑无关，NWLBIS为“L”时IEA为“L”，NWLBIS为“H”时IEA为“H”。

图11是第4电路块34的电路结构图。包括输入端子BISTMODE、NWLBIS、NOE1、NOE2，输出端子BIST_LOOP、NOEA、NOEB，采用多个逻辑元件构成组合电路。在图11中，61是OR元件，62、63是反相元件，64、65、66、67、68是NAND元件。当BISTMODE为“L”时，与NWLBIS的逻辑无关，NOE1和NOE2均为“L”时BIST_LOOP、NOEA、NOEB均为“L”；当NOE1与NOE2中的任一个为“H”时BIST_LOOP、NOEA、NOEB均为“H”。当BISTMODE为“H”且NWLBIS为“L”时，BIST_LOOP和NOEA在NOE1与NOE2均为“L”时为“L”，在NOE1与NOE2中的任一个为“H”时为“H”。NOEB始终为“H”。当BISTMODE为“H”且NWLBIS为“H”时，BIST_LOOP在NOE1与NOE2均为“L”时为“L”，在NOE1与NOE2中的任一个为“H”时为“H”。NOEA和NOEB始终为“L”。

图12是第5电路块35的电路结构图。包括输入端子BIST_CLK、BISTMODE、BIST_LOOP、RESET、MBIST_DONE，输出端子MBIST_EN，采用多个逻辑元件构成组合电路。在图12中，71、74、75、86是AND元件，72、84是反相元件，73是NOR(“或非”)元件，76、77、78、79、80、81、82、83是带有复位的D触发器，85是NAND元件。在BIST_CLK端子上被输入特定频率的时钟信号，在RESET端子和MBIST_DONE端子上被输入维持如下那样的预定关系的信号。当MBIST_DONE端子为“L”时，将具有特定宽度的“H”脉冲信号输入到RESET端子，在MBIST_DONE端子上，当RESET端子为“L”时，被输入具有特定宽度的“H”脉冲信号。当BISTMODE为“L”时，与BIST_LOOP、RESET、MBIST_DONE的逻辑无关，MBIST_EN始终为“L”。当BISTMODE为“H”且BIST_LOOP为“L”时，与MBIST_DONE的逻辑无关，MBIST_EN输出RESET的反逻辑信号。当BISTMODE为“H”且BIST_LOOP为“H”时、MBIST_EN输出由RESET、MBIST_DONE、以及时钟端子BIST_CLK所确定的特定逻辑的信号。从MBIST_DONE信号的上升沿开始，经过特定时钟周期后，MBIST_EN信号从“H”转变为“L”。另外，从MBIST_EN信号的下降沿开始，经过特定时钟周期后，MBIST_DONE信号从“H”转变为“L”。后者的时序关系由BIST电路500所决定。

图13是第6电路块36的电路结构图。包括输入端子BISTMODE、BIST_CLK，输出端子SRAM_CLK，采用多个逻辑元件构成组合电路。在图13中，91、92是反相元件，93、94是NOR元件，95是OR元件。当BISTMODE为“L”时，SRAM_CLK输出与BIST_CLK逻辑相同的信号；当BISTMODE为“H”时，SRAM_CLK输出BIST_CLK的反相逻辑信号。

图14是图5～图8电路结构中外部输入输出信号端子的逻辑图。记载在逻辑图上部的序号(1)～(4)表示用于说明的模式划分。另外，记载在该图14中的输入栏的端子名和记载在输出栏的端子名相同，其含义是，在输入栏中表示以来自外部的何种逻辑控制各端子，在输出栏中表示此时各端子处于何种逻辑状态。

模式划分(1)表示使半导体集成电路器件处于备用状态的情况，这种情况下，优选的是可用尽量少的数量的控制端子进行控制。这是因为：在使用例如采用液晶的故障分析装置来分析维持电流异常部分的情况下，将多个控制端子固定为预定的逻辑的操作是非常困难的。

因此，在模式划分(1)中，STB1P_PAD端子从外部固定为“H”，其他的端子为“Z”即开路状态。此时的各端子的逻辑状态如输出栏所示，仅STB1P_PAD端子为“H”，其他的端子为“L”。即，表示这样的情况：即使仅STB1P_PAD端子的状态被固定，而其他的端子为开路状态，利用半导体集成电路器件内部的电路结构，其他的端子的逻辑也是固定的。根据该结构，仅采用对STB1P_PAD端子进行外部固定，就能够将芯片(半导体集成电路器件)设定为备用状态。

模式划分(2)表示半导体集成电路器件处于动作状态，其动作是BIST动作且为WLBI状态的情况，这种情况下，优选的也是可用尽量少的数量的控制端子进行控制。这是因为：WLBI测试是使形成在相同晶片(wafer)上的多个半导体集成电路器件(芯片)同时且以预定的时间进行连续动作，从而清除半导体集成电路器件的初期故障的工序，但通过WLBI装置的制约，每个晶片所能使用的检测(probe)端子的数量是有限的，因此，能够进行以下动作：每个芯片所需要的检测端子数量越少，则可同时进行WLBI测试的芯片数量越多。

若更具体地说明，则模式(2)意味着使用BIST循环(loop)功能的WLBI动作状态。在此，BIST循环功能是指，当一系列的BIST动作结束后，通过在芯片内部检测其结束信号(MBIST_DONE)，在芯片内自动产生自测试起动信号(MBIST_EN)，从而BIST动作重复进行预定次数。

因此，模式划分(2)表示BISTMODE_PAD端子固定为“H”，NOE1_PAD端子和NOE2_PAD端子分别为“L”、“Z”、“H”的组合，其他的端子为“Z”状态的情况。此时各端子的逻辑状态如输出栏所示，STB1P_PAD端子为“L”，BISTMODE_PAD端子为“H”，NOE1_PAD端子和NOE2_PAD端子与各自的端子的输入逻辑相同，AD0_NW_PAD端子为“L”，AD17_PAD端子为“L”，DIO0_GO_PAD端子的逻辑由NOE1_PAD端子与NOE2_PAD端子的逻辑组合、和未记载在图14中的内部信号的逻辑巧妙地确定，能得到“L”、“H”、“Z”、“X”所有的状态。NOE1_PAD端子和NOE2_PAD端子均为“L”时，在该图14中DIO0_GO_PAD端子的输出逻辑为“L”，但也可能存在根据内部信号的逻辑而为“H”的情况。DIO15_PAD端子为“L”，CLK_PAD端子为“Z”，RESET_PAD端子为“Z”。

在该图14中，意味着作为输出逻辑为“Z”的输入输出端子需要通过外部连接输入信号。根据该结构，仅从外部控制尽量少的数量的外部端子，就能够将芯片(半导体集成电路器件)设定成WLBI动作状态。

模式划分(3)表示半导体集成电路器件为动作状态，其动作为BIST动作且处于检查、分析的状态的情况，在这种情况下，需要较多数量的控制端子。这是因为：例如对采用BIST动作的WLBI测试是否正常发挥作用进行确认检查、以使用BIST动作的WLBI测试以外的各种分析模式进行检查时，需要使用可控制多个控制端子的LSI测试器(tester)，进行以芯片为单位的高等级控制。该模式划分(3)处于检查、分析状态，包含对BIST检查功能和BIST循环功能是否正常工作的检查。

因此，在模式划分(3)中，示出“BIST&WLBI动作的检查、分析”状态。通过将BISTMODE_PAD端子设定为“H”等的预定的端子设定，在模式划分(2)的情况下，AD0_NW_PAD端子和AD17_PAD端子通过内部控制均被固定为“L”。这种情况对于要求用尽量少的数量的外部端子进行控制的模式划分(2)来说是合适的。当在该状态下从外部强制地使AD0_NW_PAD端子为“H”时，AD17_PAD端子为“Z”(开路)，可从外部进行最佳的逻辑控制。这种情况对于要求用较多数量的外部端子进行控制的模式划分(3)来说是合适的。实际上，存在与AD17_PAD同样地被控制的多个地址输入端子AD1PAD～AD16_PAD。

模式划分(4)表示半导体集成电路器件为动作状态，其动作是DMA动作且处于检查、分析的状态的情况，这种情况下也需较多数量的控制端子。这是因为：例如当对使用BIST动作的检查结果与使用DMA动作的检查结果是否一致进行确认检查、使用DMA动作进行详细的检查时，需要使用可控制多个控制端子的LSI测试器，进行以芯片为单位的高等级控制。

因此，在模式划分(4)中，表示BISTMODE_PAD端子固定为“L”，NOE1_PAD端子和NOE2_PAD端子分别为“L”、“Z”、“H”的组合，其他的端子为“Z”状态的情况。这种情况下的各端子的逻辑状态如输出栏所示，STB1P_PAD端子为“L”，BISTMODE_PAD端子为“L”，NOE1_PAD端子和NOE2_PAD端子分别与各自的端子的输入逻辑相同，AD0_NW_PAD端子为“Z”，AD17_PAD端子为“Z”，DIO0_GO_PAD端子与DIO15_PAD端子的逻辑，由NOE1_PAD端子的逻辑和未记载在图14中的内部信号的逻辑巧妙地确定，能得到“L”、“H”、“Z”、“X”所有的状态。NOE1_PAD端子为“L”时，该图14中DIO0_GO_PAD端子与DIO15_PAD端子的输出逻辑为“L”，但也可能存在由内部信号逻辑而为“H”的情况。CLK_PAD端子为“Z”，RESET_PAD端子为“Z”。还示出NOE2_PAD端子的逻辑不会影响其他任何外部端子的逻辑这一情况。

在该图14中，意味着输出逻辑为“Z”的输入输出端子需要通过外部连接来输入信号。根据该结构，通过使多个外部端子开路而使得能够进行外部控制，能够使芯片(半导体集成电路器件)设定为WLBI测试以外的动作状态，进行各种动作验证。

如上所述，根据本实施方式，能够根据多个动作模式或备用模式，巧妙地设定进行外部控制的外部输入输出信号5的逻辑和不进行外部控制的外部输入输出信号端子6的逻辑。另外，在使用自测试功能动作模式中，能够将通常不需要的地址信号输入端子5作为使用自测试功能的动作模式的副动作模式设定端子来进行使用。由此，能够将该外部输入输出信号端子5作为多个功能端子进行使用，因此，能够减少功能设定所需要的外部输入输出信号端子数量。

图15是图1的电路结构图中的时序图，表示BIST电路500、存储器宏400、以及DFF电路420所输入输出的各信号的时序。在BIST_CLK信号和SRAM_CLK信号的上部用一组向下的箭头标记的标号，表示各自的时钟信号的上升沿的定时。标号末尾的“w”表示写入指令发出定时，标号末尾的“r”表示读出指令发出定时。记载在DO_IN[15:0]信号波形下的标号tDOS表示输入到BIST电路500的DO_IN[15:0]信号的建立时间余量，tDOH表示输入到BIST电路500的DO_IN[15:0]信号的保持时间余量。记载在SNWE信号波形下的标号tWES表示输入到存储器宏400的SNWE信号的建立时间余量，tWEH表示输入到存储器宏400的SNWE信号的保持时间余量。记载在SDI[15:0]信号波形下的标号tDIS表示输入到存储器宏400的SDI[15:0]信号的建立时间余量，tDIH表示输入到存储器宏400的SDI[15:0]信号的保持时间余量。

以下，对各信号间的转移定时进行说明。BIST_CLK信号和SRAM_CLK信号存在反逻辑的关系，在时刻t3w，从BIST电路500发出的写入指令，在早于时刻t3w半个时钟周期时间的定时st3w接收存储器宏400。NWE_OUT信号、DI_OUT[15:0]信号利用BIST_CLK信号的上升沿从BIST电路500中产生，分别作为SNWE信号、SDI[15:0]信号输入到存储器宏400。输入到存储器宏400的各信号的时间余量tWES、tWEH、tDIS、tDIH是确保(allocated)约半个时钟周期时间或其以上的足够的余量。

接着，在时刻t3W，通过从BIST电路500发出的写入指令写入到存储器宏400中的数据，通过在BIST_CLK的下个周期的上升沿时刻t4r所发出的读出指令开始读取。在时刻t4r，从BIST电路500发出的读出指令，在早于时刻t4r半个时钟周期时间的时刻st4r接收存储器宏400，从时刻st4r开始，延迟了SRAM的访问时间后，输出数据SDO[15:0]。数据SDO[15:0]在FF_CLK信号的上升沿被DFF_Q[15:0]锁存输出，该信号输入到BIST电路500的DO_IN[15:0]。输入到BIST电路500的DO_IN[15:0]在时刻t5w执行PASS/FAIL判断，时间余量tDOS、tDOH均是确保约1个时钟周期时间的足够的余量。

如上所述，使用自测试功能的动作模式时，能够确保可靠地进行存储器宏400与BIST电路500之间的信号转移的时间余量以进行动作。

图16是本发明的实施方式的半导体集成电路器件的电路结构图，包括外部输入输出信号端子(STB1P_PAD：单管脚备用设定端子)1、第1电源端子11、第2电源端子12、第1nMOS晶体管元件13、以及第2nMOS晶体管元件14。外部输入输出信号端子1是与第1nMOS晶体管元件13的漏极和栅极、以及第2nMOS晶体管元件14的栅极公共连接的，第1nMOS晶体管元件13的源极是与第2nMOS晶体管元件14的源极和第1电源端子11公共连接的，衬底固定在接地电位。第2nMOS晶体管元件14的漏极与第2电源端子12相连接，衬底固定在接地电位。

当将半导体集成电路器件设为备用设定时，将外部输入输出端子1设定为“H”，将第1电源端子11和第2电源端子12设定为“开路”。半导体集成电路器件具有在图16中未示出的接地端子，接地端子通过外部连接而设定为接地电位。当外部输入输出端子1设定为“H”时，第1nMOS晶体管元件13和第2nMOS晶体管元件14均为导通状态，由外部输入输出端子1所供给的“H”电位一并传送到连接在第1电源端子11上的电源布线和连接在第2电源端子12上的电源布线。即，外部输入输出信号端子1兼有电源供给端子的作用。

在半导体集成电路器件动作时，外部输入输出信号端子1通过半导体集成电路器件的内部电路设定为“L”，由第1电源端子11和第2电源端子12供给各自的电源。半导体集成电路器件的接地端子通过外部连接设定为接地电位。当外部输入输出信号端子1设定为“L”时，第1nMOS晶体管元件13和第2nMOS晶体管元件14均为截止状态，外部输入输出信号端子1、第1电源端子11、以及第2电源端子12成为分别电分离的独立端子。

如上所述，根据图16的结构，仅对备用设定端子1施加特定电位，就能够使半导体集成电路器件处于备用设定状态。

按照以上说明，本发明能得到这样的效果：能够按照多个动作模式或备用模式最佳地控制从外部进行控制的输入输出端子数量，在着重于存储器宏内部的动作的检查中，能够用使存储器宏外部产生动作故障的因素减少的动作进行检查，能够简单且有效地以各自的检查模式实施检查、分析等，作为半导体集成电路器件的检查、分析的简易化方法是有用的。

Claims (13)

1.一种半导体集成电路器件，其特征在于，包括：

多个外部输入输出信号端子；

多个单位输入输出电路，分别附带在上述多个外部输入输出信号端子上；

一个或多个存储器宏；

自测试功能块，用于在芯片内部对上述一个或多个存储器宏进行自测试；以及

多个电路块，生成各种控制信号，

上述多个单位输入输出电路，由上述各种控制信号分别单独地控制，并且，具有这样的装置，通过从外部对上述多个外部输入输出信号端子中预定的外部输入输出信号端子进行控制，来由各种内部信号单独地控制其他多个外部输入输出信号端子的逻辑。

2.根据权利要求1所述的半导体集成电路器件，其特征在于：

还包括这样的装置，从上述多个单位输入输出电路中的预定的单位输入输出电路输出的第一模式设定控制信号，作为其他多个单位输入输出电路的控制信号被输入，并且，依照上述第一模式设定控制信号与第二模式设定控制信号的或逻辑来生成主动作模式设定信号，其中，该第二模式设定控制信号从输入了上述第一模式设定控制信号的其他预定的单位输入输出电路输出；

上述第一模式设定控制信号是设定该半导体集成电路器件为备用状态还是动作状态的信号；

上述第二模式设定控制信号是设定该半导体集成电路器件是否为使用了自测试功能的动作模式的预置信号；

上述主动作模式设定信号是设定该半导体集成电路器件是否为使用了自测试功能的动作模式的内部设定信号。

3.根据权利要求2所述的半导体集成电路器件，其特征在于：

还包括这样的装置，上述主动作模式设定信号作为预定的单位输入输出电路的控制信号被输入，并依照上述主动作模式设定信号与从该预定的单位输入输出电路输出的第三模式设定控制信号的组合逻辑，生成副动作模式设定信号；

上述第三模式设定控制信号是设定该半导体集成电路器件是否为晶片级老化(WLBI)模式的预置信号；

上述副动作模式设定信号是设定该半导体集成电路器件是否为WLBI模式的内部设定信号。

4.根据权利要求3所述的半导体集成电路器件，其特征在于：

还包括这样的装置，上述副动作模式设定信号作为预定的单位输入输出电路的控制信号被输入，并依照上述副动作模式设定信号、上述主动作模式设定信号及一个内部逻辑信号的组合逻辑，生成输入到其他预定的单位输入输出电路的输入使能信号。

5.根据权利要求3所述的半导体集成电路器件，其特征在于：

还包括这样的装置，依照从上述多个单位输入输出电路中的预定的单位输入输出电路输出的第一数据输入输出控制信号、从其他预定的单位输入输出电路输出的第二数据输入输出控制信号、上述主动作模式设定信号、以及上述副动作模式设定信号的组合逻辑，生成输入到多个单位输入输出电路的多个内部逻辑信号和上述自测试功能块的反复动作控制信号。

6.根据权利要求5所述的半导体集成电路器件，其特征在于：

还包括这样的装置，依照上述自测试功能块的反复动作控制信号、上述主动作模式设定信号、从预定的单位输入输出电路输出的复位信号、从上述自测试功能块所产生的自测试结束信号、以及从其他预定的单位输入输出电路输出的第一时钟信号的组合逻辑，生成输入到上述自测试功能块的自测试起动信号。

7.根据权利要求6所述的半导体集成电路器件，其特征在于：

还包括这样的装置，依照上述第一时钟信号与上述主动作模式设定信号的组合逻辑，生成输入到上述存储器宏的第二时钟信号。

8.根据权利要求7所述的半导体集成电路器件，其特征在于：

当上述半导体集成电路器件是使用了自测试功能的动作模式时，上述第一时钟信号和上述第二时钟信号处于相互为反逻辑的关系；

当上述半导体集成电路器件是不使用自测试功能的动作模式时，上述第一时钟信号和上述第二时钟信号处于相同逻辑的关系。

9.根据权利要求8所述的半导体集成电路器件，其特征在于：

上述存储器宏的多个数据输出信号，分别经由数据锁存电路输入到上述自测试功能块中；

上述第一时钟信号与上述自测试功能块的时钟输入端子连接；

上述第二时钟信号与上述存储器宏的时钟输入端子连接；

上述第二时钟信号和连接在上述存储器宏的写入控制端子上的写入控制信号的与非逻辑信号，与上述数据锁存电路的时钟输入端子连接。

10.根据权利要求3所述的半导体集成电路器件，其特征在于：

通过第一外部控制将预定的外部输入输出信号端子设定为“H”或“L”逻辑，从而通过内部控制将其他多个外部输入输出信号端子设定为“H”或“L”逻辑；

在该状态下，通过第二外部控制将由上述内部控制设定为“H”或“L”逻辑的外部输入输出信号端子强制地设定成反逻辑，从而将通过内部控制设定为“H”或“L”逻辑的其他多个外部输入输出信号端子设定为“Z”(开路)状态。

11.根据权利要求10所述的半导体集成电路器件，其特征在于：

通过上述外部控制强制地设定为反逻辑的外部输入输出信号端子，是连接在输出上述第三模式设定控制信号的单位输入输出电路上的外部输入输出信号端子，在第一主动作模式时具有设定预定的副动作模式的功能，在第二主动作模式时具有预定的地址信号的输入端子的功能。

12.根据权利要求1所述的半导体集成电路器件，其特征在于：

上述多个外部输入输出信号端子中预定的外部输入输出信号端子是备用设定端子，与第1nMOS晶体管元件的漏极和栅极、第2nMOS晶体管元件的栅极公共连接，上述第1nMOS晶体管元件的源极与上述第2nMOS晶体管元件的源极、第一电源端子公共连接，衬底固定在接地电位，上述第2nMOS晶体管元件的漏极连接在第二电源端子上，衬底固定在接地电位。

13.根据权利要求12所述的半导体集成电路器件，其特征在于：

当将上述半导体集成电路器件取为备用设定时，上述备用设定端子通过外部控制设定为“H”，上述第一电源端子和上述第二电源端子设定为“开路”，

当上述半导体集成电路器件进行动作时，上述备用设定端子通过半导体集成电路器件的内部电路设定为“L”，从上述第一和第二电源端子供给各自的电源。

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