CN108511026A - 检查电路、半导体存储元件、半导体装置以及连接检查方法 - Google Patents

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Abstract

本发明提供一种即使在产生了将规定的功能设为有效的逻辑值侧的短路的情况下，也能够容易地检测该短路的检查电路、半导体存储装置、半导体装置以及连接检查方法。检查电路包含：输入向第一控制部(26)发送的试验信号的输入端子(CS)；输入向存储部写入的数据并且输出从存储部读出的数据的输入输出端子(DQ)；输入检查信号的第一检查部(24‑1)；被配置于输入端子(CS)与第一控制部(26)之间并且基于第一检查部(24‑1)的控制将试验信号转换为预先决定的逻辑的控制信号的第二检查部(24‑2)；以及被配置于输入输出端子(DQ)与第二控制部(28)之间并且基于第一检查部(24‑1)的控制将试验信号向第二控制部(28)发送的第三检查部(24‑3)。

Description

检查电路、半导体存储元件、半导体装置以及连接检查方法
技术领域
本发明涉及检查电路、半导体存储元件、半导体装置以及连接检查方法，特别是涉及与在一个封装内包含多个半导体元件的半导体装置相关的检查电路、半导体存储元件、半导体装置以及连接检查方法。
背景技术
以往，作为在一个封装内包含多个半导体元件的半导体装置中的检查技术公知有在专利文献1中已公开的半导体模块。在专利文献1中已公开的半导体模块具备在成为试验对象的布线的一端侧与测试端子连接的开关、及向成为试验对象的布线的另一端侧施加接地电位的晶体管。而且，对试验对象的布线施加电源电位，对试验对象外的布线施加接地电位而产生试验对象的布线与其以外的布线之间的电位差，检测短路故障。
另外，还公知有专利文献2所公开的半导体装置。专利文献2所公开是半导体装置在内部具备具有输出缓冲电路的第一设备、和在内部具有输入缓冲电路的第二设备，第一设备的内部输出端子与第二设备的内部输入端子通过导线而连接。第二设备具有分别与内部输入端子连接的电阻、及分别与上述电阻连接的开关。控制上述开关，并且控制第一设备的内部输出端子的电压，由此能够检测输出缓冲电路的输出电流或者输入缓冲电路的输入漏电电流。
专利文献1：日本特开2008-249388号公报
专利文献2：日本特开2010-190839号公报
然而，作为在一个封装内包含多个半导体元件的半导体装置的一个形态公知有使用了MCP(Multi-Chip Package：多芯片封装)的半导体装置。MCP是内置多个半导体元件的封装的总称，存在以纵向层叠多个半导体元件的形态、以横向排列的形态等种类。在使用了MCP的半导体装置那样的、内部安装了多个半导体元件的半导体装置中，确认多个半导体元件间的连接的方法成为一个技术课题。
作为通过MCP安装的半导体装置的一个例子，试着考虑安装了包含SDR(SingleData Rate：单数据速率)/DDR(Double Data Rate：双倍数据速率)synchronous DRAM(Dynamic Random Access Memory：动态随机存取存储器。以下称为“DRAM”)和控制器IC的半导体元件的半导体装置(以下称为“MCP存储器”)。以往，DRAM与控制器IC之间的连接的确认通常使用在DRAM与控制器IC间进行写入/读出之类的方法，或者测定DRAM的电流值之类的方法来进行。
另一方面，在MCP存储器内的多个半导体元件间，进行用于一方控制另一方的控制信号的交换的情况较多。在半导体装置内的电路的控制中，使用由预先决定的逻辑(“高”或者“低”)的信号将规定的功能设为有效的控制信号的情况较多。此时，将由“高电平”将规定的功能设为有效的情况称为“高电平有效”，将由“低电平”将规定的功能设为有效的情况称为“低电平有效”。
在MCP存储器中，考虑在连接DRAM芯片的端子与控制器IC的端子时在MCP内部产生短路(short)异常的情况。在该情况下，地址端子(A0等)、指令端子(CLK、CK、RAS等)、DQ端子(DQ0等)等从控制器IC针对DRAM进行写入/读出，由此能够容易地检测短路异常。上述端子的电平未被固定，实际上是因为进行随时期待值与实际的值的比较。
然而，关于DRAM的芯片选择(以下称为“CS”)端子、时钟启用(以下，称为CKE)端子，在CS端子被固定于低电平(以下称为“L电平”)的短路异常、CKE端子被固定于高电平(以下称为“H电平”)的短路异常的情况下，由于任一个情况下DRAM都正常动作，所以检测CS端子、或者CKE端子短路是困难的。这是因为CS端子是低电平有效，CKE端子是高电平有效，即CS端子、CKE端子均是由H电平以及L电平的任一个电平而成为有效的控制信号。此外，CS端子和CKE端子的控制逻辑是一个例子，当然也可以是反向逻辑。
这一点，专利文献1的半导体模块、或者专利文献2的半导体装置虽将被安装于一个封装内的半导体元件的端子间的连接异常的检测作为问题，但关于基于各个端子间的电平的动作的不同并没有研究。
发明内容
本发明正是为了解决上述课题而完成的，其目的在于提供一种即使在发生了将规定的功能设为有效的逻辑值侧的短路的情况下，也能够容易地检测该短路的检查电路、半导体存储装置、半导体装置以及连接检查方法。
本发明的检查电路是执行包含存储数据的存储部的半导体存储元件与连接于上述半导体存储元件的半导体元件之间的连接状态的检查的检查电路，其是包括：输入端子，其被输入向第一控制部发送的试验信号；输入输出端子，其输入向上述存储部写入的数据并且输出从上述存储部读出的数据；第一检查部，其被输入检查信号；第二检查部，其被配置于上述输入端子与上述第一控制部之间并且基于上述第一检查部的控制将上述试验信号转换为预先决定的逻辑的控制信号；以及第三检查部，其被配置于上述输入输出端子与第二控制部之间并且基于上述第一检查部的控制将上述试验信号向该第二控制部发送的检查电路。
本发明的半导体存储元件是包含：上述检查电路；存储部；以预先决定的逻辑的控制信号执行向存储部的存储所附带的特定功能的第一控制部；以及控制向存储部的数据写入以及从上述存储部的数据读出的上述第二控制部的半导体存储元件。
本发明的半导体装置是包含上述半导体存储元件和半导体元件的装置。
另一方面，本发明的连接检查方法是具备存储数据的存储部以及以预先决定的逻辑的控制信号执行向上述存储部的存储所附带的特定功能的控制部的半导体存储元件所包含的检查电路的连接检查方法，该连接检查方法是具备以下步骤：从输入端子输入试验信号，该输入端子输入向上述控制部发送的信号；在向上述存储部进行的写入的时刻，将上述试验信号转换为上述预先决定的逻辑的控制信号并输入至上述控制部；在向上述存储部进行写入的时刻，将上述试验信号向上述存储部写入；读出存储于上述存储部的上述试验信号；以及通过对写入到上述存储部的上述试验信号与从上述存储部读出的上述试验信号进行比较，检查上述半导体存储元件的输入端子与连接于上述半导体存储元件的半导体元件的同上述输入端子对应的端子之间的连接状态的检查方法。
根据本发明，能够提供一种即使在产生了使规定的功能有效的逻辑值侧的短路的情况下，也能够容易地检测该短路的检查电路、半导体存储装置、半导体装置以及连接检查方法。
附图说明
图1是表示实施方式的半导体装置的构成的一个例子的框图。
图2是表示第一实施方式的检查电路的构成的一个例子的框图。
图3是表示第一实施方式的检查电路的正常时的动作的时序图。
图4是表示第一实施方式的检查电路的异常时的动作的时序图。
图5是表示第二实施方式的检查电路的构成的一个例子的框图。
图6是表示第二实施方式的检查电路的正常时的动作的时序图。
图7是表示第二实施方式的检查电路的异常时的动作的时序图。
附图标记说明
10…半导体装置；12…DRAM；14…检查电路；16…端子；18…控制器IC；20…外部端子；22…端子；24、24-1～24-6…短路检测电路；26…CS控制电路；28…DQ控制电路；30…CKE控制电路。
具体实施方式
以下，参照附图详细地对用于实施本发明的方式进行说明。
第一实施方式
参照图1～图4对本实施方式的检查电路、半导体存储装置、半导体装置以及连接检查方法进行说明。本实施方式是检测与DRAM的CS端子相关的短路(short)异常的实施方式。
如图1所示，本实施方式的半导体装置10包含DRAM12、控制器IC18而构成，DRAM12、控制器IC18被安装于封装。封装的方式并没有特别的限制，在本实施方式的半导体装置10中，设为使用了MCP的方式。半导体装置10具备用于与外部的部件等连接的外部端子20。
DRAM12是本实施方式的半导体存储装置，包含本实施方式的检查电路亦即检查电路14而构成。如图1所示，检查电路14具备CS(芯片选择)端子、TEST端子、CKE(时钟启用)端子以及DQ端子，上述端子构成连接DRAM12和外部的端子16的一部分。这里，本实施方式例示了用于检测与DRAM12的CS端子相关的短路(short)异常的实施方式的、具备CS端子、TEST端子以及DQ端子的检查电路14来进行说明。
控制器IC18主要是控制DRAM12的半导体元件，具备端子22的一部分亦即C＿CS端子、C＿TEST端子、C＿CKE端子以及C＿DQ端子。C＿CS端子、C＿TEST端子、C＿CKE端子以及C＿DQ端子分别与DRAM12的CS端子、TEST端子、CKE端子以及DQ端子连接，成为控制DRAM12的上述端子的信号的输出端子，或者接收来自DRAM12的信号的输入端子。
接着参照图2更详细地说明本实施方式的检查电路14。如图2所示，检查电路14除了CS端子、TEST端子、DQ端子以外，还包含短路检测电路24-1、24-2、24-3(以下，总称的情况下称为“短路检测电路24”)而构成。此外，图2的CS控制电路26、DQ控制电路28构成DRAM12的一部分。
CS端子是设备的选择信号的输入端子，在本信号生效的期间其它信号线的输入成为有效。CS控制电路26是根据向CS端子的输入信号来执行本动作的电路。CS端子与控制器IC18的C＿CS端子连接，控制器IC18通过从C＿CS端子将CS信号向DRAM12的CS端子发送来控制芯片选择功能。这里，本实施方式的CS端子虽设为以L电平被激活(有效化，即低电平有效)，当然该逻辑也可以相反。
DQ端子是数据信号的输入输出端子，DQ控制电路28根据向DQ端子的输入信号而向DRAM12内的存储器(例如1位内存)写入数据，根据来自DQ端子的控制信号从DRAM12内的存储器读出从DQ端子写入的数据。DQ端子与控制器IC18的C＿DQ端子连接，控制器IC18从C＿DQ端子将数据信号向DQ端子发送，另一方面从C＿DQ端子获取从DQ端子输出的数据信号。
TEST端子是控制检查电路14的控制信号的输入端子，与短路检测电路24-1连接。另一方面短路检测电路24-2以及24-3的各个与短路检测电路24-1连接，经由短路检测电路24-1而被控制。TEST端子与控制器IC18的C＿TEST端子连接，控制器IC18通过将用于控制检查的控制信号(检查信号)从C＿TEST端子向检查电路14发送，来执行检查电路14的控制。
在图2中，在C＿CS端子与CS端子之间，C＿DQ端子与DQ端子之间以及TEST端子与C＿TEST端子之间虽通过焊线、印刷的图案、或者倒装安装的情况下的凸块等连接机构而连接，但在本实施方式中作为由焊线W连接的方式。短路检测电路24是检测该连接机构的短路(short)异常的电路。即，本实施方式的检查电路14成为对DRAM12与控制器IC18之间的连接的短路异常进行检测的电路。
如图2所示，短路检测电路24-2被配置于CS端子与CS控制电路26之间，控制针对CS控制电路26的输入。短路检测电路24-3被配置于DQ端子与DQ控制电路28之间，控制针对DQ控制电路28的输入输出。另一方面，短路检测电路24-1与TEST端子以及短路检测电路24-2、24-3连接，根据经由TEST端子输入的检查信号来控制短路检测电路24-2、24-3。
接下来，对检查电路14的动作进行说明。检查电路14具有通常状态的动作亦即通常模式和检查时的动作亦即检查模式。在通常模式中如带符号＜1＞的点线箭头所示，从C＿CS端子向CS端子发送的信号被输入到CS控制电路26，控制CS控制电路26。同样，如带符号＜1＞的点线箭头所示，从C＿DQ端子向DQ端子发送的数据信号被输入到DQ控制电路28。另外，如带符号＜4＞的点线箭头所示，来自DRAM12的读出的数据信号从DQ控制电路28经由DQ端子被向控制器IC18的C＿DQ端子发送。这里，在以下的说明中由图中的＜X＞表示的符号作为表示图中的该位置的符号。
另一方面，在检查模式时，控制器IC18通过从C＿TEST端子向DRAM12的TEST端子发送TEST信号来使短路检测电路24-1、24-2、24-3激活(动作)。于是，在短路检测电路24-2中CS端子与CS控制电路26之间被断开。即从短路检测电路24-2以图2的＜3＞的路径对CS控制电路26施加L电平的信号，DRAM12的内部成为WRT指令状态。这里，如上所述，本实施方式的CS端子是低电平有效。
同时，DQ端子与DQ控制电路28之间在短路检测电路24-3内被断开，以图2的＜2＞的路径从CS端子向DQ控制电路28输入的信号(试验信号)被写入DRAM12。被写入DRAM12的数据经由图2的＜4＞的路径从DQ端子被控制器IC18读出。通过以上的动作，能够检测在C＿CS端子与CS端子之间是否产生短路异常。即在检查模式中，由点线箭头＜3＞所示的路径的信号成为CS控制电路26的输入信号，由点线箭头＜2＞所示的信号成为向DQ控制电路28的输入(写入)数据信号。
参照图3以及图4更详细地对检查电路14的动作进行说明。图3是表示在C＿CS端子与CS端子之间没有产生短路异常的情况下的检查电路14的动作的时序图，示出了从控制器IC18向DRAM12发送的指令、各部波形。而且图4是表示在C＿CS端子与CS端子之间产生了短路异常的情况下的检查电路14的动作的时序图，示出了从控制器IC18向DRAM12发送的指令、各部波形。
如由图3的＜1＞所示，在本动作例中，按写入和读出的顺序来进行。在写入动作中，按ACT(激活)指令、WRT(写入)指令、PRE(预充电)指令这样的顺序从控制器IC18向DRAM12发送ACT(激活)指令、WRT(写入)指令、PRE(预充电)指令作为指令，在DRAM12的存储单元写入1位(bit)的数据。在本实施方式中，作为一个例子将该存储单元设为1位单元。ACT指令与WRT指令之间的TEST IN指令、及WRT指令与PRE指令之间的TEST OUT指令是本实施方式的检查动作时的指令。即通过TEST IN指令和TEST OUT指令来控制检查电路14，TEST IN指令是使检查电路14激活的(使动作开始的)指令，TEST OUT指令是使检查电路14非激活化的(使动作停止的)指令。另一方面，在读出动作中，按ACT(激活)指令、RED(读出)指令、PRE(预充电)指令这样的顺序从控制器IC18向DRAM12发送ACT(激活)指令、RED(读出)指令、PRE(预充电)指令，从DRAM12的1位单元读出1位数据。
另外，在图3的＜1＞中还示出了时钟信号CLK(CK)和测试信号TEST的波形。测试信号TEST是在检查动作时从控制器IC18的C＿TEST端子向DRAM12的TEST端子输入的信号，通过将该TEST信号设为H电平而检查电路14移至检查模式(检查电路14激活)，短路检测电路24进行动作。
参照图3的＜2＞对在C＿CS端子与CS端子之间没有产生短路异常的情况下，从控制器IC18的C＿CS端子向DRAM12的CS端子输入H电平的情况下的动作进行说明。在本动作中，从控制器IC18的C＿CS端子经由DRAM2的CS端子写入H电平，该H电平被从DRAM12读出。
首先，CS端子的输入信号成为如图3的＜3＞所示那样的波形。即CS端子的输入信号是低电平有效，所以在与各指令对应的时刻设为L电平，由此CS控制电路26动作。另一方面，为了向DRAM12写入H电平而在WRT指令的时刻向CS端子输入H电平，但CS控制电路26欲通常动作，因此如图3的＜4＞所示，在WRT指令的时刻通过短路检测电路24-2将CS控制电路26的输入转换为L电平。
如图3的＜5＞所示，WRT指令的时刻的DQ控制电路28的输入信号通过经由短路检测电路24-2、24-1、24-3输入H电平的CS信号，而成为H电平。即，向DRAM12写入H电平。因此，在读出动作中，如图3的＜6＞所示，经由DQ端子读出H电平，向DRAM12的写入数据的逻辑与读出数据的逻辑均是H电平而一致，所以控制器IC18判断为C＿CS端子与CS端子之间的连接正常。
接下来，参照图3的＜7＞对在C＿CS端子与CS端子之间未产生短路异常的情况下，从控制器IC18的C＿CS端子向DRAM12的CS端子输入L电平的情况下的动作进行说明。在本动作中，从控制器IC18的C＿CS端子经由DRAM12的CS端子写入L电平，该L电平被从DRAM12读出。
首先，CS端子的输入信号成为如图3的＜8＞所示那样的波形。即为了向DRAM12写入L电平，在WRT指令的时刻向CS端子输入L电平。CS控制电路26以L电平通常进行动作，因此如图3的＜9＞所示，在WRT指令的时刻，通过短路检测电路24-2L电平的信号被向CS控制电路28输入。
如图3的＜10＞所示，WRT指令的时刻的DQ控制电路28的输入信号通过经由短路检测电路24-2、24-1、24-3输入L电平的CS信号而成为L电平。即向DRAM12写入L电平。因此在读出动作中，如图3的＜11＞所示，经由DQ端子读出L电平，所以向DRAM12的写入数据的逻辑与读出数据的逻辑均是L电平而一致，控制器IC18判断为C＿CS端子与CS端子之间的连接正常。
接下来，参照图4对在C＿CS端子与CS端子之间产生了短路异常的情况下的检查电路14的动作进行说明。在本例中，设为在C＿CS端子与CS端子之间产生了L电平侧、例如电源VSS短路的短路异常。图4的＜1＞所示的指令、CLK(CK)信号、TEST信号与图3的＜1＞相同，所以省略详细的说明。
如图4的＜2＞所示，在本例中，控制器IC18在WRT指令的时刻，从C＿CS端子向DRAM12的CS端子发送用于检查的输入信号(试验信号)亦即H电平。然而，在C＿CS端子与CS端子之间产生L电平侧的短路，所以如图4的＜3＞所示，CS端子输入保持L电平。CS控制电路26欲正常动作，因此如图3的＜4＞所示，短路检测电路24-2向CS控制电路26发送L电平。
另一方面，在本例中在向DRAM12的1位内存写入H电平时，CS端子的输入信号保持L电平，所以如图4的＜5＞所示，短路检测电路24-3向DQ控制电路28发送L电平。因此，如图4的＜6＞所示，控制器IC18从DRAM12经由DQ端子读出L电平。即使写入H电平，从DRAM12读出的也一定是L电平，写入数据与读出数据不一致，因此控制器IC18判断为在C＿CS端子与CS端子之间的连接中，产生了L电平侧的短路异常。
如上所述，根据本实施方式的检查电路、半导体存储元件、半导体装置以及连接检查方法，在控制器IC18的C＿CS端子与DRAM12的CS端子之间的连接中产生了短路异常的情况下，能够容易地检测该短路异常。
第二实施方式
参照图5～图7对本实施方式的检查电路、半导体存储装置、半导体装置以及连接检查方法进行说明。本实施方式是对与DRAM的CKE端子相关的短路(短路)异常进行检测的实施方式。
如图5所示，本实施方式的检查电路14a包含CKE端子、TEST端子、DQ端子、短路检测电路24-4、24-5、24-6(以下，在总称的情况下称为“短路检测电路24”)而构成。在图5中，CKE控制电路30、DQ控制电路28构成DRAM12的一部分。这里，本实施方式是检测与DRAM12的CKE端子相关的短路(短路)异常的实施方式，因此检查电路14a作为端子具备CKE端子、TEST端子以及DQ端子。
CKE端子是时钟启用信号的输入端子，在本信号生效的期间，时钟的输入为有效。CKE控制电路30是根据针对CKE端子的输入信号来执行本动作的电路。CKE端子与控制器IC18的C＿CKE端子连接，控制器IC18通过从C＿CKE端子将CKE信号向DRAM12的CKE端子发送来控制时钟启用功能。这里，本实施方式的CKE端子被设为以H电平被激活(以H电平为有效，即高电平有效)，当然该逻辑也可以相反的。关于DQ端子、DQ控制电路28与图2相同，所以省略详细的说明。
TEST端子是控制检查电路14a的控制信号的输入端子，与短路检测电路24-4连接。TEST端子与控制器IC18的C＿TEST端子连接，控制器IC18通过将控制信号从C＿TEST端子向检查电路14a发送，来执行检查电路14a的控制。
在图5中，C＿CKE端子与CKE端子之间、C＿DQ端子与DQ端子之间以及TEST端子与C＿TEST端子之间利用焊线、印刷板的图案等连接机构而连接，但在本实施方式中作为以焊线W进行连接的方式。短路检测电路24是对该连接机构中的短路(短路)进行检测的电路。即本实施方式的检查电路14a是对DRAM12于控制器IC18之间的连接的短路异常进行检测的电路。
如图5所示，短路检测电路24-5被配置于CKE端子与CKE控制电路30之间，控制针对CKE控制电路30的输入。短路检测电路24-6被配置于DQ端子DQ控制电路28之间，控制针对DQ控制电路28的输入输出。另一方面，短路检测电路24-4与TEST端子以及短路检测电路24-5、24-6连接，根据来自TEST端子的输入信号(检查信号)来控制短路检测电路24-5、24-6。
接下来，对检查电路14a的动作进行说明。检查电路14a与检查电路14相同，具有通常模式与检查模式。在通常模式中如带符号＜5＞的点线箭头所示，从C＿CKE端子向CKE端子发送的信号被输入至CKE控制电路30，控制CKE控制电路30。同样，如带符号＜5＞的点线箭头所示，从C＿DQ端子向DQ端子发送的数据信号被输入至DQ控制电路28，并被写入DRAM12。另外，来自DRAM12的读出信号如带符号＜8＞的点线箭头所示，从DQ控制电路28经由DQ端子向控制器IC18的C＿DQ端子发送。
另一方面，在检查模式时，通过从控制器IC18的C＿TEST端子向DRAM12的TEST端子发送TEST信号来激活短路检测电路24-4、24-5、24-6。于是，在短路检测电路24-5中CKE端子与CKE控制电路30之间被断开。即从短路检测电路24-5通过图5的＜7＞的路径向CKE控制电路30施加H电平的信号，DRAM12的内部成为WRT指令状态。这里，如上所述，本实施方式的CKE端子是高电平有效，但当然该逻辑也可是相反的。
同时，DQ端子与DQ控制电路28之间在短路检测电路24-6内被断开，通过图5的＜6＞的路径向CKE端子输入的信号被向DQ控制电路28发送，被写入DRAM12。被写入DRAM12的数据经由图5的＜8＞的路径从DQ端子被控制器IC18读出。通过以上的动作，能够检查在C＿CKE端子与CKE端子之间是否产生短路异常。即在检查模式中，由点线箭头＜7＞所示的路径的信号成为CKE控制电路30的输入信号，由点线箭头＜6＞所示的信号成为向DQ控制电路28的输入(写入)数据信号。
参照图6以及图7更详细地说明检查电路14a的动作。图6是表示在C＿CKE端子与CKE端子之间未产生短路异常的情况下的检查电路14a的动作的时序图，示出了从控制器IC18向DRAM12发送的指令及各部波形。而且图7是表示在C＿CKE端子与CKE端子之间产生短路异常的情况下的检查电路14a的动作的时序图，示出了从控制器IC18向DRAM12发送的指令及各部波形。
由图6的＜1＞表示的、各指令、时钟信号CLK(CK)、TEST信号与图3的＜1＞相同，所以省略详细的说明。
参照图6的＜2＞对在C＿CKE端子与CKE端子之间未产生短路异常的情况下，从控制器IC18的C＿CKE端子向DRAM12的CKE端子输入H电平的情况下的动作进行说明。在本动作中，从控制器IC18的C＿CKE端子经由DRAM12的CKE端子写入H电平，该H电平被从DRAM12读出。
首先，CKE端子的输入信号成为图6的＜3＞所示那样的波形。即CKE端子的输入信号为了向DRAM12写入H电平，在WRT指令的时刻被设为H电平。此时，CKE端子的输入信号是高电平有效，所以CKE控制电路30的输入如图6＜4＞所示，利用短路检测电路24-5而被设为H电平。由此CKE控制电路30进行动作。另一方面，如图6＜5＞所示，在WRT指令的时刻，利用短路检测电路24-6向DQ控制电路28输入向CKE端子输入的H电平。即向DRAM12写入H电平。
因此在读出动作中，如图6的＜6＞所示，经由DQ端子读出H电平，向DRAM12的写入数据的逻辑与读出数据的逻辑均是H电平而一致，所以控制器IC18判断为C＿CKE端子与CKE端子之间的连接正常。
接下来，参照图6的＜7＞对C＿CKE端子与CKE端子之间未发生短路异常的情况下、从控制器IC18的C＿CKE端子向DRAM12的CKE端子输入L电平的情况下的动作进行说明。在本动作中，从控制器IC18的C＿CKE端子经由DRAM12的CKE端子而写入L电平，该L电平被从DRAM12读出。
首先，CKE端子的输入信号成为如图6的＜8＞所示那样的波形。即在WRT指令的时刻，控制器IC18向CKE端子输入L电平。CKE控制电路30以H电平通常进行动作，因此如图6的＜9＞所示，在WRT指令的时刻，短路检测电路24-5将向CKE端子输入的L电平的信号转换为H电平并向CKE控制电路30输入。
如图6的＜10＞所示，通过L电平的CKE信号经由短路检测电路24-5、24-4、24-6而被输入WRT指令的时刻的DQ控制电路28的输入信号，从而成为L电平。即，向DRAM12写入L电平。因此在读出动作中，如图6的＜11＞所示，经由DQ端子读出L电平，所以针对DRAM12的写入数据的逻辑与读出数据的逻辑均是L电平而一致，控制器IC18判断为C＿CKE端子与CKE端子之间的连接正常。
接下来，参照图7对在C＿CKE端子与CKE端子之间产生短路异常的情况下的检查电路14a的动作进行说明。在本例中，设为在C＿CKE端子与CKE端子之间产生了H电平侧、例如电源VDD短路了的短路异常。如图7的＜1＞所示的指令、CLK(CK)信号、TEST信号与图3的＜1＞相同，所以省略详细的说明。
如图7的＜2＞所示，在本例中，控制器IC18作为用于检查的输入信号(试验信号)，从C＿CKE端子向DRAM12的CKE端子发送L电平。然而，在C＿CKE端子与CKE端子之间产生了H电平侧的短路，所以如图7的＜3＞所示，CKE端子输入保持H电平。CKE控制电路30欲正常进行动作，所以如图7的＜4＞所示，短路检测电路24-5向CKE控制电路30发送H电平。
另一方面，在本例中在向DRAM12的1位内存写入L电平时，CKE端子的输入信号保持H电平，所以如图7的＜5＞所示，短路检测电路24-6向DQ控制电路28发送H电平。由此向DRAM12写入H电平。因此，如图7的＜6＞所示，控制器IC18从DRAM12经由DQ端子读出H电平。即使写入L电平，从DRAM12读出的也一定是H电平，由于写入数据与读出数据不一致，因此控制器IC18判断为在C＿CKE端子与CKE端子之间的连接中产生了针对H电平侧的短路异常。
如上所述，根据本实施方式的检查电路、半导体存储元件、半导体装置以及连接检查方法，在C＿CKE端子与CKE端子之间的连接中产生了短路异常的情况下，能够容易地检测该短路异常。
此外，在上述各实施方式中，虽作为分别进行控制器IC18的C＿CS端子与DRAM12的CS端子之间的连接检查、控制器IC18的C＿CKE端子与DRAM12的CKE端子之间的连接检查的半导体装置的方式进行了说明，但是并不局限于此，例如也可作为具有两方的连接检查的功能的半导体装置而构成。在该情况下，虽基本上具备图2所示的检查电路14与图5所示的检查电路14a双方的检查电路，但也可设为短路检测电路24-1和短路检测电路24-4被兼用，控制器IC18的C＿TEST端子、DRAM12的TEST端子被分别地一个一个地配置的方式。

Claims (11)

1.一种检查电路，是执行包含存储数据的存储部的半导体存储元件与连接于上述半导体存储元件的半导体元件之间的连接状态的检查的检查电路，其特征在于，包括：
输入端子，其被输入向第一控制部发送的试验信号；
输入输出端子，其被输入向上述存储部写入的数据并且输出从上述存储部读出的数据；
第一检查部，其被输入检查信号；
第二检查部，其被配置于上述输入端子与上述第一控制部之间并且基于上述第一检查部的控制将上述试验信号转换为预先决定的逻辑的控制信号；以及
第三检查部，其被配置于上述输入输出端子与第二控制部之间并且基于上述第一检查部的控制将上述试验信号向该第二控制部发送。
2.根据权利要求1所述的检查电路，其特征在于，
上述连接状态的检查通过将上述试验信号写入上述存储部后读出，对写入的数据与读出的数据进行比较来进行。
3.根据权利要求1或2所述的检查电路，其特征在于，
上述连接状态的检查是上述输入端子与连接于上述输入端子的上述半导体元件的端子之间的上述预先决定的逻辑侧的短路的检查。
4.根据权利要求1～权利要求3中任一项所述的检查电路，其特征在于，
在向上述存储部进行写入的时刻，上述试验信号被设为与上述预先决定的逻辑相反的逻辑，
在向上述存储部进行写入的时刻，上述第二检查部将上述试验信号转换为上述预先决定的逻辑的控制信号。
5.根据权利要求1～权利要求4中任一项所述的检查电路，其特征在于，
上述第三检查部从上述输入端子将经由了上述第二检查部以及上述第一检查部的上述试验信号向上述第二控制部发送。
6.根据权利要求1～权利要求5中任一项所述的检查电路，其特征在于，
上述第一控制部是执行芯片选择功能的控制部并且上述控制信号是芯片选择信号，或者上述第一控制部是执行时钟启用功能的控制部并且上述控制信号是时钟启用信号。
7.一种半导体存储元件，其特征在于，包含：
根据权利要求1～权利要求6中任一项所述的检查电路；
上述存储部；
以预先决定的逻辑的控制信号执行向上述存储部的存储所附带的特定功能的上述第一控制部；以及
控制向上述存储部的数据写入以及从上述存储部的数据读出的上述第二控制部。
8.根据权利要求7所述的半导体装置，其特征在于，包含：
上述半导体存储元件；以及
上述半导体元件。
9.根据权利要求8所述的半导体装置，其特征在于，
上述半导体元件是具备将上述试验信号向上述输入端子发送的第一输出端子、将上述检查信号向上述第一检查部发送的第二输出端子以及输入来自上述输入输出端子的数据的数据输入端子的微型控制器，
通过上述检查信号来控制上述检查电路执行检查。
10.根据权利要求8或者权利要求9所述的半导体装置，其特征在于，
上述半导体存储元件与上述半导体元件被安装于微型芯片封装。
11.一种连接检查方法，是半导体存储元件所包含的检查电路进行的连接检查方法，上述半导体存储元件具备存储数据的存储部以及以预先决定的逻辑的控制信号执行向上述存储部的存储所附带的特定功能的控制部，上述连接检查方法的特征在于，具备以下步骤：
从输入端子输入试验信号，该输入端子输入向上述控制部发送的信号；
在向上述存储部进行写入的时刻，将上述试验信号转换为上述预先决定的逻辑的控制信号并输入至上述控制部；
在向上述存储部进行写入的时刻，将上述试验信号向上述存储部写入；
读出向上述存储部存储的上述试验信号；以及
通过对写入到上述存储部的上述试验信号与从上述存储部读出的上述试验信号进行比较，检查上述半导体存储元件的输入端子与连接于上述半导体存储元件的半导体元件的同上述输入端子对应的端子之间的连接状态。
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