JP4103010B2 - 半導体ウエハ - Google Patents

Description

本発明は、半導体ウエハ、および強誘電体メモリ装置の試験方法に関する。

一般に、大容量の半導体メモリ装置においては、信頼性試験に長時間を要する。例えば、強誘電体メモリ装置について、信頼性試験の一種である、強誘電体キャパシタの分極量の疲労試験（以下、「疲労試験」という）を行なう場合、メモリセル１ビットあたりに要する時間は膨大である。したがって、例えば、大容量（例えば、メガビット以上）の強誘電体メモリ装置について疲労試験を行なう場合、膨大な時間が必要となる。

半導体メモリ装置の製造工程は、一般に、半導体ウエハの製造→プローブ検査（以下、「Ｐ検」という）→半導体ウエハのダイシングによる半導体チップの製造→半導体チップのパッケージング→選別試験→信頼性試験の順に行なわれる。すなわち、信頼性試験は一般に、ダイシングやパッケージング等の工程の後に行なわれる。したがって、信頼性試験には、試験コスト（Ｐ検、選別試験）、ダイシングコスト、およびパッケージ組み立てコストがかかっており、信頼性試験において不良が発生するとコスト損失が大きいだけでなく、半導体ウエハが製造されてから信頼性試験の結果が出るまでの時間が長い。その結果、半導体メモリ装置の製造コストが増大したり、信頼性試験結果を前工程にフィードバックするまでに膨大な時間を要する。

また、半導体ウエハについて信頼性試験を行なう場合、一般に、プローブカードの構成上１チップ（または２〜４チップ）毎に試験が行なわれる。このため、１枚の半導体ウエハに含まれる全半導体チップについて信頼性試験を行なうのに要する時間が膨大となり、製造コストが増大する。さらに、今後は、半導体装置の微細化や大口径ウエハの使用などによるウエハ取得数増大に伴い、製造コストがさらに増大する可能性がある。
特開平９−８２７７２号公報

本発明の目的は、製造コストが低減された半導体ウエハ、ならびに製造コストを低減することができる強誘電体メモリ装置の試験方法を提供することである。

本発明の半導体ウエハは、
強誘電体メモリ装置を含む複数の半導体チップ領域と、
試験用チップ領域と、
前記複数の半導体チップ領域と前記試験用チップ領域とを接続する配線と、
を含む。

本発明において「接続する」とは、物理的に接続すること、電気的に接続すること、またはその両方であることを示す概念である。

本発明の半導体ウエハによれば、強誘電体メモリ装置を含む複数の半導体チップ領域と、試験用チップ領域と、前記複数の半導体チップ領域と前記試験用チップ領域とを接続する配線と、を含む。上記半導体ウエハにおいて、前記試験用チップ領域から前記複数の半導体チップ領域に、前記配線を介して試験制御信号および試験パルス信号を印加することにより、前記複数の半導体チップ領域に含まれる前記強誘電体メモリ装置をほぼ同時に一括して試験することができる。これにより、製造コストが低減された半導体ウエハを得ることができる。

ここで、上記本発明の半導体ウエハにおいて、前記試験用チップ領域から前記複数の半導体チップ領域に、前記配線を介して試験制御信号および試験パルス信号が印加されることができる。この場合、前記試験用チップ領域から前記複数の半導体チップ領域に、前記配線を介して電源電圧およびグランド電位がさらに印加されることができる。

ここで、上記本発明の半導体ウエハにおいて、前記配線は、スクライブ領域に配置されていることができる。

ここで、上記本発明の半導体ウエハにおいて、前記配線は、少なくとも２つ以上の層で構成されていることができる。

ここで、上記本発明の半導体ウエハにおいて、前記試験用チップ領域を複数含むことができる。

ここで、上記本発明の半導体ウエハにおいて、前記強誘電体メモリ装置は、データを記憶する複数のメモリセルと、前記複数のメモリセルにそれぞれ接続された複数のワード線およびデータ線と、前記複数のワード線を制御するワード線制御回路と、を含むことができる。この場合、前記強誘電体メモリ装置は、前記試験制御信号および前記試験パルス信号を受け取り、前記複数のワード線の全てをオンする試験選択回路をさらに含むことができる。さらに、この場合、前記強誘電体メモリ装置は、前記試験制御信号を受け取る試験制御信号入力パッドと、前記試験制御信号入力パッドと前記試験選択回路との間に接続された第１のオープン電位固定回路と、をさらに含むことができる。また、この場合、前記強誘電体メモリ装置は、前記試験パルス信号を受け取る試験パルス信号入力パッドと、前記試験パルス信号入力パッドと前記試験選択回路との間に接続された第２のオープン電位固定回路と、をさらに含むことができる。

ここで、上記本発明の半導体ウエハにおいて、前記強誘電体メモリ装置は、前記複数のメモリセルにそれぞれ接続された複数のプレート線をさらに含み、前記データ線に入力される信号と、前記複数のプレート線に入力される信号とが相補であることができる。

本発明の強誘電体メモリ装置の試験方法は、強誘電体メモリ装置を含む複数の半導体チップ領域と、試験用チップ領域と、前記複数の半導体チップ領域と前記試験用チップ領域とを接続する配線と、を含む半導体ウエハにおいて、前記試験用チップ領域から前記複数の半導体チップ領域に、前記配線を介して試験制御信号および試験パルス信号を印加するステップを含む。

本発明の強誘電体メモリ装置の試験方法によれば、前記試験用チップ領域から前記複数の半導体チップ領域に、前記配線を介して試験制御信号および試験パルス信号を印加するステップを含むことにより、前記複数の半導体チップ領域に含まれる強誘電体メモリ装置をほぼ同時に一括して試験することができる。また、本発明の強誘電体メモリ装置の試験方法によれば、前記複数の半導体チップ領域を含む半導体ウエハに対して前記強誘電体メモリ装置の試験が行なわれるため、半導体チップの製造工程中のより早い段階で試験結果を得ることができる。以上により、製造コストを低減することができる。

ここで、上記本発明の強誘電体メモリ装置の試験方法において、前記試験用チップ領域から前記複数の半導体チップ領域に、前記配線を介して電源電圧およびグランド電位を印加するステップをさらに含むことができる。

ここで、上記本発明の強誘電体メモリ装置の試験方法において、前記強誘電体メモリ装置は、データを記憶する複数のメモリセルと、前記複数のメモリセルにそれぞれ接続された複数のワード線およびデータ線と、を含み、前記試験制御信号および前記試験パルス信号に基づいて、前記複数のワード線の全てをオンする試験選択ステップをさらに含むことができる。

ここで、上記本発明の強誘電体メモリ装置の試験方法において、前記強誘電体メモリ装置は、前記複数のメモリセルにそれぞれ接続された複数のプレート線をさらに含み、前記データ線に入力される信号と相補的な信号を前記複数のプレート線に入力するステップを含むことができる。

以下、本発明に好適な実施形態について、図面を参照しながら説明する。

１．半導体ウエハ
図１は、本発明の一実施の形態の半導体ウエハ２００を模式的に示す平面図である。図２は、図１に示される領域Ｘを模式的に示す拡大平面図である。図３は、図２に示されるＡ−Ａに沿った断面を模式的に示す図である。図４は、図１に示される領域Ｙを模式的に示す拡大平面図である。

本実施の形態の半導体ウエハ２００は、複数の半導体チップ領域２２０と、試験用チップ領域２１０と、配線２３０，２４０とを含む。本実施の形態においては、試験用チップ領域２１０が半導体ウエハのほぼ中心部に１つ配置されている例を示す。複数の半導体チップ領域２２０はそれぞれ、強誘電体メモリ装置１００（図６参照）を含む。配線２３０，２４０は、複数の半導体チップ領域２２０と試験用チップ領域２１０とを接続する。

試験用チップ領域２１０から複数の半導体チップ領域２２０に、配線２３０，２４０を介して電源電圧（Ｖｄｄ）、グランド電位（ＧＮＤ）、試験制御信号、および試験パルス信号が印加される。本実施の形態の半導体ウエハ２００においては、図１および図２に示されるように、配線２３０，２４０を、半導体ウエハ２００のスクライブ領域２９０に配置させることができる。スクライブ領域２９０は、ダイシングによって半導体チップ領域２２０を個々の半導体チップに分離する際に切削される。

本実施の形態においては、図２に示されるように、配線２３０は、配線２３０ａ，２３０ｂ，２３０ｃ，２３０ｄを含むことができ、配線２４０は、配線２４０ａ，２４０ｂ，２４０ｃ，２４０ｄを含むことができる。電源電圧（Ｖｄｄ）は配線２３０ａ，２４０ａを介して、グランド電位（ＧＮＤ）は配線２３０ｂ，２４０ｂを介して、試験制御信号は配線２３０ｃ，２４０ｃを介して、試験パルス信号は配線２３０ｄ，２４０ｄを介して、試験用チップ領域２１０から複数の半導体チップ領域２２０に印加される。すなわち、試験用チップ領域２１０から複数の半導体チップ領域２２０に電源電圧（Ｖｄｄ）、グランド電位（ＧＮＤ）、試験制御信号、および試験パルス信号がほぼ同時に一括して印加される。

本実施の形態においては、強誘電体メモリ装置１００に対する試験が、長期信頼性試験（疲労試験）である場合について説明する。例えば、強誘電体メモリ装置１００に対して疲労試験を行なう場合、強誘電体メモリ装置１００に含まれる強誘電体キャパシタ１１４（図６参照）に対して、試験パルス信号として、０Ｖ→Ｖｄｄ→０Ｖ→−Ｖｄｄ→０Ｖ→Ｖｄｄ→０Ｖ→−Ｖｄｄ→…のように電位が変化するパルス信号を繰り返し印加する。

また、本実施の形態においては、図３に示されるように、配線２３０，２４０は、少なくとも２つ以上の層で構成させることができる。すなわち、配線２３０は配線２４０の下層配線であり、配線２４０は配線２３０の上層配線であることができる。また、図２〜図４に示されるように、配線２３０ａ，２３０ｂ，２３０ｃ，２３０ｄは、コンタクト部２５０ａ，２５０ｂ，２５０ｃ，２５０ｄを介して配線２４０ａ，２４０ｂ，２４０ｃ，２４０ｄとそれぞれ電気的に接続されている。コンタクト部２５０ａ，２５０ｂ，２５０ｃ，２５０ｄはそれぞれ、絶縁層２７０に設けられたコンタクトホール２５１と、コンタクトホール２５１に配置された導電層２５２とから主に構成される。

試験用チップ領域２１０（図４）は、パッドおよびバッファ回路を含む。図９に、試験用チップ領域２１０に含まれる回路の一構成例を示す。試験用チップ領域２１０は、入力パッド２１１（２１１ａ，２１１ｂ，２１１ｃ，２１１ｄ）と、インバータ２１２，２１３（例えば、ＣＭＯＳインバータ）とを含む。すなわち、入力パッド２１１ａ，２１１ｂ，２１１ｃ，２１１ｄにはそれぞれ、図９に示されるように、インバータ２１２，２１３が接続されている。図９に示す回路において、インバータ２１３は、入力パッド２１１に接続されている。インバータ２１２は、一端がインバータ２１３に接続され、他端が配線２４０（図４）に接続されている。

本実施の形態においては、図４に示されるように、パッド２１１ａはＶｄｄ用パッドであり、配線２３０ａ，２４０ａと接続している。パッド２１１ｂはＧＮＤ用パッドであり、配線２３０ｂ，２４０ｂと接続している。パッド２１１ｃは試験制御信号入力パッドであり、配線２３０ｃ，２４０ｃと接続している。２１１ｄは試験パルス信号入力パッドであり、配線２３０ｄ，２４０ｄと接続している。また、疲労試験を行なう場合、パッド２１１ａ，２１１ｂ，２１１ｃ，２１１ｄの上にテスタ（図示せず）の針を設置する。

また、上述したように、各半導体チップ領域２２０は、強誘電体メモリ装置１００（図６参照）を含む。強誘電体メモリ装置１００は、データを記憶する複数のメモリセル１１０と、複数のメモリセル１１０にそれぞれ接続された複数のワード線ＷＬ（ＷＬ１，ＷＬ２，・・・ＷＬｎ）およびデータ線ＤＬと、複数のワード線ＷＬを制御するワード線制御回路１２２とを含む。また、強誘電体メモリ装置１００は、試験選択回路１９０と、センスアンプ１６４と、切換部１８０とを含むことができる。さらに、強誘電体メモリ装置１００は、図６に示されるように、電源電圧が入力されるＶｄｄ用パッド２６０ａと、グランド電位が入力されるグランド線用パッド２６０ｂと、試験制御信号を受け取る試験制御信号入力パッド２６０ｃと、試験パルス信号を受け取る試験パルス信号入力パッド２６０ｄと、をさらに含むことができる。

メモリセル１１０は、ｎ型ＭＯＳトランジスタ１１２と、強誘電体キャパシタ１１４とを含む。ｎ型ＭＯＳトランジスタ１１２は、ソースおよびドレインの一方にデータ線ＤＬが接続され、他方に強誘電体キャパシタ１１４の一端が接続されている。また、ｎ型ＭＯＳトランジスタ１１２のゲートにはワード線ＷＬが接続されており、ｎ型ＭＯＳトランジスタ１１２は、ワード線ＷＬの電位に基づいて、データ線ＤＬと強誘電体キャパシタ１１４の一端とを接続するか否かを制御する。

また、強誘電体メモリ装置１００は、前記複数のメモリセル１１０にそれぞれ接続された複数のプレート線ＰＬ（ＰＬ１，ＰＬ２，・・・ＰＬｎ）をさらに含む。プレート線ＰＬは、強誘電体キャパシタ１１４の他端に接続されている。そして、強誘電体キャパシタ１１４の一端と他端との間（すなわち、データ線ＤＬとプレート線ＰＬとの間）に電位差を生じさせることにより、強誘電体キャパシタ１１４に所定の分極を生じさせる。これにより、所定のデータがメモリセル１１０に書き込まれる。本実施の形態において、疲労試験を強誘電体メモリ装置１００に対して行なう場合、図５に示されるパルス信号を強誘電体キャパシタ１１４に繰り返し印加することができる。

本実施の形態においては、データ線ＤＬに入力される信号と、複数のプレート線ＰＬに入力される信号とが相補であることができる（図１１参照）。これにより、入力するパルス線の数を少なくすることができる。

ワード線制御回路１２０は、複数のワード線ＷＬ１〜ｎ（ｎは正の整数）のうちいずれかを選択するかを制御する。すなわち、ワード線制御回路１２０は、複数のワード線ＷＬ１〜ｎのうちいずれかの電位を変化させ、前記ワード線ＷＬをオンにすることにより、前記ワード線ＷＬを選択する。

ワード線制御回路１２０は、ワード線デコーダ１２２と、選択回路の一例である複数のＯＲ回路１２４−１〜ｎとを含む。ワード線デコーダ１２２は、アドレス信号生成回路１１８が生成したアドレス信号を入力として受け取り、前記アドレス信号に基づいて、ＯＲ回路１２４−１〜ｎの入力に与える信号の論理値を変化させる。

ＯＲ回路１２４−１〜ｎは、ワード線デコーダ１２２の出力および試験選択回路１９０の出力に基づいて、ワード線ＷＬ１〜ｎのうちの一部または全てをオンさせる。より具体的には、ＯＲ回路１２４−１〜ｎは、試験選択回路１９０がＬ論理である場合には、ワード線デコーダ１２２の出力に基づいて、選択すべきワード線ＷＬの電位を高電位とし、他のワード線ＷＬの電位を低電位とする。すなわち、本実施の形態において、ＯＲ回路１２４−１〜ｎは、ワード線ドライバとしての機能をも有する。なお、ここで、高電位とは、メモリセル１１０を構成するｎ型ＭＯＳトランジスタ１１２がオンする電位であり、また、低電位とは、ｎ型ＭＯＳトランジスタ１１２がオフする電位である。

強誘電体メモリ装置１００は、ＡＮＤ回路１２３−１〜ｎをさらに含むことができる。ＡＮＤ回路１２３−１〜ｎは、ＯＲ回路１２４−１〜ｎの出力および出力ｐｌに基づいて、プレート線ＰＬ１〜ｎをオンさせる。図５に示される疲労パルスを強誘電体キャパシタ１１４に印加するためには、例えば、ワード線ＷＬ１〜ｎに接続されるｎ型ＭＯＳトランジスタ１１２のゲートをオンさせて、出力ｐｌを強誘電体キャパシタ１１４に印加するとともに、出力ｄｌと相補的な信号（出力ｐｌ）をプレート線ＰＬ１〜ｎに印加して、強誘電体キャパシタ１１４に電位差を発生させる。

試験選択回路１９０は、図６に示されるように、試験制御信号および試験パルス信号を受け取り、試験制御信号および試験パルス信号に基づいて複数のワード線ＷＬ１〜ｎの全てをオンすることができる。すなわち、試験選択回路１９０は、複数のワード線ＷＬ１〜ｎの全てにおいて強誘電体メモリセル１１０をオンすることができる。この構成によれば、一度に複数のメモリセルについて信頼性試験を行なうことができるため、信頼性試験に要する時間を短縮することができる。

図６に示される試験選択回路１９０の一構成例を図７に示す。試験選択回路１９０は、図７に示されるように、インバータ１９４，１９５，１９６，１９７と、ＡＮＤ回路１９１，１９２，１９３と、ＯＲ回路１９８とを含む。試験選択回路１９０は、試験制御信号入力パッド２６０ｃから入力された試験制御信号（Ｔｅｓｔ）がＨ論理である場合、「試験モード」となり、試験パルス信号入力パッド２６０ｄから入力された試験パルス信号（Ｔｉｎ）が、データ線ＤＬへの出力ｄｌおよびプレート線ＰＬへの出力ｐｌとして出力される。一方、試験制御信号入力パッド２６０ｃに入力された試験制御信号（Ｔｅｓｔ）がＬ論理である場合、製品入力パッド２６０ｅに入力された電位Ｄｄｌが、データ線ＤＬおよびプレート線ＰＬに出力される。

より具体的には、試験選択回路１９０において「試験モード」が選択された場合、試験選択回路１９０の出力ＴｗｌｓｅｌがＨ論理となり、出力ｄｌは試験パルス信号（Ｔｉｎ）と同じとなり、出力ｐｌは／Ｔｉｎとなって、プレート線ＰＬ１〜ｎおよびデータ線ＤＬに印加される。この場合、出力ＴｗｌｓｅｌがＨ論理となることにより、ワード線ＷＬ（ＷＬ１〜ｎ）は強制的にＨ論理となり、全てのワード線ＷＬに接続されたｎ型ＭＯＳトランジスタ１１２がオンされて、強誘電体キャパシタ１１４に出力ｄｌが印加される。その結果、データ線ＤＬに接続される強誘電体キャパシタ１１４に試験パルス信号（Ｔｉｎ）が同時に印加される。また、ワード線ＷＬがＨ論理となることにより、出力ｄｌと相補的な出力ｐｌがプレート線ＰＬ１〜ｎに印加される。その結果、プレート線ＰＬ（ＰＬ１〜ｎ）に接続される複数の強誘電体キャパシタ１１４に試験パルス信号（／Ｔｉｎ）が同時に印加される。

さらに、試験制御信号入力パッド２６０ｃと試験選択回路１９０との間、ならびに試験パルス信号入力パッド２６０ｄと試験選択回路１９０との間にそれぞれ、第１および第２のオープン電位固定回路１３０，１３２を設けることができる。オープン電位固定回路１３０，１３２が設けられていることにより、半導体ウエハ２００がダイシングされてスクライブ領域２９０が切削されて、配線２３０，２４０が除去または短絡された場合に、強誘電体メモリ装置１００内の回路が誤動作するのを防止することができる。

図６に示されるオープン電位固定回路１３０，１３２の一構成例を図８に示す。オープン電位固定回路１３０は、インバータ１３４，１３６と、ｎ型ＭＯＳトランジスタ１３８とを含む。オープン電位固定回路１３０，１３２は、入力がオープンである場合、出力を強制的にＬ論理に固定する。これにより、半導体チップ領域２２０が個々にダイシングされ、パッケージングされて製品化された後、強誘電体メモリ装置１００を動作させる際に試験選択回路１９０の誤動作によるアドレス全選択等の誤動作を防止することができる。

オープン電位固定回路１３０，１３２の一端は、入力パッド２６０ｃ（または入力パッド２６０ｄ）に接続されており、他端は、インバータ１３４の入力およびｎ型ＭＯＳトランジスタ１３８のドレインに接続されている。

インバータ１３４は、出力がインバータ１３６の入力およびｎ型ＭＯＳトランジスタ１３８のゲートに接続されており、インバータ１３６は、出力が試験選択回路１９０の入力に接続されている。また、ｎ型ＭＯＳトランジスタ１３８は、ソースが接地されている。

切換部１８０は、インバータ１８２と、ｎ型ＭＯＳトランジスタ１８４と、ｐ型ＭＯＳトランジスタ１８６とを含み、試験選択回路１９０からの出力（Ｔｗｌｓｅｌ）に基づいて、所定のデータ線ＤＬを、試験選択回路１９０の出力（ｄｌ）およびセンスアンプ１６４の一方の入力のいずれかに接続するかを選択する。

ｎ型ＭＯＳトランジスタ１８４は、ソースおよびドレインの一方がデータ線ＤＬに接続されており、他方が試験選択回路１９０の出力（ｄｌ）に接続されている。また、ｐ型ＭＯＳトランジスタ１８６は、ソースおよびドレインの一方がデータ線ＤＬに接続されており、他方がセンスアンプ１６４の一方の入力に接続されている。

センスアンプ１６４は、他方の入力に基準電圧Ｖｒｅｆが供給されており、データ線ＤＬの電位を基準電圧Ｖｒｅｆと比較することにより、メモリセル１１０に書き込まれたデータを判定し、判定結果を出力する。

本実施の形態の半導体ウエハ２００によれば、強誘電体メモリ装置１００を含む複数の半導体チップ領域２２０と、試験用チップ領域２１０と、複数の半導体チップ領域２２０と試験用チップ領域２１０とを接続する配線２３０，２４０と、を含む。この半導体ウエハ２００において、試験用チップ領域２１０から複数の半導体チップ領域２２０に、配線２３０，２４０を介して試験制御信号および試験パルス信号を印加することにより、複数の半導体チップ領域２２０に含まれる各強誘電体メモリ装置１００をほぼ同時に一括して試験することができる。すなわち、半導体チップ領域２２０が個々の半導体チップにダイシングされる前の状態において、複数の半導体チップ領域２２０に含まれる各強誘電体メモリ装置１００の試験をほぼ同時に一括して行なうことができる。これにより、製造コストが低減された半導体ウエハ２００を得ることができる。

２．強誘電体メモリ装置の試験方法
図１２は、本発明の一実施の形態の強誘電体メモリ装置１００の動作を示すフローチャートである。図１〜図１１を参照しながら、本実施の形態の強誘電体メモリ装置１００に対する疲労試験の試験方法について説明する。

まず、強誘電体メモリ装置１００を試験するための試験装置のプローブ（図示せず）を、試験専用チップ２１０のパッド２１１ａ，２１１ｂ，２１１ｃ，２１１ｄ（図４参照）に接触させて、コンタクトチェックを行なう（Ｓ１００）。次に、前記試験装置とパッド２１１ａ，２１１ｂ，２１１ｃ，２１１ｄとの導通を確認した後、複数の半導体チップ領域２２０に含まれる強誘電体メモリ装置１００を疲労試験モードに設定する（Ｓ１１０）。より具体的には、前記試験装置から、試験専用チップ２１０のパッド２１１ｃおよび配線２３０ｃ，２４０ｃを介して、半導体チップ領域２２０のパッド２６０ｃに供給される試験制御信号の論理値をＨ論理とすることにより、試験選択回路１９０が、ＯＲ回路１２４−１〜ｎの入力にＨ論理を供給する。なお、本実施形態において、疲労試験モード設定とは、半導体チップ領域２２０のパッド２６０ｃに供給される試験制御信号の論理値をＨ論理とすることをいう。

これにより、ＯＲ回路１２４−１〜ｎの出力に接続されたワード線ＷＬ１〜ｎの電位は高電位となるため、ワード線ＷＬ１〜ｎに接続されたメモリセル１１０を構成するｎ型ＭＯＳトランジスタ１１２がオンする。すなわち、Ｓ１１０において、前記試験装置からパッド２６０ｃに供給される試験制御信号の論理値をＨ論理とすることにより、ワード線ＷＬ１〜ｎに接続された全てのメモリセル１１０に含まれる強誘電体キャパシタ１１４は、対応するデータ線ＤＬに接続される。

次に、複数のワード線ＷＬ１〜ｎがオンしている間に、強誘電体キャパシタ１１４に所定のデータを書き込む（Ｓ１２０）。より具体的には、前記試験装置から、試験専用チップ２１０のパッド２１１ｄおよび配線２３０ｄ，２４０ｄを介して、半導体チップ領域２２０のパッド２６０ｄに試験パルス信号が供給されることにより、試験選択回路１９０がデータ線ＤＬの電位を周期的に高電位（例えば、Ｖｄｄ）および低電位（例えば、０Ｖ）に変化させることにより、強誘電体キャパシタ１１４に所定のデータを複数回書き込む。

このとき、複数のプレート線ＰＬ１〜ｎの電位を高電位（例えば、Ｖｄｄ）として、強誘電体キャパシタ１１４に印加される電圧を、プレート線ＰＬ１〜ｎの電位を基準として交互に０Ｖまたは−Ｖｄｄとすることにより、強誘電体キャパシタ１１４にデータ“１”を複数回書き込んでもよく、または、複数のプレート線ＰＬ１〜ｎの電位を低電位（例えば、０Ｖ）として、強誘電体キャパシタ１１４に印加される電圧を、プレート線ＰＬ１〜ｎの電位を基準として交互に０ＶまたはＶｄｄとすることにより、強誘電体キャパシタ１１４にデータ“０”を複数回書き込んでもよい。あるいは、複数のプレート線ＰＬ１〜ｎの電位を交互に高電位または低電位とすることにより、データ“１”またはデータ“０”を強誘電体キャパシタ１１４に交互に書き込んでもよい。

次いで、強誘電体キャパシタ１１４へのデータ書き込み回数が予め定められた回数に達するまで、強誘電体キャパシタ１１４にデータを書き込む（Ｓ１３０，Ｎｏ）。また、強誘電体キャパシタ１１４へのデータ書き込み回数が予め定められた回数に達した場合（Ｓ１３０，Ｙｅｓ）、半導体チップ領域２２０のパッド２６０ｃに供給される試験制御信号の論理値をＬ論理とすることにより、疲労試験を終了する（Ｓ１４０）。

本実施の形態の強誘電体メモリ装置１００の試験方法によれば、強誘電体メモリ装置１００を含む複数の半導体チップ領域２２０と、試験用チップ領域２１０と、複数の半導体チップ領域２２０と試験用チップ領域２１０とを接続する配線２３０，２４０と、を含む半導体ウエハ２００において、試験用チップ領域２１０から複数の半導体チップ領域２２０に、配線２３０ｃ，２４０ｃを介して試験制御信号を、配線２３０ｄ，２４０ｄを介して試験パルス信号を、それぞれ印加するステップを含むことにより、複数の半導体チップ領域２２０に含まれる強誘電体メモリ装置１００をほぼ同時に一括して試験することができる。すなわち、半導体チップ領域２２０が個々の半導体チップにダイシングされる前の状態において、複数の半導体チップ領域２２０に含まれる強誘電体メモリ装置１００の試験をほぼ同時に一括して行なうことができる。このため、半導体チップの製造工程中のより早い段階で試験結果を得ることができる。以上により、製造コストを低減することができる。

３．変形例
図１０は、図１に示される半導体ウエハ２００の一変形例（半導体ウエハ３００）を模式的に示す平面図である。この半導体ウエハ３００は、試験用チップ領域２１０を複数含む。各試験用チップ領域２１０は、配線２３０，２４０を介して複数の半導体チップ領域２２０に接続されている。なお、図１０において、半導体ウエハ３００の左上部、左下部、右上部、および右下部に配置された試験用チップ領域２１０については、配線２３０の一部および配線２４０の図示が省略されているが、これらの試験用チップ領域２１０についても、半導体ウエハ３００の中央部に配置された試験用チップ領域２１０と同様に、試験用チップ領域２１０と複数の半導体チップ領域２２０とを接続する配線２３０，２４０が配置されている。

図１０においては、半導体ウエハ３００が５つの試験用チップ領域２１０を含み、試験用チップ領域２１０が半導体ウエハ３００の中央部、左上部、左下部、右上部、および右下部に配置されているが、試験用チップ領域２１０の数および位置はこれに限定されるわけではない。特に、半導体ウエハが大口径の場合、図１０に示されるように、試験用チップ領域２１０を複数配置させることにより、配線２３０，２４０の抵抗による電圧降下を防止することができる。

上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。

本発明の一実施の形態の半導体ウエハを模式的に示す平面図。 図１に示される領域Ｘを模式的に示す拡大平面図。 図２に示されるＡ−Ａに沿った断面を模式的に示す図。 図１に示される領域Ｙを模式的に示す拡大平面図。 メモリセルに印加する疲労パルスの一例を示す図。 図１に示される強誘電体メモリ装置の一構成例を示す図。 図６に示される試験選択回路の一構成例を示す図。 図６に示されるオープン電位固定回路の一構成例を示す図。 図１に示される試験用チップ領域に含まれる回路の一構成例を示す図。 図１に示される半導体ウエハの一変形例を模式的に示す平面図。 プレート線およびデータ線に印加する相補パルスの一例を示す図。 図６に示される強誘電体メモリ装置の動作を示すフローチャート。

符号の説明

１００・・・強誘電体メモリ装置、１１０・・・メモリセル、１１２・・・トランジスタ、１１４・・・強誘電体キャパシタ、１１８・・・アドレス信号生成回路、１２０・・・ワード線制御回路、１２２・・・ワード線デコーダ、１２３・・・ＡＮＤ回路、１２４・・・ＯＲ回路、１３０・・・第１のオープン電位固定回路、１３２・・・第２のオープン電位固定回路、１３４，１３６・・・インバータ、１３８・・・トランジスタ、１６０・・・データパッド、１６２・・・書き込み回路、１６４・・・センスアンプ、１８０・・・切換部、１８２・・・インバータ、１８４，１８６・・・トランジスタ、１９０・・・試験選択回路、１９１，１９２，１９３・・・ＡＮＤ回路、１９４，１９５，１９６，１９７・・・インバータ、１９８・・・ＯＲ回路、２００，３００・・・半導体ウエハ、２０１・・・半導体基板、２１０・・・試験用チップ領域、２１１ａ・・・Ｖｄｄ用パッド、２１１ｂ・・・グランド線用パッド、２１１ｃ・・・試験制御信号入力パッド、２１１ｄ・・・試験パルス信号入力パッド、２１１・・・試験専用パッド、２１２，２１３・・・インバータ、２２０・・・半導体チップ領域、２３０（２３０ａ，２３０ｂ，２３０ｃ，２３０ｄ）・・・下層配線、２４０（２４０ａ，２４０ｂ，２４０ｃ，２４０ｄ）・・・上層配線、２５０（２５０ａ，２５０ｂ，２５０ｃ，２５０ｄ）・・・コンタクト部、２５１・・・コンタクトホール、２５２・・・導電層、２６０ａ・・・Ｖｄｄ用パッド、２６０ｂ・・・グランド線用パッド、２６０ｃ・・・試験制御信号入力パッド、２６０ｄ・・・試験パルス信号入力パッド、２６０ｅ・・・製品入力パッド、２７０・・・絶縁層、２９０・・・スクライブ領域

Claims (7)

1. 強誘電体メモリ装置を含む複数の半導体チップ領域と、
   試験用チップ領域と、
   前記複数の半導体チップ領域と前記試験用チップ領域とを接続する配線と、
   を含み、
   前記試験用チップ領域から前記複数の半導体チップ領域に、前記配線を介して試験制御信号および試験パルス信号が印加され、
   前記強誘電体メモリ装置は、
   データを記憶する複数のメモリセルと、
   前記複数のメモリセルにそれぞれ接続された複数のワード線およびデータ線と、
   前記複数のワード線を制御するワード線制御回路と、
   前記試験制御信号および前記試験パルス信号を受け取り、前記複数のワード線の全てをオンする試験選択回路と、
   前記試験制御信号を受け取る試験制御信号入力パッドと、
   前記試験制御信号入力パッドと前記試験選択回路との間に接続された第１のオープン電位固定回路と、
   を含む、半導体ウエハ。
2. 請求項１において、
   前記試験用チップ領域から前記複数の半導体チップ領域に、前記配線を介して電源電圧およびグランド電位がさらに印加される、半導体ウエハ。
3. 請求項１または２において、
   前記配線は、スクライブ領域に配置された、半導体ウエハ。
4. 請求項１ないし３のいずれかにおいて、
   前記配線は、少なくとも２つ以上の層で構成された、半導体ウエハ。
5. 請求項１ないし４のいずれかにおいて、
   前記試験用チップ領域を複数含む、半導体ウエハ。
6. 請求項１ないし５のいずれかにおいて、
   前記強誘電体メモリ装置は、
   前記試験パルス信号を受け取る試験パルス信号入力パッドと、
   前記試験パルス信号入力パッドと前記試験選択回路との間に接続された第２のオープン電位固定回路と、
   をさらに含む、半導体ウエハ。
7. 請求項１ないし６のいずれかにおいて、
   前記強誘電体メモリ装置は、前記複数のメモリセルにそれぞれ接続された複数のプレート線をさらに含み、
   前記データ線に入力される信号と、前記複数のプレート線に入力される信号とが相補である、半導体ウエハ。

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