CN104425038B - 包括测试焊盘的半导体集成电路 - Google Patents

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Abstract

本发明提供一种半导体集成电路，包括测试输入/输出端口，其包括：测试焊盘；内部输入接口，其配置成通过该测试输入/输出端口响应外部信号以产生内部时钟、内部地址、内部命令、内部数据以及暂时储存数据；以及错误检测块，其配置成判断该内部数据和该暂时储存数据是否相同，并通过该端口的一个测试焊盘输出结果。该内部输入接口包括产生该内部数据的数据输入/输出块，且该数据输入/输出块包括暂时储存部，其将该内部数据储存为该暂时储存数据；数据输出部，其接收该暂时储存数据；以及数据输入部，其接收该数据输出部的输出，并将其输出为该内部数据。

Description

包括测试焊盘的半导体集成电路
相关申请的交叉引用
本申请的主张2013年8月30日在韩国专利局所申请的第10-2013-0103841号韩国申请优先权，通过引用的方式将其整体并入本文。
技术领域
各种实施例关于一种半导体集成电路，更具体地，关于一种半导体存储器装置。
背景技术
一般而言，一种半导体集成电路，例如，一种半导体存储器装置，可以包括用于与系统通信的多个焊盘。焊盘可以设置于半导体存储器装置的信号传送端口中。随着半导体存储器装置高度集成且等比例缩小，焊盘的尺寸正逐渐减小。
目前，尺寸缩减的焊盘之中日益渐增使用的焊盘为微凸块(bump)。由于这种微凸块的尺寸很小，因此难以使用测试设备的接脚直接测试微凸块。虽然可以通过将包括微凸块的半导体存储器装置安装于基板(例如印刷电路板(Printed circuit board，PCB))执行测试，但通过将整个批量生产的半导体存储器件安装于基板来测试他们不合情理。
虽然通过提供尺寸大于微凸块的测试焊盘可以测试具微凸块的半导体存储器装置，但由于测试焊盘的大尺寸，故很难实现大量测试焊盘集成的高密度半导体存储器装置。因此，需求一种能使用有限数量的测试焊盘测试半导体存储器装置的技术。
发明内容
在本发明的实施例中，一种半导体集成电路包括：测试输入/输出端口，其包括多个测试焊盘；内部输入接口，其配置成通过所述测试输入/输出端口响应外部信号以产生内部时钟、内部地址、内部命令、内部数据以及暂时储存数据；以及错误检测块，其配置成判断所述内部数据和所述暂时储存数据是否彼此相同，并通过所述测试输入/输出端口的一个测试焊盘输出判断结果，其中所述内部输入接口包括产生所述内部数据的数据输入/输出块，且其中所述数据输入/输出块包括：暂时储存部，其将所述内部数据储存为所述暂时储存数据；数据输出部，其接收所述暂时储存数据；以及数据输入部，其接收所述数据输出部的输出，并将其输出为所述内部数据。
在本发明的实施例中，一种包括半导体集成电路块的系统，其中所述半导体集成电路块包括：测试端口，其包括多个测试焊盘；内部输入接口，其配置成使用通过所述测试端口提供的外部信号来产生内部信号和暂时储存数据；以及错误检测块，其配置成：比较所述内部信号和所述暂时储存数据，并通过所述多个测试焊盘的选中的一个焊盘输出比较结果。
在本发明的实施例中，一种包括半导体集成电路块的系统，其中所述半导体集成电路块配置成包括被输入信号用于测试所述半导体集成电路块的多个测试焊盘，且所述半导体集成电路块的测试结果通过所述多个测试焊盘中至少一个被输出。
附图说明
结合附图描述特征、形态以及实施例，其中：
图1为根据本发明的实施例的半导体存储器装置的框图；
图2为图1的第一测试输入块的框图；
图3为图1的地址输入块的框图；
图4为图1的时钟输入块的框图；
图5为说明根据本发明的实施例的半导体存储器装置的时序图；
图6为根据本发明的实施例的半导体存储器装置的框图；
图7为图6的第二测试输入块的框图；
图8为图6的数据输入/输出块的框图；
图9为图6的选通信号输入块的框图；和
图10为根据本发明的实施例的半导体存储器装置的框图，包括图1和图6的半导体存储器装置。
图11为根据本发明的各种实施例的电子系统的各种特征的框图。
具体实施方式
以下，将通过示例性实施例参照附图来描述根据本发明的半导体存储器装置。
如图1所显示，半导体存储器装置1000可以包括第一测试输入块100、地址输入块200以及时钟输入块300。
第一测试输入块100可以配置成接收从测试焊盘10被外部输入的地址DA_ADD、参考电压VREF以及时钟DA_CLK、DA_CLKB、DA_QCLK和DA_QCLKB。
测试焊盘10可以包括探针式焊盘(probe pad)或直接存取焊盘等。外部输入的地址DA_ADD被称为外部地址DA_ADD，而外部输入的时钟DA_CLK和DA_CLKB则分别被称为外部时钟DA_CLK和外部时钟取反(external clock bar)DA_CLKB。而且，外部输入的时钟DA_QCLK和DA_QCLKB分别称为外部写入时钟DA_QCLK和外部写入时钟取反DA_QCLKB。
第一测试输入块100可以配置成比较外部地址DA_ADD的电压电平和参考电压VREF的电压电平，并通过使比较结果与外部时钟DA_CLK同步而产生上升地址ADDR。此外，第一测试输入块100可以配置成比较外部地址DA_ADD的电压电平和参考电压VREF的电压电平，并通过使比较结果与外部时钟取反DA_CLKB同步而产生下降地址ADDF。第一测试输入块100可以驱动外部时钟DA_CLK、外部时钟取反DA_CLKB、外部写入时钟DA_QCLK以及外部写入时钟取反DA_QCLKB，藉此分别产生输入时钟CLK_i、输入时钟取反CLKB_i、写输入时钟QCLK_i以及写输入时钟取反QCLKB_i。
地址输入块200可以配置成接收来自第一测试输入块100的上升地址ADDR、下降地址ADDF、写输入时钟QCLK_i以及写输入时钟取反QCLKB_i。时钟输入块300可以配置成接收输入时钟CLK_i和输入时钟取反CLKB_i。
更详细而言，参照图2，第一测试输入块100可以包括比较单元110、第一和第二锁存单元120和130以及第一至第四驱动器140、150、160和170。
比较单元110可以接收外部地址DA_ADD和参考电压VREF。比较单元110可以配置成比较外部地址DA_ADD的电压电平和参考电压VREF的电压电平。例如，比较单元110可以配置成：当外部地址DA_ADD的电压电平高于参考电压VREF的电压电平时，输出具有高电平的信号，而当外部地址DA_ADD的电压电平低于参考电压VREF的电压电平时，则输出有低电平的信号。
第一锁存单元120可以配置成：响应外部时钟DA_CLK，以锁存比较单元110的输出，并输出锁存信号作为上升地址ADDR。例如，第一锁存单元120可以在外部时钟DA_CLK的上升时序锁存第一比较单元110的输出，并输出上升地址ADDR。
第二锁存单元130可以配置成：响应外部时钟取反DA_CLKB，以锁存比较单元110的输出，并输出锁存信号作为下降地址ADDF。例如，第二锁存单元130可以在外部时钟取反DA_CLKB的上升时序锁存第一比较单元110的输出，并输出下降地址ADDF。
第一驱动器140可以配置成驱动外部时钟DA_CLK，藉此输出输入时钟CLK_i。
第二驱动器150可以配置成驱动外部时钟取反DA_CLKB，藉此输出输入时钟取反CLKB_i。
第三驱动器160可以配置成驱动外部写入时钟DA_QCLK，藉此输出写输入时钟QCLK_i。
第四驱动器170可以配置成驱动外部写入时钟取反DA_QCLKB，并输出写输入时钟取反QCLKB_i。
图1的地址输入块200可以配置成响应上升地址ADDR、下降地址ADDF、写输入时钟QCLK_i以及写输入时钟取反QCLKB_i，以产生物理层(Physical layer，PHY)地址PHY_ADD，并输出PHY地址PHY_ADD作为内部地址INT_ADD。
参照图3，地址输入块200可以包括第一锁存单元210、第二锁存单元220、第一多路复用器230、传输单元240、接收单元250以及第二多路复用器260。
第一锁存单元210可以配置成同步于写输入时钟QCLK_i以输出上升地址ADDR。例如，第一锁存单元210在写输入时钟QCLK_i的上升时序锁存和输出上升地址ADDR。
第二锁存单元220可以配置成同步于写输入时钟取反QCLKB_i以输出下降地址ADDF。例如，第二锁存单元220在写输入时钟取反QCLKB_i的上升时序锁存和输出下降地址ADDF。
第一多路复用器230可以配置成：响应写输入时钟QCLK_i，以选择第一锁存单元210的输出和第二锁存单元220的输出中之一作为PHY地址PHY_ADD。例如，当写输入时钟QCLK_i为高电平时，第一多路复用器230选择第一锁存单元210的输出作为PHY地址PHY_ADD，而当写输入时钟QCLK_i为低电平时，则选择第二锁存单元220的输出作为PHY地址PHY_ADD。
传输单元240可以配置成：响应第一测试控制信号Test_ctrlA而被激活，并将PHY地址PHY_ADD输出到地址凸块ADD_bump。例如，当第一测试控制信号Test_ctrlA被使能时，可以激活传输单元240，并可以将PHY地址PHY_ADD传送到地址凸块ADD_bump。当第一测试控制信号Test_ctrlA被禁止时，可以去激活传输单元240，并可以阻止PHY地址PHY_ADD被传送到地址凸块ADD_bump。虽然地址凸块ADD_bump包括一种类型的微凸块，但地址凸块ADD_bump可以包括一种配置，该配置用于当正常操作(非测试操作)时将所接收地址传送到内部电路(未显示)。传输单元240可以由一般驱动器构成。
接收单元250可以配置成接收通过地址凸块ADD_bump所输入的PHY地址PHY_ADD，并提供PHY地址PHY_ADD到第二多路复用器260。接收单元250可以由一般接收器构成。
第二多路复用器260可以配置成：响应第二测试控制信号Test_ctrlB，输出从第一多路复用器230所输出的PHY地址PHY_ADD，作为内部地址INT_ADD；或者，输出从接收单元250所输出的PHY地址PHY_ADD，作为内部地址INT_ADD。例如，当第二测试控制信号Test_ctrlB被使能时，第二多路复用器260选择第一多路复用器230的输出作为内部地址INT_ADD，而当第二测试控制信号Test_ctrlB被禁止时，则选择接收单元250的输出作为内部地址INT_ADD。
若外部命令(未显示)(而非外部地址DA_ADD)被输入图1的第一测试输入块100，则地址输入块200可以输出内部命令(未显示)。即，用于产生外部地址DA_ADD作为内部地址INT_ADD的配置和用于产生外部命令作为内部命令的配置彼此相同。半导体存储器装置可以通过如图1所显示的配置将地址和命令传送到半导体存储器装置的内部。
图1的时钟输入块300可以配置成：响应输入时钟CLK_i和输入时钟取反CLKB_i，以产生PHY(物理层)时钟PHY_CLK，并输出PHY时钟PHY_CLK为内部时钟INT_CLK。
参照图4，时钟输入块300可以包括第一和第二锁存单元310和320、第一多路复用器330、传输单元340、接收单元350以及第二多路复用器360。
第一锁存单元310可以配置成：每次输入时钟CLK_i转换至高电平时，锁存和输出接地电压VSS，即低电平信号。
第二锁存单元320可以配置成每次输入时钟取反CLKB_i转换至高电平时锁存和输出外部电压VDD，即高电平信号。
第一多路复用器330可以配置成：响应输入时钟CLK_i，以选择第一和第二锁存单元310和320的输出信号中之一作为PHY时钟PHY_CLK。例如，当输入时钟CLK_i为高电平时，第一多路复用器330选择性输出第一锁存单元310的输出信号作为PHY时钟PHY_CLK，而当输入时钟CLK_i为低电平时，则选择性输出第二锁存单元320的输出信号作为PHY时钟PHY_CLK。
传输单元340可以配置成：响应第一测试控制信号Test_ctrlA而被激活，并输出PHY时钟PHY_CLK到时钟凸块CLK_bump。例如，当第一测试控制信号Test_ctrlA被使能时，被激活传输单元340，并提供PHY时钟PHY_CLK到时钟凸块CLK_bump。当第一测试控制信号Test_ctrlA被禁止时，传输单元340阻止PHY时钟PHY_CLK被传送到时钟凸块CLK_bump。传输单元340可以由驱动器构成。
接收单元350可以配置成将从时钟凸块CLK_bump所输入的PHY时钟PHY_CLK传送到第二多路复用器360。接收单元350可以由接收器构成。
第二多路复用器360可以配置成：响应第二测试控制信号Test_ctrlB，以将从第一多路复用器330所输出的PHY时钟PHY_CLK和从接收单元350所输出的PHY时钟PHY_CLK中之一输出，作为内部时钟INT_CLK。例如，当第二测试控制信号Test_ctrlB被使能时，第二多路复用器360选择第一多路复用器330的输出作为内部时钟INT_CLK，而当第二测试控制信号Test_ctrlB被禁止时，则选择接收单元350的输出作为内部时钟INT_CLK。
将参照图5描述图1所显示的第一测试输入块100、地址输入块200以及时钟输入块300的操作。
外部时钟DA_CLK和外部地址DA_ADD被输入至第一测试输入块110。
外部地址DA_ADD和参考电压VREF的电压电平比较的结果AR被锁存在第一锁存单元120中，并从外部时钟DA_CLK的上升时序起(即，从外部时钟DA_CLK转换至高电平时起)直到外部时钟DA_CLK下一次转换至高电平为止被输出为上升地址ADDR。
外部地址DA_ADD和参考电压VREF的电压电平比较的结果AF被锁存在第二锁存单元130中，并从外部时钟DA_CLK的下降时序起(即，从外部时钟DA_CLK转换至低电平时起)直到外部时钟DA_CLK下一次转换至低电平为止被输出为下降地址ADDF。
上升地址ADDR在外部写入时钟DA_QCLK的高电平时段期间被输出为PHY地址PHY_ADD，而下降地址ADDF在外部写入时钟DA_QCLK的低电平时段期间被输出为PHY地址PHY_ADD。
PHY时钟PHY_CLK在外部时钟DA_CLK的高电平时段期间被输出在接地电压VSS的电平(即低电平)，而在外部时钟DA_CLK的低电平时段期间被输出在外部电压VDD的电平(即高电平)。换言之，PHY时钟PHY_CLK的相位与外部时钟DA_CLK的相位相反。图1至图4显示的外部时钟DA_CLK、外部时钟取反DA_CLKB、外部写入时钟DA_QCLK以及外部写入时钟取反DA_QCLKB的相位可以分别与随着外部时钟DA_CLK、外部时钟取反DA_CLKB、外部写入时钟DA_QCLK以及外部写入时钟取反DA_QCLKB被驱动而输出的输入时钟CLK_i、输入时钟取反CLKB_i、写输入时钟QCLK_i以及写输入时钟取反QCLKB_i的相位相同。并且，外部时钟DA_CLK和外部时钟取反DA_CLKB具有相反的相位，且外部写入时钟DA_QCLK和外部写入时钟取反DA_QCLKB具有相反的相位。
如图6所显示，半导体存储器装置2000可以包括第二测试输入块400、数据输入/输出块500以及选通信号输入块600。
例如，图6所显示的半导体存储器装置2000为用于处理数据信号的装置，且图1所显示的前述半导体存储器装置1000为用于处理地址(或命令)与时钟的装置。
第二测试输入块400可以配置成接收从测试焊盘60被外部输入的数据DA_DQ、参考电压VREF、时钟DA_CLK和DA_CLKB以及数据选通信号DA_DQS和DA_DQSB。测试焊盘60可以为探针式焊盘或直接存取焊盘等。外部输入的数据DA_DQ称为外部数据DA_DQ，而外部输入的时钟DA_CLK和DA_CLKB分别称为外部时钟DA_CLK和外部时钟取反DA_CLKB。此外，外部输入的数据选通信号DA_DQS和DA_DQSB分别称为外部数据选通信号DA_DQS和外部数据选通取反信号DA_DQSB。
第二测试输入块400可以配置成：比较外部数据DA_DQ的电压电平和参考电压VREF的电压电平，并通过使第一比较结果与外部时钟DA_CLK同步而产生上升数据DATAR作为该第一比较结果。此外，第二测试输入块400可以配置成：比较外部数据DA_DQ的电压电平和参考电压VREF的电压电平，并通过使第二比较结果与外部时钟取反DA_CLKB同步而产生下降数据DATAF作为该第二比较结果。第二测试输入块400可以配置成：驱动外部数据选通信号DA_DQS和外部数据选通取反信号DA_DQSB，并产生输入数据选通信号DQS_i和输入数据选通取反信号DQSB_i。数据输入/输出块500可以配置成接收来自第二测试输入块400的上升数据DATAR和下降数据DATAF。选通信号输入块600可以配置成接收来自第二测试输入块400的输入数据选通信号DQS_i和输入数据选通取反信号DQSB_i。
更详细而言，参照图7，第二测试输入块400可以包括比较单元410、第一和第二锁存单元420和430以及第一和第二驱动器440和450。
比较单元410可以配置成：接收外部数据DA_DQ和参考电压VREF，并比较外部数据DA_DQ的电压电平和参考电压VREF的电压电平。例如，比较单元410可以配置成：当外部数据DA_DQ的电压电平高于参考电压VREF的电压电平时，输出具有高电平的信号，而当外部数据DA_DQ的电压电平低于参考电压VREF的电压电平时，则输出具有低电平的信号。
第一锁存单元420可以配置成：响应外部时钟DA_CLK以锁存比较单元410的输出，并输出锁存信号作为上升数据DATAR。例如，第一锁存单元420可以在外部时钟DA_CLK的上升时序锁存第一比较单元410的输出，并输出上升数据DATAR。
第二锁存单元430可以配置成：响应外部时钟取反DA_CLKB以锁存比较单元410的输出，并输出锁存信号作为下降数据DATAF。例如，第二锁存单元430可以在外部时钟取反DA_CLKB的上升时序锁存第一比较单元410的输出，并输出下降数据DATAF。
第一驱动器440可以配置成驱动外部数据选通信号DA_DQS，藉此输出输入数据选通信号DQS_i。
第二驱动器450可以配置成驱动外部数据选通取反信号DA_DQSB，藉此输出输入数据选通取反信号DQSB_i。
图6的数据输入/输出块500可以配置成：响应写入数据选通上升信号WDQS_R和写入数据选通下降信号WDQS_F，以将上升数据DATAR和下降数据DATAF传送到第一和第二输入数据线RXR_L和RXF_L。并且，数据输入/输出块500可以配置成接收来自第一和第二输出数据线TXR_L和TXF_L的数据。数据输入/输出块500可以电耦接数据输入/输出凸块DQ_bump。
参照图8，数据输入/输出块500可以包括数据输入部510、数据输出部520以及暂时储存部530。
数据输入部510可以配置成：同步于写入数据选通上升信号WDQS_R和写入数据选通下降信号WDQS_F，以将从数据输入/输出凸块DQ_bump所输入的PHY数据PHY_DQ或从数据输出部520所输入的PHY数据PHY_DQ传送到第一和第二输入数据线RXR_L和RXF_L。
数据输入部510可以包括接收单元511以及第一和第二锁存单元512和513。
接收单元511可以配置成接收PHY数据PHY_DQ，并传送PHY数据PHY_DQ到第一和第二锁存单元512和513。接收单元511可以由接收器构成。
第一锁存单元512可以配置成响应写入数据选通上升信号WDQS_R以将接收单元511的输出数据提供给第一输入数据线RXR_L。例如，每次写入数据选通上升信号WDQS_R转换至高电平时，第一锁存单元512可以锁存接收单元511的输出数据，并将接收单元511的该锁存的输出输出到第一输入数据线RXR_L。
第二锁存单元513可以配置成：响应写入数据选通下降信号WDQS_F，以将接收单元511的输出数据提供给第二输入数据线RXF_L。例如，每次写入数据选通下降信号WDQS_F转换至高电平时，第二锁存单元513可以锁存接收单元511的输出数据，并接收单元511的该锁存的输出输出到第二输入数据线RXF_L。
数据输出部520可以配置成：将第一和第二输出数据线TXR_L和TXF_L的信号、暂时储存部530的输出信号R1_OUT和R2_OUT以及第二测试输入块400的输出信号DATAR和DATAF中之一输出到数据输入/输出凸块DQ_bump和数据输入部510的接收单元511。
数据输出部520可以包括第一至第六多路复用器521至526以及传输单元527。
第一多路复用器521可以配置成：响应第一测试控制信号Test_ctrl1，以选择暂时储存部530的输出信号R1_OUT和第一输出数据线TXR_L的信号中之一。例如，当第一测试控制信号Test_ctrl1被使能时，第一多路复用器521可以输出第一输出数据线TXR_L的信号，而当第一测试控制信号Test_ctrl1被禁止时，则输出暂时储存部530的输出信号R1_OUT。
第二多路复用器522可以配置成：响应第一测试控制信号Test_ctrl1，以输出暂时储存部530的输出信号R2_OUT和第二输出数据线TXF_L的信号中之一。例如，当第一测试控制信号Test_ctrl1被使能时，第二多路复用器522可以输出第二输出数据线TXF_L的信号，而当第一测试控制信号Test_ctrl1被禁止时，则输出暂时储存部530的输出信号R2_OUT。
第三多路复用器523可以配置成：响应第二测试控制信号Test_ctrl2，以选择输出时钟TXCLK和写输入时钟QCLK_i中的一个时钟。例如，当第二测试控制信号Test_ctrl2被使能时，第三多路复用器523可以输出写输入时钟QCLK_i，而当第二测试控制信号Test_ctrl2被禁止时，则将输出时钟TXCLK输出。输出时钟TXCLK可以为用于正常操作而非测试操作中的读取操作的时钟，而写输入时钟QCLK_i可以为图1所显示的时钟。
第四多路复用器524可以配置成：响应写输入时钟QCLK_i，以选择上升数据DATAR和下降数据DATAF中之一。例如，当写输入时钟QCLK_i为高电平时，第四多路复用器524可以输出上升数据DATAR，而当写输入时钟QCLK_i为低电平时，则输出下降数据DATAF。
第五多路复用器525可以配置成：响应第三多路复用器523的输出，以选择第一多路复用器521的输出和第二多路复用器522的输出中之一。例如，当第三多路复用器523的输出为高电平时，第五多路复用器525可以输出第一多路复用器521的输出，而当第三多路复用器523的输出为低电平时，则输出第二多路复用器522的输出。
第六多路复用器526可以配置成：响应第三测试控制信号Test_ctrl3，以输出第五多路复用器525的输出和第四多路复用器524的输出中之一。例如，当第三测试控制信号Test_ctrl3被使能时，第六多路复用器526可以输出第五多路复用器525的输出到传输单元527，而当第三测试控制信号Test_ctrl3被禁止时，则输出第四多路复用器524的输出到传输单元527。
传输单元527可以配置成将第六多路复用器526的输出提供给数据输入/输出凸块DQ_bump和接收单元511。传输单元527可以由驱动器构成。
第一和第二多路复用器521和522可以为如下的构成元件(component element)，其根据第一测试控制信号Test_ctrl1来选择暂时储存部530的输出R1_OUT和R2_OUT与第一和第二输出数据线TXR_L和TXF_L的信号中的一种。第三多路复用器523可以为如下的一种构成元件，其根据第二测试控制信号Test_ctrl2来选择正常操作中所使用的时钟TXCLK和测试中所使用的时钟QCLK_i。第四多路复用器524可以为如下的一种构成元件，其使上升数据DATAR和下降数据DATAF与测试中所使用的时钟(即写输入时钟QCLK_i)同步。第五多路复用器525可以为如下的一种构成元件，其使第一和第二多路复用器521和522的输出与第三多路复用器523的输出同步。第六多路复用器526为如下的一种构成元件，其响应第三测试控制信号Test_ctrl3，以将第四多路复用器524的输出和第五多路复用器525的输出中之一传送到传输单元527。数据输入/输出凸块DQ_bump可以电耦接于使传输单元527和接收单元511通过其可以彼此电耦接的节点，且传输单元527、接收单元511以及数据输入/输出凸块DQ_bump可以电耦接之处的该节点的信号为PHY数据PHY_DQ。即，传输单元527的输出可以为PHY数据PHY_DQ，且接收单元511的输入可以为PHY数据PHY_DQ。
暂时储存部530可以配置成：响应第四测试控制信号Test_ctrl4，以储存数据输入部510的输出，并将储存的信号传送到数据输出部520的第一和第二多路复用器521和522。例如，当第四测试控制信号Test_ctrl4被使能时，暂时储存部530可以储存数据输入部510的输出，并将储存的信号提供给数据输出部520的第一和第二多路复用器521和522。此外，当第四测试控制信号Test_ctrl4被禁止时，暂时储存部530不会接收数据输入部510的输出，并输出先前储存的信号的数值。
暂时储存部530可以包括第一和第二开关531和532以及寄存器533。
第一开关531可以配置成：当第四测试控制信号Test_ctrl4被使能时，传送第一锁存单元512的输出到寄存器533。第一开关531可以配置成：当第四测试控制信号Test_ctrl4被禁止时，阻止第一锁存单元512的输出被传送到寄存器533。
第二开关532可以配置成：当第四测试控制信号Test_ctrl4被使能时，传送第二锁存单元513的输出到寄存器533。第二开关532可以配置成：当第四测试控制信号Test_ctrl4被禁止时，阻止第二锁存单元513的输出传送到寄存器533。
寄存器533可以配置成储存第一和第二开关531和532的输出、并输出储存的信号到第一和第二多路复用器521和522。例如，寄存器533可以储存第一开关531的输出，并输出第一开关531的储存的输出到第一多路复用器521。并且，寄存器533可以储存第二开关532的输出，并输出从第二开关532提供的储存的信号到第二多路复用器522。
图6的选通信号输入块600可以配置成：响应输入数据选通信号DQS_i和输入数据选通取反信号DQSB_i，以产生写入数据选通上升信号WDQS_R和写入数据选通下降信号WDQS_F。此外，选通信号输入块600可以电耦接于数据选通凸块DQS_bump，并响应正常操作中从数据选通凸块DQS_bump所输入的信号以产生写入数据选通上升信号WDQS_R和写入数据选通下降信号WDQS_F。
请参照图9，选通信号输入块600可以包括第一和第二锁存单元610和620、多路复用器630、传输单元640以及接收单元650。
第一锁存单元610可以配置成：响应输入数据选通信号DQS_i，以锁存和输出外部电压VDD，即高电平信号。例如，每次输入数据选通信号DQS_i转换至高电平时，第一锁存单元610可以输出高电平信号。
第二锁存单元620可以配置成响应输入数据选通取反信号DQSB_i以锁存和输出接地电压VSS，即低电平信号。例如，每次输入数据选通取反信号DQSB_i转换至高电平时，第二锁存单元620输出低电平信号。
多路复用器630可以配置成：响应输入数据选通信号DQS_i，以选择第一锁存单元610和第二锁存单元620的输出中之一。例如，当输入数据选通信号DQS_i为高电平时，多路复用器630可以将第一锁存单元610的输出输出到传输单元640，而当输入数据选通信号DQS_i为低电平时，则将第二锁存单元620的输出输出到传输单元640。
传输单元640可以配置成接收多路复用器630的输出，并将其输出到数据选通凸块DQS_bump和接收单元650。
接收单元650可以配置成：接收从传输单元640所输出的信号或从数据选通凸块DQS_bump所输入的信号，并输出写入数据选通上升信号WDQS_R。此外，接收单元650可以反转从传输单元640所输出的信号或从数据选通凸块DQS_bump所输入的信号，并输出写入数据选通下降信号WDQS_F。向或从传输单元640、接收单元650以及数据选通凸块DQS_bump电耦接之处的节点输入或所输出的信号可以为PHY数据选通信号PHY_DQ。
图10显示根据本发明的实施例的半导体存储器装置3000，其中使用了有关地址、命令以及时钟的图1的半导体存储器装置1000和有关数据的图6的半导体存储器装置2000两者。
图10所显示的半导体存储器装置3000可以包括测试输入/输出端口700、内部输入接口800以及错误检测块900。
测试输入/输出端口700可以包括多个测试焊盘700_1、700_2、……与700_n，并可以配置成将从外部电路设备所施加的地址、命令、时钟与数据传送到内部输入接口800。
内部输入接口800可以包括图1所显示的半导体存储器装置1000和图6所显示的半导体存储器装置2000，并可以配置成从自测试输入/输出端口700所输入的时钟、地址、命令与数据产生内部时钟INT_CLK、内部地址INT_ADD、内部命令INT_COM、内部数据INT_DATA以及暂时储存数据R_out。例如，图1所显示的半导体存储器装置1000可以响应外部地址DA_ADD、参考电压VREF、外部时钟DA_CLK以及外部写入时钟DA_QCLK来产生内部地址INT_ADD和内部时钟INT_CLK。并且，通过使用图1所显示的半导体存储器装置1000，外部命令可以产生作为内部命令INT_COM。用于产生内部地址INT_ADD的配置和用于产生内部命令INT_COM的配置彼此相同，不过其输入信号和输出信号可以不同。图6所显示的半导体存储器装置2000通过使用外部数据DA_DQ、参考电压VREF、外部时钟DA_CLK以及外部数据选通信号DA_DQS来产生要被输入到输入数据线RXR_L和RXF_L的内部数据INT_DATA。此外，随着输入到输入数据线RXR_L和RXF_L的内部数据INT_DATA由寄存器533储存(参见图8)，暂时储存数据R_out(R1_OUT和R2_OUT)被产生。
错误检测块900可以配置成：比较内部数据INT_DATA和暂时储存数据R_out以检测其是否彼此相同，并输出比较结果到配置于测试输入/输出端口700中的一个测试焊盘。错误检测块900可以由“异或门(exclusive OR gate)”和“与门(AND gate)”实现。
以下将描述图1所显示有关地址信号的半导体存储器装置1000的操作。
参照图1，第一测试输入块100：利用地址DA_ADD、参考电压VREF以及时钟DA_CLK、DA_CLKB、DA_QCLK和DA_QCLKB，响应于外部地址DA_ADD、参考电压VREF、外部时钟DA_CLK、外部时钟取反DA_CLKB、外部写入时钟DA_QCLK以及外部写入时钟取反DA_QCLKB，来产生上升地址ADDR、下降地址ADDF、写输入时钟QCLK_i、写输入时钟取反QCLKB_i、输入时钟CLK_i以及输入时钟取反CLKB_i。
地址输入块200：利用来自第一测试输入块100的上升地址ADDR、下降地址ADDF、写输入时钟QCLK_i以及写输入时钟取反QCLKB_i，响应于上升地址ADDR、下降地址ADDF、写输入时钟QCLK_i以及写输入时钟取反QCLKB_i，来产生内部地址INT_ADD。
详细而言，请参照图3，在测试中，第一测试控制信号Test_ctrlA被使能，且第一多路复用器230所产生的PHY地址PHY_ADD被输出到地址凸块ADD_bump和接收单元250。接收单元250接收传输单元240的输出，并将其输出到第二多路复用器260。在第二测试控制信号Test_ctrlB被禁止的情况下，第二多路复用器260选择和输出接收单元250的输出作为内部地址INT_ADD。PHY地址PHY_ADD从自测试焊盘所输入的外部地址DA_ADD、参考电压VREF、外部时钟DA_CLK以及外部时钟取反DA_CLKB所产生的上升地址ADDR和下降地址ADDF产生。由于PHY地址PHY_ADD通过地址凸块ADD_bump输入接收单元250，因此形成如同正常操作中从地址凸块ADD_bump输入接收单元250的地址的路径的相同路径。在必需将尚未通过传输单元240和接收单元250的PHY地址PHY_ADD当作内部地址INT_ADD使用情况下，第二测试控制信号Test_ctrlB被禁止。
用于产生外部命令作为内部命令的配置和用于产生外部地址DA_ADD作为内部地址INT_ADD的配置相同。
时钟输入块300响应输入时钟CLK_i和输入时钟取反CLKB_i以产生内部地址INT_ADD。
详细而言，请参照图4，第一多路复用器330的输出(即PHY时钟PHY_CLK)通过传输单元340、时钟凸块CLK_bump、接收单元350以及第二多路复用器360被输出为内部时钟INT_CLK。在这种情况下，接收单元350以如同正常操作中的相同方式接收来自时钟凸块CLK_bump的信号，并通过第二多路复用器360输出内部时钟INT_CLK。此外，在第一和第二测试控制信号Test_ctrlA和Test_ctrlB的控制下，第一多路复用器330的输出不通过时钟凸块CLK_bump和接收单元350而直接通过第二多路复用器360被输出为内部时钟INT_CLK。
因此，图1所显示的半导体存储器装置1000可以在测试中通过如同于正常操作中的地址、命令以及时钟的相同的输入路径来将内部地址INT_ADD、内部命令INT_COM以及内部时钟INT_CLK输入到其他内部电路。
以下将描述图6所显示有关数据的半导体存储器装置2000的操作。
第二测试输入块400响应外部数据DA_DQ、参考电压VREF、外部时钟DA_CLK、外部时钟取反DA_CLKB、外部数据选通信号DA_DQS以及外部数据选通取反信号DA_DQSB来产生上升数据DATAR、下降数据DATAF、输入数据选通信号DQS_i以及输入数据选通取反信号DQSB_i。
数据输入/输出块500响应上升数据DATAR、下降数据DATAF、写入数据选通上升信号WDQS_R以及写入数据选通下降信号WDQS_F来将PHY数据PHY_DQ(参见图8)输出到第一和第二输入数据线RXR_L和RXF_L作为内部数据INT_DATA。并且，数据输入/输出块500可以将从第一和第二输出数据线TXR_L和TXF_L所接收的数据输出到数据凸块DQ_bump。
详细而言，请参照图8，数据输入/输出块500包括数据输入部510、数据输出部520以及暂时储存部530。
数据输入部510传送PHY数据PHY_DQ到第一和第二输入数据线RXR_L和RXF_L。
数据输出部520响应第一至第三测试控制信号Test_ctrl1、Test_ctrl2以及Test_ctrl3以选择第一和第二输出数据线TXR_L和TXF_L的信号、寄存器533的输出信号R1_OUT和R2_OUT以及上升数据DATAR和下降数据DATAF中之一，并根据所选择信号产生PHY数据PHY_DQ。
因此，通过如同在数据从数据输入部510通过输入数据线RXR_L和RXF_L传递的正常操作中的相同数据路径来输入数据是可能的。
暂时储存部530可以储存通过第一和第二输入数据线RXR_L和RXF_L所输入的数据，并可以输出暂时储存数据R1_OUT和R2_OUT。
请参照图10，根据本发明的实施例的半导体存储器装置3000可以在测试中通过如同在正常操作中的包括测试输入/输出端口700的相同路径来输入地址、时钟、命令以及数据。由于半导体存储器装置可以在测试中通过如同在正常操作中的包括测试输入/输出端口700的相同路径来输入地址、时钟、命令以及数据，因此半导体存储器装置可以在测试中执行诸如输出储存的数据和储存所输入的数据的正常操作。此外，由于地址、时钟、命令以及数据可以通过与用于从外部所输入的地址、命令以及数据的相应的凸块电耦接的所述接收单元而被输入半导体存储器装置，因此可以检查所述相应的接收单元是否正常操作。
由于包括错误检测单元900，因此可以检测输入半导体存储器装置和暂时储存数据R_out的内部数据INT_DATA是否彼此相同，因而可以检查数据输入部510和数据输出部520是否正常操作。更具体地，数据输出部520的输出可以通过数据输入部510被储存于暂时储存部530中，且暂时储存部530的输出可以被输入至数据输出部520。因此，由于相同的数据可以被输入至数据输入部510和数据输出部520，因此通过比较暂时储存数据和从数据输入部510所输出的数据，可以检查数据输入部510和数据输出部520是否正常操作。
通过将图10的半导体存储器装置3000设置于相应的信道中，可以分别测试所述信道。
图11显示根据本发明的各种实施例的电子系统4000的各种特征的框图。系统4000可以包括控制器4100和存储器件4200。根据本说明书所述的实施例，存储器件4200可以配置成为半导体集成电路，且可以类似于或等同于有关图1至图10所详述的实施例中的一个或多个。系统4000可以以各种方式形成，诸如使用传统技术将系统4000的各个组件耦接在一起、或者将所述组件集成于一个或许多芯片型单元中。在一实施例中，系统4000还包括电子装置4300和总线4400，其中总线4400提供系统4000的组件之间的导电性。在一实施例中，总线4400包括地址总线、数据总线以及控制总线，每一个为独立配置。在替代性实施例中，总线4400使用共享导线用于提供地址、数据、或控制中的一个或多个，其使用是由控制器4100控制的。在实施例中，电子装置4300可以包括用于电子系统4000的预期功能性应用的附加存储器。
存储器件4200不限于根据本说明书所述的各种实施例而设置的动态随机存取存储器、静态随机存取存储器、同步动态随机存取存储器(Synchronous dynamic randomaccess memory，SDRAM)、同步图形随机存取存储器(Synchronous graphics randomaccess memory，SGRAM)、双倍数据速率动态随机存取存储器(Double data rate dynamicram，DDR)以及双倍数据速率SDRAM。根据如图1至图10所例示的各种实施例，存储器件4200可以使用测试焊盘在读取操作和写入操作中实现。
在各种实施例中，外围设备或设备4500耦接总线4400。外围设备4500可以包括能与控制器4100协力操作的显示器、成像设备、打印设备、无线设备、无线接口(例如无线收发器)、附加储存存储器、控制设备。在实施例中，控制器4100可以包括一个或多个处理器。在各种实施例中，系统4100包括(但不限于)光纤系统或设备、电光系统或设备、光学系统或设备、成像系统或设备以及信息处理系统或设备(诸如无线系统或设备)、电信系统或设备以及计算机。
正如从以上描述应明白，根据本发明的实施例的半导体存储器装置可以使用测试焊盘来测试半导体存储器装置是否正常操作。
虽然以上已描述某些实施例，但本领域技术人员应可以理解所描述的实施例仅为举例说明。因此，不应依据所描述的实施例限制本说明书所描述的半导体存储器装置。而是，本说明书描述的半导体存储器装置应该仅仅根据所附的结合以上描述和随附附图获得的权利要求来限制。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体集成电路，包括：
测试输入/输出端口，其包括多个测试焊盘；
内部输入接口，其配置成：通过所述测试输入/输出端口，响应外部信号以产生内部时钟、内部地址、内部命令、内部数据以及暂时储存数据；以及
错误检测块，其配置成：判断所述内部数据和所述暂时储存数据是否彼此相同，并通过所述测试输入/输出端口的一个测试焊盘输出判断结果，
其中所述内部输入接口包括产生所述内部数据的数据输入/输出块，且其中所述数据输入/输出块包括：
暂时储存部，其将所述内部数据储存为所述暂时储存数据；
数据输出部，其接收所述暂时储存数据；以及
数据输入部，其接收所述数据输出部的输出，并将所述数据输出部的输出输出为所述内部数据。
技术方案2.如技术方案1所述的半导体集成电路，其中，所述多个测试焊盘中的每一个包括探针式焊盘或直接存取焊盘。
技术方案3.如技术方案1所述的半导体集成电路，其中，所述内部输入接口配置成：比较参考电压和外部地址的电压电平，并输出所述内部地址、所述内部命令以及所述内部数据。
技术方案4.如技术方案3所述的半导体集成电路，其中，所述内部输入接口包括：
测试输入块，其配置成：响应从所述测试输入/输出端口施加的所述外部地址、参考电压、外部时钟以及外部写入时钟，以产生上升地址、下降地址、写输入时钟以及输入时钟；
地址输入块，其配置成：响应所述上升地址、所述下降地址以及所述写输入时钟以产生物理层PHY地址，并将所述PHY地址输出为所述内部地址；以及
时钟输入块，其配置成：响应所述输入时钟以产生PHY时钟，并将所述PHY时钟输出为所述内部时钟。
技术方案5.如技术方案4所述的半导体集成电路，
其中，所述测试输入块配置成：比较所述外部地址的电压电平和所述参考电压的所述电压电平，并同步于所述外部时钟而将比较结果输出为所述上升地址和所述下降地址；
其中，所述测试输入块驱动所述外部时钟并输出所述输入时钟；以及
其中，所述测试输入块驱动所述外部写入时钟并输出所述写输入时钟。
技术方案6.如技术方案4所述的半导体集成电路，
其中，所述地址输入块通过使所述上升地址和所述下降地址与所述写输入时钟同步而产生所述PHY地址；以及
其中所述地址输入块包括：
传输单元，其配置成响应第一测试控制信号以将所述PHY地址输出到地址凸块和接收单元；
所述接收单元，其配置成输出从所述传输单元或所述地址凸块传送的信号；以及
多路复用器，其配置成：响应第二测试控制信号，以将所述PHY地址输出为所述内部地址或将所述接收单元的输出输出为所述内部地址。
技术方案7.如技术方案6所述的半导体集成电路，其中，所述地址凸块电耦接于所述传输单元和所述接收单元电耦接之处的节点。
技术方案8.如技术方案4所述的半导体集成电路，其中，所述时钟输入块通过使外部电压和接地电压与所述输入时钟同步而产生所述PHY时钟。
技术方案9.如技术方案8所述的半导体集成电路，其中，所述时钟输入块包括：
传输单元，其配置成响应第一测试控制信号以将所述PHY时钟传送到时钟凸块和接收单元；
所述接收单元，其配置成输出从所述时钟凸块或所述传输单元传送的信号；以及
多路复用器，其配置成：响应第二测试控制信号，以将所述PHY时钟输出为所述内部时钟或将所述接收单元的输出输出为所述内部时钟。
技术方案10.如技术方案9所述的半导体集成电路，其中,所述时钟凸块电耦接于所述传输单元和所述接收单元电耦接之处的节点。
技术方案11.如技术方案3所述的半导体集成电路，其中，所述内部输入接口包括：
测试输入块，其配置成：响应从所述测试输入/输出端口施加的外部数据、所述参考电压、外部时钟以及外部数据选通信号，以产生上升数据、下降数据以及输入数据选通信号；
所述数据输入/输出块，其配置成：通过使所述上升数据和所述下降数据与写入数据选通上升信号和写入数据选通下降信号同步而将所述上升数据和所述下降数据传送到输入数据线作为所述内部数据；以及
选通信号产生块，其配置成响应所述输入数据选通信号以产生所述写入数据选通上升信号和所述写入数据选通下降信号。
技术方案12.如技术方案11所述的半导体集成电路，
其中，所述测试输入块配置成：比较所述外部数据的电压电平和所述参考电压的电压电平，并通过使比较结果同步于所述外部时钟而产生所述上升数据和所述下降数据；以及
其中，所述测试输入块驱动所述外部数据选通信号并输出所述输入数据选通信号。
技术方案13.如技术方案12所述的半导体集成电路，其中，所述数据输入/输出块包括：
所述数据输入部，其配置成：通过使数据凸块或所述数据输出部的输出信号同步于所述写入数据选通上升信号和所述写入数据选通下降信号，以将所述数据凸块或所述数据输出部的所述输出信号传送到所述输入数据线；
所述数据输出部，其配置成：响应第一测试控制信号至第三测试控制信号，同步于所述写输入时钟，以将输出数据线的信号、所述暂时储存部的输出信号以及所述上升数据和所述下降数据中之一输出；以及
所述暂时储存部，其配置成：响应第四测试控制信号以储存由所述数据输入部传送到所述输入数据线的数据，并将储存的数据输出到所述数据输出部。
技术方案14.如技术方案13所述的半导体集成电路，
其中，所述数据输出部配置成：响应所述第一测试控制信号，以选择所述输出数据线的所述信号和所述暂时储存部的所述输出信号中之一；响应所述第二测试控制信号，以选择输出时钟和所述写输入时钟中之一；以及通过使所述第一测试控制信号选择的所述信号同步于所述第二测试控制信号选择的所述时钟而输出第一信号；
其中，所述数据输出部配置成通过使所述上升数据和下降数据同步于所述写输入时钟而输出第二信号；
其中，所述数据输出部配置成：响应所述第三测试控制信号以选择所述第一信号和所述第二信号中之一，并输出第三信号；以及
其中，所述数据输出部配置成：接收所述第三信号，并将所述第三信号传送到所述数据凸块和所述数据输入部。
技术方案15.如技术方案13所述的半导体集成电路，
其中，所述暂时储存部配置成：当所述第四测试控制信号被使能时，储存由所述数据输入部传送到所述输入数据线的所述数据，并将储存的数据输出到所述数据输出部；以及
其中，所述暂时储存部配置成：当所述第四测试控制信号被禁止时，防止所述输入数据线的所述数据被储存于其中。
技术方案16.如技术方案13所述的半导体集成电路，其中，所述数据凸块电耦接于所述数据输入部和所述数据输出部共同电耦接之处的节点。
技术方案17.如技术方案11所述的半导体集成电路，
其中，所述选通信号产生块配置成使外部电压和接地电压同步于所述输入数据选通信号；以及
其中，所述选通信号产生块包括：
传输单元，其配置成：传送与所述输入数据选通信号同步的信号到数据选通凸块和接收单元，作为PHY数据选通信号；以及
所述接收单元，其配置成：输出从所述传输单元或所述数据选通凸块传送的信号，作为所述写入数据选通上升信号，并输出具有与所述写入数据选通上升信号相反的相位的所述写入数据选通下降信号。
技术方案18.如技术方案17所述的半导体集成电路，其中，所述数据选通凸块电耦接于所述传输单元和所述接收单元电耦接之处的节点。
技术方案19.一种包括半导体集成电路块的系统：
其中，所述半导体集成电路块包括：
测试端口，其包括多个测试焊盘；
内部输入接口，其配置成：使用通过所述测试端口提供的外部信号来产生内部信号和暂时储存数据；以及
错误检测块，其配置成：比较所述内部信号和所述暂时储存数据，并通过所述多个测试焊盘中选中的一个焊盘输出比较结果。
技术方案20.一种包括半导体集成电路块的系统：
其中，所述半导体集成电路块配置成包括被输入信号用于测试所述半导体集成电路块的多个测试焊盘；以及
所述半导体集成电路块的测试结果通过所述多个测试焊盘中至少一个被输出。

Claims (19)

1.一种半导体集成电路，包括：
测试输入/输出端口，其包括多个测试焊盘；
内部输入接口，其配置成：通过所述测试输入/输出端口，响应外部信号以产生内部时钟、内部地址、内部命令、内部数据以及暂时储存数据；以及
错误检测块，其配置成：判断所述内部数据和所述暂时储存数据是否彼此相同，并通过所述测试输入/输出端口的一个测试焊盘输出判断结果，
其中所述内部输入接口包括产生所述内部数据的数据输入/输出块，且其中所述数据输入/输出块包括：
暂时储存部，其将所述内部数据储存为所述暂时储存数据；
数据输出部，其接收所述暂时储存数据；以及
数据输入部，其接收所述数据输出部的输出，并将所述数据输出部的输出输出为所述内部数据。
2.如权利要求1所述的半导体集成电路，其中，所述多个测试焊盘中的每一个包括探针式焊盘或直接存取焊盘。
3.如权利要求1所述的半导体集成电路，其中，所述内部输入接口配置成：比较参考电压和外部地址的电压电平，并输出所述内部地址、所述内部命令以及所述内部数据。
4.如权利要求3所述的半导体集成电路，其中，所述内部输入接口包括：
测试输入块，其配置成：响应从所述测试输入/输出端口施加的所述外部地址、参考电压、外部时钟以及外部写入时钟，以产生上升地址、下降地址、写输入时钟以及输入时钟；
地址输入块，其配置成：响应所述上升地址、所述下降地址以及所述写输入时钟以产生物理层PHY地址，并将所述PHY地址输出为所述内部地址；以及
时钟输入块，其配置成：响应所述输入时钟以产生PHY时钟，并将所述PHY时钟输出为所述内部时钟。
5.如权利要求4所述的半导体集成电路，
其中，所述测试输入块配置成：比较所述外部地址的电压电平和所述参考电压的所述电压电平，并同步于所述外部时钟而将比较结果输出为所述上升地址和所述下降地址；
其中，所述测试输入块驱动所述外部时钟并输出所述输入时钟；以及
其中，所述测试输入块驱动所述外部写入时钟并输出所述写输入时钟。
6.如权利要求4所述的半导体集成电路，
其中，所述地址输入块通过使所述上升地址和所述下降地址与所述写输入时钟同步而产生所述PHY地址；以及
其中所述地址输入块包括：
传输单元，其配置成响应第一测试控制信号以将所述PHY地址输出到地址凸块和接收单元；
所述接收单元，其配置成输出从所述传输单元或所述地址凸块传送的信号；以及
多路复用器，其配置成：响应第二测试控制信号，以将所述PHY地址输出为所述内部地址或将所述接收单元的输出输出为所述内部地址。
7.如权利要求6所述的半导体集成电路，其中，所述地址凸块电耦接于所述传输单元和所述接收单元电耦接之处的节点。
8.如权利要求4所述的半导体集成电路，其中，所述时钟输入块通过使外部电压和接地电压与所述输入时钟同步而产生所述PHY时钟。
9.如权利要求8所述的半导体集成电路，其中，所述时钟输入块包括：
传输单元，其配置成响应第一测试控制信号以将所述PHY时钟传送到时钟凸块和接收单元；
所述接收单元，其配置成输出从所述时钟凸块或所述传输单元传送的信号；以及
多路复用器，其配置成：响应第二测试控制信号，以将所述PHY时钟输出为所述内部时钟或将所述接收单元的输出输出为所述内部时钟。
10.如权利要求9所述的半导体集成电路，其中,所述时钟凸块电耦接于所述传输单元和所述接收单元电耦接之处的节点。
11.如权利要求3所述的半导体集成电路，其中，所述内部输入接口包括：
测试输入块，其配置成：响应从所述测试输入/输出端口施加的外部数据、所述参考电压、外部时钟以及外部数据选通信号，以产生上升数据、下降数据以及输入数据选通信号；
所述数据输入/输出块，其配置成：通过使所述上升数据和所述下降数据与写入数据选通上升信号和写入数据选通下降信号同步而将所述上升数据和所述下降数据传送到输入数据线作为所述内部数据；以及
选通信号产生块，其配置成响应所述输入数据选通信号以产生所述写入数据选通上升信号和所述写入数据选通下降信号。
12.如权利要求11所述的半导体集成电路，
其中，所述测试输入块配置成：比较所述外部数据的电压电平和所述参考电压的电压电平，并通过使比较结果同步于所述外部时钟而产生所述上升数据和所述下降数据；以及
其中，所述测试输入块驱动所述外部数据选通信号并输出所述输入数据选通信号。
13.如权利要求12所述的半导体集成电路，其中，所述数据输入/输出块包括：
所述数据输入部，其配置成：通过使数据凸块或所述数据输出部的输出信号同步于所述写入数据选通上升信号和所述写入数据选通下降信号，以将所述数据凸块或所述数据输出部的所述输出信号传送到所述输入数据线；
所述数据输出部，其配置成：响应第一测试控制信号至第三测试控制信号，同步于写输入时钟，以将输出数据线的信号、所述暂时储存部的输出信号以及所述上升数据和所述下降数据中之一输出；以及
所述暂时储存部，其配置成：响应第四测试控制信号以储存由所述数据输入部传送到所述输入数据线的数据，并将储存的数据输出到所述数据输出部。
14.如权利要求13所述的半导体集成电路，
其中，所述数据输出部配置成：响应所述第一测试控制信号，以选择所述输出数据线的所述信号和所述暂时储存部的所述输出信号中之一；响应第二测试控制信号，以选择输出时钟和所述写输入时钟中之一；以及通过使由所述第一测试控制信号选择的所述信号同步于由所述第二测试控制信号选择的所述时钟而输出第一信号；
其中，所述数据输出部配置成通过使所述上升数据和下降数据同步于所述写输入时钟而输出第二信号；
其中，所述数据输出部配置成：响应所述第三测试控制信号以选择所述第一信号和所述第二信号中之一，并输出第三信号；以及
其中，所述数据输出部配置成：接收所述第三信号，并将所述第三信号传送到所述数据凸块和所述数据输入部。
15.如权利要求13所述的半导体集成电路，
其中，所述暂时储存部配置成：当所述第四测试控制信号被使能时，储存由所述数据输入部传送到所述输入数据线的所述数据，并将储存的数据输出到所述数据输出部；以及
其中，所述暂时储存部配置成：当所述第四测试控制信号被禁止时，防止所述输入数据线的所述数据被储存于其中。
16.如权利要求13所述的半导体集成电路，其中，所述数据凸块电耦接于所述数据输入部和所述数据输出部共同电耦接之处的节点。
17.如权利要求11所述的半导体集成电路，
其中，所述选通信号产生块配置成使外部电压和接地电压同步于所述输入数据选通信号；以及
其中，所述选通信号产生块包括：
传输单元，其配置成：传送与所述输入数据选通信号同步的信号到数据选通凸块和接收单元，作为PHY数据选通信号；以及
所述接收单元，其配置成：输出从所述传输单元或所述数据选通凸块传送的信号，作为所述写入数据选通上升信号，并输出具有与所述写入数据选通上升信号相反的相位的所述写入数据选通下降信号。
18.如权利要求17所述的半导体集成电路，其中，所述数据选通凸块电耦接于所述传输单元和所述接收单元电耦接之处的节点。
19.一种包括半导体集成电路块的系统：
其中，所述半导体集成电路块包括：
测试端口，其包括多个测试焊盘；
内部输入接口，其配置成：使用通过所述测试端口提供的外部信号来产生内部数据和暂时储存数据；以及
错误检测块，其配置成：比较所述内部数据和所述暂时储存数据，并通过所述多个测试焊盘中选中的一个焊盘输出比较结果，
其中所述内部输入接口包括产生所述内部数据的数据输入/输出块，且其中所述数据输入/输出块包括：
暂时储存部，其将所述内部数据储存为所述暂时储存数据；
数据输出部，其接收所述暂时储存数据；以及
数据输入部，其接收所述数据输出部的输出，并将所述数据输出部的输出输出为所述内部数据。
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