KR20160119582A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR20160119582A
KR20160119582A KR1020150048445A KR20150048445A KR20160119582A KR 20160119582 A KR20160119582 A KR 20160119582A KR 1020150048445 A KR1020150048445 A KR 1020150048445A KR 20150048445 A KR20150048445 A KR 20150048445A KR 20160119582 A KR20160119582 A KR 20160119582A
Authority
KR
South Korea
Prior art keywords
interface
data
level
memory device
mode
Prior art date
Application number
KR1020150048445A
Other languages
English (en)
Inventor
김대석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150048445A priority Critical patent/KR20160119582A/ko
Priority to US14/851,901 priority patent/US9570120B2/en
Priority to CN201510845379.0A priority patent/CN106055268B/zh
Publication of KR20160119582A publication Critical patent/KR20160119582A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0401—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals in embedded memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories

Landscapes

  • Read Only Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Storage Device Security (AREA)

Abstract

메모리 장치는, 다수의 셀 어레이; 상기 다수의 셀 어레이와 호스트 장치간에 데이터를 입/출력하기 위한 제1인터페이스; 상기 호스트 장치이외의 장치와 상기 다수의 셀 어레이의 데이터를 입/출력하기 위한 제2인터페이스; 및 상기 제1인터페이스를 사용하는 모드에서 상기 제2인터페이스를 사용하는 모드로의 전환시에 상기 다수의 셀 어레이의 데이터를 소거하기 위한 데이터 소거 회로를 포함할 수 있다.

Description

메모리 장치 및 이의 동작 방법 {MEMORY DEVICE AND OPERATION METHOD OF THE SAME}
본 특허 문헌은 메모리 장치에 관한 것으로, 더욱 자세하게는 메모리 장치의 데이터 보안(data security)을 향상시키는 기술에 관한 것이다.
최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 그리고, 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고, 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.
또한, 메모리의 집적도 향상을 위하여, 기존의 평면(two-dimentional, 2D) 배치 방식에서 복수의 메모리 칩을 적층한 입체 구조(three-dimentional, 3D) 배치 기술이 응용되기 시작했다. HBM (Hign Bandwidth Memory) 또는 3DS (three-Dimentional Stack)라고 불리는 이러한 메모리 장치는 호스트(host) 장치와의 접속을 위한 인터페이스와 테스트 등을 위한 별도의 인터페이스를 포함하는 것이 일반적인데, 2개의 인터페이스가 공존함에 따라 메모리 장치에 저장되어 있는 호스트 장치의 데이터가 다른 인터페이스를 통해 유출될 수 있다는 데이터 보안(data security)과 관련된 문제점이 있을 수 있다.
본 발명의 실시예들은, 메모리 장치의 데이터 보안(data security)을 향상시키는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 장치는, 다수의 셀 어레이; 상기 다수의 셀 어레이와 호스트 간에 데이터를 입/출력하기 위한 제1인터페이스; 상기 호스트 이외의 장치와 상기 다수의 셀 어레이의 데이터를 입/출력하기 위한 제2인터페이스; 및 상기 제1인터페이스를 사용하는 모드에서 상기 제2인터페이스를 사용하는 모드로의 전환시에 상기 다수의 셀 어레이의 데이터를 소거하기 위한 데이터 소거 회로를 포함할 수 있다.
상기 메모리 장치는, 상기 제1인터페이스와 상기 제2인터페이스 중 사용되는 인터페이스를 결정하기 위한 인터페이스 설정 패드을 더 포함할 수 있다.
상기 인터페이스 설정 패드의 전압 레벨이 제1레벨이면 상기 제1인터페이스가 활성화되고, 상기 인터페이스 설정 패드의 전압 레벨이 제2레벨이면 상기 제2인터페이스가 활성화되고, 상기 인터페이스 설정 패드의 전압 레벨이 상기 제1레벨에서 상기 제2레벨로 천이하고 상기 제2레벨이 미리 설정된 시간 이상 유지되면 상기 데이터 소거 회로가 상기 다수의 셀 어레이의 데이터를 소거할 수 있다.
상기 데이터 소거 회로는 상기 다수의 셀 어레이에 미리 설정된 패턴의 데이터를 라이트하는 것에 의해 상기 다수의 셀 어레이의 데이터를 소거할 수 있다.
또한, 본 발명의 다른 실시예에 따른 메모리 장치는, 인터페이스 칩; 및 각각 셀 어레이를 포함하고, 상기 인터페이스 칩 상에 적층되는 다수의 메모리 칩을 포함하고, 상기 인터페이스 칩은 상기 다수의 메모리 칩과 호스트 간에 데이터를 입/출력하기 위한 제1인터페이스; 상기 호스트 이외의 장치와 상기 다수의 메모리 칩의 데이터를 입/출력하기 위한 제2인터페이스; 및 상기 제1인터페이스를 사용하는 모드에서 상기 제2인터페이스를 사용하는 모드로의 전환시에 상기 다수의 메모리 칩의 데이터를 소거하기 위한 데이터 소거 회로를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리 장치의 동작 방법은, 제1모드에서 제1인터페이스를 이용해 셀 어레이와 호스트 간에 데이터가 입/출력되는 단계; 상기 제1모드가 종료되고 상기 호스트 이외의 장치와 상기 셀 어레이 간에 데이터를 입/출력하기 위한 제2모드가 시작되는 단계; 상기 셀 어레이의 데이터가 소거되는 단계; 및 상기 셀 어레이의 데이터가 소거된 이후에, 제2인터페이스를 이용해 상기 호스트 이외의 장치와 상기 셀 어레이 간에 데이터가 입/출력되는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 장치의 데이터 보안(data security)을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 메모리 장치(100)와 관련 구성들을 도시한 도면.
도 2는 도 1의 메모리 장치(100)의 인터페이스 칩(110)의 일실시예 구성도.
도 3은 도 1의 메모리 장치(100)의 인터페이스 칩(110)의 다른 실시예 구성도.
도 4는 도 1의 메모리 장치(100)의 동작을 도시한 순서도.
이하, 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 메모리 장치(100)와 관련 구성들을 도시한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 적층된 다수개의 칩들(110~150)을 포함할 수 있다. 메모리 장치(100)의 최하단에는 인터페이스 칩(110)이 구비되고, 인터페이스 칩(110) 상단에는 메모리 칩들(120~150)이 적층될 수 있다. 메모리 칩들(120~150) 각각은 셀 어레이를 포함할 수 있다. 인터페이스 칩(110)은 메모리 칩들(120~150)의 인터페이스를 위한 구성들을 포함할 수 있다. 메모리 칩들(120~150)과 인터페이스 칩(110)은 실리콘 관통 비아(TSV, Thriugh Silicon Via)를 통해 데이터를 주고 받을 수 있다. 메모리 칩들(120~150)에는 데이터의 저장을 위한 구성들만 포함시키고, 인터페이스 칩(110)에는 인터페이스를 위한 구성들만을 포함시키는 것에 의해, 메모리 장치(100)에서 동일한 역할을 하는 회로들이 중복되는 것을 방지할 수 있으며 그 결과 메모리 장치(100)의 전체 면적을 줄일 수 있다.
메모리 장치(100)는 인터포저(1, interposer)를 통해 호스트 장치(2)와 연결될 수 있다. 호스트 장치(2)는 메모리 장치(100)를 제어하기 위한 메모리 콘트롤러(memory controller)를 포함할 수 있다. 예를 들어, 호스트 장치(2)는 메모리 콘트롤러가 내장된 GPU(Graphic Processing Unit) 또는 CPU(Central Processing Unit)일 수 있다.
인터페이스 칩(110)은 2가지 종류의 인터페이스(111, 115)를 포함할 수 있다. 제1인터페이스(111)는 인터포저(1)를 통해 호스트 장치(2)와 통신하기 위한 인터페이스일 수 있다. 제1인터페이스(111)를 통해 호스트 장치(2)로부터 메모리 장치(100)로 커맨드와 어드레스가 전달되고, 호스트 장치(2)와 메모리 장치(100) 간에 데이터가 송/수신될 수 있다. 제2인터페이스(115)는 테스트를 목적으로 메모리 장치(100)가 호스트 장치(2) 이외의 장치, 예 테스트 장비, 와 연결되기 위한 인터페이스일 수 있다. 제2인터페이스(115)는 인터페이스 칩(110)에 연결된 패드(또는 핀 또는 다이렉트 억세스 볼)를 통해 테스트 장비와 직접 연결을 가능하게 할 수도 있으며, 인터페이스 칩(110)에 연결된 패드(또는 핀 또는 다이렉트 억세스 볼)를 통해 인터포저(1)에 연결되고 인터포저(1)를 통해 테스트 장비와 연결을 가능하게 할 수도 있다. 제2인터페이스(115)를 통해 메모리 장치는 테스트 장비와 연결되어 테스트가 가능할 수 있다.
메모리 장치(100)가 제1인터페이스(111)만을 포함하는 경우에는 인터포저(1)를 통해 호스트 장치(2)와 연결된 이후에는 호스트 장치(2)를 통하지 않고서는 메모리 장치(100)를 억세스할 수 없으므로, 메모리 장치(100)의 테스트가 불가능할 수 있다. 그런데, 메모리 장치(100)가 제2인터페이스(115)를 가지는 경우에는 제2인터페이스(115)에 의해 호스트 장치(2)와 무관하게 메모리 장치(100)의 억세스가 가능하도록 하는 것에 의해 메모리 장치(100)의 테스트가 가능해질 수 있다.
메모리 장치(100)가 제1인터페이스(111)이외에 제2인터페이스(115)를 가지는 경우에는 데이터 보안(data security)과 관련하여 문제가 발생할 수 있다. 제1인터페이스(111)에 의해 메모리 장치(100)에 저장된 호스트 장치(2)의 중요한 정보가 제2인터페이스(115)에 의해 접속 및 유출 가능할 수 있기 때문이다. 이하에서는 이러한 데이터 보안의 문제를 해결하기 위한 기술에 대해 알아보기로 한다.
도 1에서는 메모리 장치(100)가 인터페이스 칩(110)과 메모리 칩들(120~150)을 포함하는 것을 예시하였지만, 메모리 장치(100)가 하나의 칩으로 구성되고 하나의 칩에 제1인터페이스(111)와 제2인터페이스(115) 및 셀 어레이가 모두 포함될 수도 있음은 당연하다.
도 2는 도 1의 메모리 장치(100)의 인터페이스 칩(110)의 일실시예 구성도이다.
도 2를 참조하면, 인터페이스 칩(110)은 제1인터페이스(111), 제2인터페이스(115), 데이터 소거 회로(210)를 포함할 수 있다.
제1인터페이스(111)는 인터포저(1)와 연결되는 마이크로 범프들(201)을 통해 호스트 장치(2)로부터 커맨드, 어드레스, 데이터 및 메모리 장치(100)의 제어에 필요한 신호들을 수신할 수 있다. 그리고, 수신된 신호들을 메모리 칩들(120~150)에 적합한 형태로 가공한 후에 실리콘 관통 비아(TSV)를 통해 메모리 칩들(120~150)로 전달할 수 있다. 또한, 리드 동작과 같이 메모리 칩들(120~150)로부터 호스트 장치(2)로 데이터가 전달되어야 하는 상황에서는 메모리 칩들(120~150)로부터 리드된 데이터를 실리콘 관통 비아(TSV)를 통해 수신해 호스트 장치(2)에 적합한 형태로 가공한 후에 마이크로 범프들(201)을 통해 호스트 장치(2)로 전송할 수 있다. 제1인터페이스(111)는 제1모드가 설정된 동안에, 즉 모드 신호(MODE)가 제1레벨(예, '로우' 레벨)인 동안에, 활성화될 수 있다.
제2인터페이스(115)는 인터페이스 칩(110)에 연결되는 패드들(or 핀들 or 다이렉트 억세스 볼)(202)을 통해 호스트 장치(2) 이외의 장치, 예 테스트를 위한 장치,와 연결될 수 있다. 제2인터페이스(115)는 패드들(202)에 연결되는 장치로부터 커맨드, 어드레스, 데이터 및 메모리 장치(100)의 제어에 필요한 신호들을 수신할 수 있다. 그리고, 수신된 신호들을 메모리 칩들(120~150)에 적합한 형태로 가공한 후에 실리콘 관통 비아(TSV)를 통해 메모리 칩들(120~150)로 전달할 수 있다. 또한, 리드 동작과 같이 메모리 칩들(120~150)로부터 테스트 장비로 데이터가 전달되어야 하는 상황에서는 메모리 칩들(120~150)로부터 리드된 데이터를 실리콘 관통 비아(TSV)를 통해 수신해 테스트 장비에 적합한 형태로 가공한 후에 패드들(202)을 통해 테스트 장비로 전송할 수 있다. 제2인터페이스(115)는 제2모드가 설정된 동안에, 즉 모드 신호(MODE)가 제2레벨(예, '하이' 레벨)인 동안에, 활성화될 수 있다. 제2인터페이스(115)는 호스트 장치(2)와의 고속의 데이터 송/수신을 위한 인터페이스가 아니고, 메모리 장치(100)를 테스트하기 위한 인터페이스이므로, 제2인터페이스(115)가 사용하는 패드들(202)의 개수는 제1인터페이스(111)가 사용하는 마이크로 범프들(201)의 개수보다 적을 수 있다.
인터페이스 설정 패드(203)는 제1모드와 제2모드를 설정하기 위한 패드일 수 있다. 인터페이스 설정 패드(203)의 전압 레벨이 '로우'레벨인 동안에는 메모리 장치(100)가 제1인터페이스(111)를 사용하는 제1모드가 되고, 인터페이스 설정 패드(203)의 전압 레벨이 '하이'레벨인 동안에는 메모리 장치(100)가 제2인터페이스(115)를 사용하는 제2모드가 될 수 있다. 버퍼(204)는 인터페이스 설정 패드(203)를 입력으로 하고 모드 신호(MODE)를 출력할 수 있다.
데이터 소거 회로(210)는 제1모드에서 제2모드로의 전환시에, 즉 모드 신호(MODE)가 '로우'에서 '하이'로 천이하는 때에, 활성화되어 메모리 칩들(120~150)의 데이터를 소거할 수 있다. 데이터 소거 회로(210)는 메모리 칩들(120~150)에 미리 설정된 패턴의 데이터를 라이트하는 것에 의해 메모리 칩들(120~150)의 데이터를 소거할 수 있다. 예를 들어, 데이터 소거 회로(210)는 메모리 칩들(120~150)에 모두 '0'을 라이트 하거나, 모두 '1'을 라이트 하거나, '0101'로 반복되는 패턴의 데이터를 라이트 하는 것에 의해 메모리 칩들(120~150)의 데이터를 소거할 수 있다. 데이터 소거 회로(210)는 실리콘 관통 비아(TSV)를 통해 메모리 칩들(120~150)에 미리 설정된 패턴의 데이터를 라이트할 수 있다. 호스트 장치(2) 이외의 장치가 제2인터페이스(115)를 통해 메모리 장치(100)에 억세스하는 경우에, 데이터 소거 회로(210)에 의해 호스트 장치(2)가 메모리 칩들(120~150)에 저장해 놓은 데이터들이 소거되므로, 호스트 장치(2)가 메모리 칩들(120~150)에 저장한 보안이 필요한 데이터가 호스트 장치(2) 이외의 장치로 유출되는 현상을 방지할 수 있다. 즉, 메모리 장치(100)의 데이터 보안(data security) 안정성을 높일 수 있다.
도 3은 도 1의 메모리 장치(100)의 인터페이스 칩(110)의 다른 실시예 구성도이다.
도 3을 참조하면, 도 3의 실시예에서는 도 2의 실시예 대비 카운터 회로(310)가 더 포함될 수 있다.
카운터 회로(310)는 모드 신호(MODE)가 '로우'에서 '하이'로 천이한 후에, 미리 설정된 시간 이상, 예 3클럭 주기 만큼의 시간 이상, '하이'레벨이 유지되면 소거 신호(ERASE)를 활성화할 수 있다. 상세하게, 카운터 회로(310)는 모드 신호(MODE)가 '하이'레벨인 경우에 활성화되어 클럭(CLK)의 활성화 회수를 카운팅하고, 클럭(CLK)의 활성화 회수가 3회 이상이면 소거 신호(ERASE)를 활성화할 수 있다.
데이터 소거 회로(210)는 도 2의 실시예와 다르게, 소거 신호(ERASE)의 활성화에 응답해 메모리 칩들(120~150)의 데이터를 소거할 수 있다.
도 3의 실시예에서는 모드 신호(MODE)가 '로우'에서 '하이'로 천이하자마자 바로 메모리 칩들(120~150)의 데이터가 소거되지 않고, 모드 신호(MODE)가 일정 시간 이상 '하이' 레벨을 유지한 이후에 메모리 칩들(120~150)의 데이터가 소거된다. 따라서, 노이즈(noise) 또는 글리치(glitch) 등에 의해 모드 신호(MODE)가 일시적으로 잘못 '하이'레벨로 천이되는 경우에 메모리 칩들(120~150)의 데이터가 소거되는 현상을 방지할 수 있다.
도 4는 도 1의 메모리 장치(100)의 동작을 도시한 순서도이다.
도 4를 참조하면, 먼저, 제1모드에서, 즉 모드 신호(MODE)가 '로우'인 상태에서, 제1인터페이스(111)를 이용해 메모리 장치(100)와 호스트 장치(2) 간에 데이터가 입/출력될 수 있다(S410).
제1인터페이스(111)를 이용하는 제1모드가 종료되고, 제2인터페이스를 이용하는 제2모드가 시작될 수 있다(S420). 즉, 모드 신호(MODE)가 '로우'에서 '하이'로 천이할 수 있다(S420).
제2모드가 시작되면, 데이터 소거 회로(210)가 활성화되어 메모리 칩들(120~150)에 저장된 데이터가 소거될 수 있다(S430). 이에 의해, 호스트 장치(2)가 메모리 칩들(120~150)에 저장한 데이터가 호스트 장치(2) 이외의 다른 장치로 유출될 위험은 사라질 수 있다.
이제, 제2인터페이스(115)를 이용해 메모리 장치(100)와 호스트 장치(2) 이외의 다른 장치 간에 데이터가 입/출력될 수 있다(S440). 예를 들어, 메모리 장치(100)가 테스트 장비에 연결되고 메모리 장치(100)가 테스트될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
110: 인터페이스 칩
111: 제1인터페이스
115: 제2인터페이스
210: 데이터 소거 회로

Claims (14)

  1. 다수의 셀 어레이;
    상기 다수의 셀 어레이와 호스트 장치간에 데이터를 입/출력하기 위한 제1인터페이스;
    상기 호스트 장치이외의 장치와 상기 다수의 셀 어레이의 데이터를 입/출력하기 위한 제2인터페이스; 및
    상기 제1인터페이스를 사용하는 모드에서 상기 제2인터페이스를 사용하는 모드로의 전환시에 상기 다수의 셀 어레이의 데이터를 소거하기 위한 데이터 소거 회로
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 메모리 장치는
    상기 제1인터페이스와 상기 제2인터페이스 중 사용되는 인터페이스를 결정하기 위한 인터페이스 설정 패드
    을 더 포함하는 메모리 장치.
  3. 제 2항에 있어서,
    상기 인터페이스 설정 패드의 전압 레벨이 제1레벨이면 상기 제1인터페이스가 활성화되고,
    상기 인터페이스 설정 패드의 전압 레벨이 제2레벨이면 상기 제2인터페이스가 활성화되는
    메모리 장치.
  4. 제 2항에 있어서,
    제 2항에 있어서,
    상기 인터페이스 설정 패드의 전압 레벨이 제1레벨이면 상기 제1인터페이스가 활성화되고,
    상기 인터페이스 설정 패드의 전압 레벨이 제2레벨이면 상기 제2인터페이스가 활성화되고,
    상기 인터페이스 설정 패드의 전압 레벨이 상기 제1레벨에서 상기 제2레벨로 천이하고 상기 제2레벨이 미리 설정된 시간 이상 유지되면 상기 데이터 소거 회로가 상기 다수의 셀 어레이의 데이터를 소거하는
    메모리 장치.
  5. 제 1항에 있어서,
    상기 데이터 소거 회로는
    상기 다수의 셀 어레이에 미리 설정된 패턴의 데이터를 라이트하는 것에 의해 상기 다수의 셀 어레이의 데이터를 소거하는
    메모리 장치.
  6. 인터페이스 칩; 및
    각각 셀 어레이를 포함하고, 상기 인터페이스 칩 상에 적층되는 다수의 메모리 칩을 포함하고,
    상기 인터페이스 칩은
    상기 다수의 메모리 칩과 호스트 간에 데이터를 입/출력하기 위한 제1인터페이스;
    상기 호스트 장치 이외의 장치와 상기 다수의 메모리 칩의 데이터를 입/출력하기 위한 제2인터페이스; 및
    상기 제1인터페이스를 사용하는 모드에서 상기 제2인터페이스를 사용하는 모드로의 전환시에 상기 다수의 메모리 칩의 데이터를 소거하기 위한 데이터 소거 회로
    를 포함하는 메모리 장치.
  7. 제 6항에 있어서,
    상기 인터페이스 칩은
    상기 제1인터페이스와 상기 제2인터페이스 중 사용되는 인터페이스를 결정하기 위한 인터페이스 설정 패드에 연결되는
    메모리 장치.
  8. 제 7항에 있어서,
    상기 인터페이스 설정 패드의 전압 레벨이 제1레벨이면 상기 제1인터페이스가 활성화되고,
    상기 인터페이스 설정 패드의 전압 레벨이 제2레벨이면 상기 제2인터페이스가 활성화되는
    메모리 장치.
  9. 제 7항에 있어서,
    상기 인터페이스 설정 패드의 전압 레벨이 제1레벨이면 상기 제1인터페이스가 활성화되고,
    상기 인터페이스 설정 패드의 전압 레벨이 제2레벨이면 상기 제2인터페이스가 활성화되고,
    상기 인터페이스 설정 패드의 전압 레벨이 상기 제1레벨에서 상기 제2레벨로 천이하고 상기 제2레벨이 미리 설정된 시간 이상 유지되면 상기 데이터 소거 회로가 상기 다수의 메모리 칩의 데이터를 소거하는
    메모리 장치.
  10. 제 6항에 있어서,
    상기 데이터 소거 회로는
    상기 다수의 메모리 칩에 미리 설정된 패턴의 데이터를 라이트하는 것에 의해 상기 다수의 메모리 칩의 데이터를 소거하는
    메모리 장치.
  11. 제 7항에 있어서,
    상기 인터페이스 칩은,
    상기 인터페이스 설정 패드의 전압 레벨이 제1레벨에서 제2레벨이 천이한 후 상기 제2레벨이 미리 설정된 시간 이상 유지되면 상기 데이터 소거 회로를 활성화하기 위한 소거 신호를 활성화하는 카운터 회로를 더 포함하는
    메모리 장치.
  12. 제1모드에서 제1인터페이스를 이용해 셀 어레이와 호스트 장치 간에 데이터가 입/출력되는 단계;
    상기 제1모드가 종료되고 상기 호스트 이외의 장치와 상기 셀 어레이 간에 데이터를 입/출력하기 위한 제2모드가 시작되는 단계;
    상기 셀 어레이의 데이터가 소거되는 단계; 및
    상기 셀 어레이의 데이터가 소거된 이후에, 제2인터페이스를 이용해 상기 호스트 이외의 장치와 상기 셀 어레이 간에 데이터가 입/출력되는 단계
    를 포함하는 메모리 장치의 동작 방법.
  13. 제 12항에 있어서,
    상기 데이터가 소거되는 단계는
    상기 셀 어레이에 미리 설정된 패턴의 데이터를 라이트하는 것에 의해 수행되는
    메모리 장치의 동작 방법.
  14. 제 11항에 있어서,
    상기 데이터가 소거되는 단계는
    상기 제2모드가 미리 설정된 시간 이상 유지되는 경우에 시작되는
    메모리 장치의 동작 방법.
KR1020150048445A 2015-04-06 2015-04-06 메모리 장치 및 이의 동작 방법 KR20160119582A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150048445A KR20160119582A (ko) 2015-04-06 2015-04-06 메모리 장치 및 이의 동작 방법
US14/851,901 US9570120B2 (en) 2015-04-06 2015-09-11 Memory device and operation method thereof
CN201510845379.0A CN106055268B (zh) 2015-04-06 2015-11-26 存储器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150048445A KR20160119582A (ko) 2015-04-06 2015-04-06 메모리 장치 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20160119582A true KR20160119582A (ko) 2016-10-14

Family

ID=57016048

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150048445A KR20160119582A (ko) 2015-04-06 2015-04-06 메모리 장치 및 이의 동작 방법

Country Status (3)

Country Link
US (1) US9570120B2 (ko)
KR (1) KR20160119582A (ko)
CN (1) CN106055268B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018133503A (ja) * 2017-02-16 2018-08-23 東芝メモリ株式会社 半導体記憶装置
JP2018152147A (ja) 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置及び方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5127737B2 (ja) * 2009-02-04 2013-01-23 株式会社東芝 半導体装置
KR101145312B1 (ko) * 2010-07-06 2012-05-14 에스케이하이닉스 주식회사 반도체 집적회로
JP2012155814A (ja) * 2011-01-28 2012-08-16 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
KR20130043474A (ko) * 2011-10-20 2013-04-30 에스케이하이닉스 주식회사 통합 메모리 블록 및 이를 포함하는 데이터 처리 시스템
KR101784507B1 (ko) * 2011-12-14 2017-10-12 에스케이하이닉스 주식회사 반도체 적층 패키지 및 제조 방법, 이를 포함하는 전자 시스템
KR101919415B1 (ko) * 2012-08-08 2018-11-16 에스케이하이닉스 주식회사 반도체 장치
US8853847B2 (en) 2012-10-22 2014-10-07 International Business Machines Corporation Stacked chip module with integrated circuit chips having integratable and reconfigurable built-in self-maintenance blocks
KR20140069925A (ko) * 2012-11-30 2014-06-10 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR102031074B1 (ko) * 2013-05-28 2019-10-15 에스케이하이닉스 주식회사 집적회로 칩 및 이를 포함하는 멀티 칩 시스템
KR102100708B1 (ko) * 2013-08-30 2020-04-16 에스케이하이닉스 주식회사 반도체 메모리 장치
JP6235423B2 (ja) * 2014-06-30 2017-11-22 東芝メモリ株式会社 半導体装置

Also Published As

Publication number Publication date
CN106055268B (zh) 2020-10-16
CN106055268A (zh) 2016-10-26
US9570120B2 (en) 2017-02-14
US20160293229A1 (en) 2016-10-06

Similar Documents

Publication Publication Date Title
CN111149162B (zh) 半导体存储器装置
KR102133324B1 (ko) 메모리 디바이스를 위한 인터페이스 다이 상에서의 선택기들
TWI539288B (zh) 改良互連記憶體器件之裝置、系統及方法
US7802157B2 (en) Test mode for multi-chip integrated circuit packages
KR20170060205A (ko) 적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템
US9324380B2 (en) Stacked semiconductor apparatus and semiconductor system capable of inputting signals through various paths
JP2014057077A (ja) マスタデバイスを含む積み重ね半導体デバイス
US11101016B2 (en) Test modes for a semiconductor memory device with stacked memory chips using a chip identification
CN114203219A (zh) 半导体存储器装置和包括半导体存储器装置的系统
KR20160119582A (ko) 메모리 장치 및 이의 동작 방법
KR20220019798A (ko) 제한된 수의 테스트 핀들을 이용하는 메모리 디바이스를 테스트하는 방법 및 이를 이용하는 메모리 디바이스
CN108122592B (zh) 半导体装置和半导体集成系统
US10379978B2 (en) Semiconductor device and system relating to data mapping
KR20180011671A (ko) 데이터 저장 장치 및 이를 포함하는 데이터 처리 시스템
KR20210043216A (ko) 적층 메모리 장치 및 이를 포함하는 메모리 시스템
US10311923B2 (en) Input circuit of three-dimensional semiconductor apparatus capable of enabling testing and direct access
US9805824B2 (en) Semiconductor devices and semiconductor systems
US9761327B2 (en) Semiconductor devices to store test data in memory cell array
CN106448743B (zh) 参数设置电路和使用其的半导体装置
KR102335251B1 (ko) 관통 비아를 갖는 스택 칩
KR20220146216A (ko) 멀티 칩 시스템 및 메모리 시스템